KR20060007422A - Рιν 광검출기 - Google Patents

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Abstract

PIN 광검출기는 제1반도체 접촉층과, 상기 제1반도체 접촉층 보다 큰 영역을 갖는 반도체 흡수층과, 상기 제1반도체 접촉층과 흡수층 사이에 배치된 반도체 패시베이션층과, 제2반도체 접촉층을 포함한다. 상기 반도체 흡수층 및 패시베이션층은 제1 및 제2반도체 접촉층 사이에 배치된다.
접촉층, 패시베이션, 반도체, 대역폭, 대역갭, 전기장, 암전류

Description

РΙΝ 광검출기{PIN PHOTODETECTOR}
본 발명은 2003년 5월 2일자로 출원된 미국 일부연속출원인 제60/467,399호의 장점을 청구하고 있다. 본 발명은 광검출 분야에 관한 것으로서, 특히 반도체 광검출기를 이용하는 광자 검출에 관한 것이다.
광자와 전자 사이에 알려져 있는 상호작용으로 인하여, 최근 광검출기 분야에서, 특히 반도체 물질을 이용하는 광검출기에서 발전이 이루어지고 있다. PIN 광검출기로서 알려진 반도체계 광검출기의 한가지 형태는 흡수 및 패시베이션 등의 상이한 목적에 사용되는 수많은 반도체 물질을 포함하고 있다.
여러가지 형태의 PIN 광검출기에 있어서, 광검출기의 감도와 신뢰도는 시간의 경과에 따라 악화된다. 또한, 광검출기는 마모되고 파열되기도 한다. 따라서, 제조가 용이하면서도 광검출기의 사용기간동안 높은 반응성과 높은 대역폭 및 낮은 암전류(dark current)를 유지할 수 있는 광검출기를 제공하는 것이 바람직하다.
본 발명은 제1반도체 접촉층과, 상기 제1반도체 접촉층 보다 큰 영역을 갖는 반도체 흡수층과, 제1반도체 접촉층 보다 큰 영역을 가지며 상기 제1반도체 접촉층과 흡수층 사이에 배치된 반도체 패시베이션층과, 제2반도체 접촉층을 포함하는 PIN 광검출기를 제공한다. 상기 반도체 흡수층 및 패시베이션층은 도1에 도시된 바와 같이, 제1 및 제2반도체 접촉층 사이에 배치된다.
광검출기가 사용될 때, 반도체 흡수층 중앙 근처의 전기장은 도2에 도시된 바와 같이 반도체 흡수층의 엣지 근처의 전기장 보다 크며, 광다이오드의 커패시턴스는 작은 제1반도체 접촉층의 영역에 의해 결정된다. 광검출기는 20GHz 보다 큰 3dB 대역폭을 갖는다. 이러한 실시예에서, 광다이오드는 초기값에 대해 장시간에 걸쳐(예를 들어, 20년) 거의 일정한 암전류 행동(dark current behavior)을 갖는다.
본 발명의 실시예는 하기와 같은 하나이상의 장점을 갖는다. 형상은 유효수명이 증가된 형상을 가지며, 개선된 온도 에이징 특성을 갖는다. 제1반도체 접촉층은 강화된 흡수성능 및 높은 대역폭 PIN에 바람직한 미니메사(mini-mesa) 구조체를 한정한다. 또한, 국부적 p접촉을 형성하기 위한 p확산 단계에 대한 필요성이 제거되기 때문에 미니메사 PIN 광검출기의 제조가 간단하다.
기타 다른 특징 및 장점은 첨부의 도면 및 청구범위에 의해 명확해질 것이다.
도1은 본 발명의 실시예에 따른 PIN 구조의 측면도.
도2는 도1의 PIN 구조의 흡수층을 횡단하는 전기장을 도시한 그래프.
도3은 125℃에서 일정한 전압 바이어스로 에이징된 종래 메사 장치의 집단에 대한 암전류 행동을 도시한 그래프.
도4는 175℃에서 일정한 전압 바이어스로 에이징된 도1의 PIN 구조의 집단에 대한 암전류 행동을 도시한 그래프.
도5는 본 발명에 따른 PIN 구조의 다른 실시예를 도시한 도면.
도면에 있어서, 광검출기 특히 본 발명의 원리가 채택된 미니메사 PIN 광검출기는 도면부호 10으로 도시되어 있다. 그 주요한 부품으로, PIN 광검출기(10)는 n+ 접촉층(12)과, p+ 접촉층(14)과, p+ 미니메사(16)를 포함한다. InGsAs 흡수층(22)은 p+ 미니메사(16)와 n+ 접촉층(12) 사이에 배치된다. 한쌍의 대역갭 그레이딩층(20)은 InGaAs 흡수층(22)과 경계되어 있다. nid(not intentionally doped: "의도적으로 도핑되지 않은") 패시베이션층(18)은 InGaAs 흡수층(22)과 p+ 미니메사(16) 사이에 배치된다. 양호한 실시예에 있어서, 패시베이션층(24)은 PIN 광검출기(10)의 외측면에 배치된다. 상기 패시베이션층(24)은 BCB(벤조사이클로부텐), 실리콘 이산화물, 실리콘 질화물, 또는 폴리이미드이다. 금속 접촉부(26)는 전자를 수집하며, n+ 접촉층(12)상에 배치된다.
상기 미니메사(16)의 영역이 감소된 영역을 갖기 때문에, 대형 n-메사의 엣지에서의 전기장도 실질적으로 감소되며, 이에 따라 표면상태와 기타 다른 표면 결함의 악영향을 감소시킨다. 또한, 표면에서 전류가 감소되기 때문에, 이러한 경계에서의 인터페이스나 상태나 충진(charging)도 감소된다.
도2는 30㎛ 미니메사(16) 및 50㎛ 외측 n-메사를 갖는 PIN 광검출기를 위한 흡수층(22)을 횡단하는 전기장을 개략적으로 도시하고 있다. 이러한 전기장은 PIN 광검출기(10)의 패시베이션 특징을 나타내는 외측 메사의 엣지에서 거의 제로로 강하된다.
이러한 효과는 수명기간을 연장시키며; APD 및 도핑되지 않은 또는 낮게 도핑된 PIN 등과 같은 광검출기의 에이징 특성을 종래의 메사 광검출기 장치 보다 강화시킨다.
도3 및 도4는 종래 장치(도3)의 에이징 특성을 나타내는 장치와 PIN 광검출기(10)(도4)를 비교하고 있다. 도3은 125℃의 매우 낮은 에이징 온도와 일정한 전압 바이어스에서 에이징된 종래 메사장치의 집단에 대한 암전류 행동을 도시하고 있다. 도시된 바와 같이, 암전류는 1500시간동안 초기값에 비해 20배 증가하므로, 이러한 메사 장치의 급속한 악화를 도시하고 있다.
이와는 달리, 도4는 175℃의 높은 에이징 온도와 일정한 전압 바이어스로 에이징된 미니메사 PIN 광검출기(10)의 집단에 대한 암전류 행동을 도시하고 있다. 도면으로부터 인식할 수 있는 바와 같이, PIN 광검출기(10)에 대한 암전류는 5000시간동안 약간 악화되거나 또는 거의 악화되지 않으며, 그 초기값으로 일정하게 유지된다. 이것은 예를 들어 70℃의 정상 작동온도에서 20년 이상의 수명에 대응한다.
미니메사 PIN 광검출기(10)의 특징중 한가지는 대형 n-메사로 인해 광검출기의 커패시턴스가 상당히 증가되지 않는다는 점이다. 따라서, PIN 광검출기의 대역 폭은 광파 성분 분석기를 이용하여 일련의 장치 측정값을 통해 실험적으로 입증된 바와 같이 종래 메사 PIN의 대역폭과는 그다지 상이하지 않다.
미니메사 PIN의 측정된 전기 대역폭과 전통적인 메사 PIN의 비교에 따르면, 40미크론 직경의 미니메사 PIN 광검출기 및 소형의 표준형 메사 PIN에 대한 3dB 대역폭은 모두 15GHz 임을 나타내고 있다. 따라서, PIN 광검출기는 OC-192 텔레콤용에 적절한 대역폭을 갖는다.
또한, 미니메사 PIN 광검출기(10)는 높은 대역폭 PIN의 속도 및 감도를 상당히 증가시키는 등급이 매겨진 도핑 농도를 갖는 "강화된" 도핑된 PIN에 특히 적합하다. 일부 실시예에 있어서, 광검출기 구조는 p 도핑의 등급을 포함하므로, PIN 구조는 도5에 PIN 광검출기(110)로 도시된 바와 같이, 상부에 p 접촉부를 가지며 n 도핑이 상부에 오도록 뒤집어진다.
PIN 검출기(110)는 InAlAs 등의 p+ 접촉부(112)와, n+ 금속 접촉부(114)와, n+ 미니메사(116)를 포함한다. 이러한 실시예에서, n+ 미니메사(116)는 InAlAs 이다. 낮게 도핑되었거나 nid InGaAs 인 흡수층(122)은 n+ 미니메사(116)와 p+ 접촉부(112) 사이에 배치된다. 한쌍의 대역갭 등급층(120)은 흡수층(122)의 위아래에 배치된다. 등급이 매겨진 p+ 층(124)은 흡수층(122)과 p+ 접촉부(112) 사이에 배치되므로, 등급이 매겨진 p+ 층(124)의 도핑 농도는 p+ 접촉부(112)에 인접함에 따라 증가된다. InAlAs 인 nid 패시베이션층(118)은 n플러스 미니메사(116)와 상부 대 역갭 등급층(120) 사이에 배치된다. 패시베이션(126)은 강화된 PIN(110)의 표면상에 배치된다. 상기 패시베이션층(126)은 예를 들어 BCB(벤조사이클로부텐), 실리콘 이산화물, 실리콘 질화물, 또는 폴리이미드일 수도 있다. p 금속 접촉부(128)는 p플러스 접촉층(112)에 배치된다. 이러한 구조에 의해, 등급이 매겨진 p 흡수층은 대형 외측 접촉 메사처럼 넓어질 수 있으며, 작은 미니메사 n 접촉부를 갖게 되어, 커패시턴스를 감소시키고 대역폭을 증가시킨다.
상술한 바와 같은 PIN 광검출기(10, 또는 110)를 제공하기 위해, 정지 에칭층을 갖는 간단한 에칭 단계가 사용될 수 있다. 이러한 간단한 에칭된 미니메사 구조는 재생가능하게 증식 및 제조될 수 있으며, 웨이퍼 전체에 걸쳐 매우 균일하다. 초기에 완전한 구조가 증식되며, 이에 따라 하방으로 에칭되어, 국부적인 작은 미니메사 접촉영역을 형성하며, 이러한 영역은 관련의 커패시컨스 영역을 제어하여 낮은 커패시턴스와 고속 PIN을 달성할 수 있게 된다. 따라서, 이러한 디자인은 작은 상부 접촉부를 형성하기 위해 확산을 필요로 하지 않으며, 이에 따라 구조가 간단하며 웨이퍼 전체에 걸쳐 매우 균일한 광검출기를 생산할 수 있다.
PIN 구조(10, 110)에 있어서, 구조 상부 근처의 높은 표면 필드(surface field)는 높은 대역갭 패시베이션층(18, 118)에 의해 매우 양호하게 제어되는 것을 인식해야 한다. 상술한 바와 같이, 이러한 구조는 대형의 비임계 격리 메사가 아닌 작은 미니메사 직경에 의해 낮은 커패시턴스가 결정되기 때문에 매우 빠르다.
본 발명은 양호한 실시예를 참조로 서술되었기에 이에 한정되지 않으며, 본 기술분야의 숙련자라면 첨부된 청구범위로부터의 일탈없이 본 발명에 다양한 변형 과 수정이 가해질 수 있음을 인식해야 한다.

Claims (26)

  1. 제1반도체 접촉층과,
    제2반도체 흡수층과,
    제1반도체 접촉층과 제2반도체 흡수층 사이에 배치된 반도체 패시베이션층과,
    제2반도체 접촉층을 포함하며,
    상기 제1반도체 접촉층은 제2반도체 흡수층 보다 작은 영역을 가지며, 상기 반도체 흡수층 및 패시베이션층은 제1 및 제2반도체 접촉층 사이에 배치되는 것을 특징으로 하는 PIN 광검출기.
  2. 제1항에 있어서, 반도체 흡수층은 InGaAs 인 것을 특징으로 하는 PIN 광검출기.
  3. 제1항에 있어서, 패시베이션층은 InGaAs 인 것을 특징으로 하는 PIN 광검출기.
  4. 제1항에 있어서, 상기 제1반도체 접촉층은 p형이며, 제2반도체 접촉층은 n형인 것을 특징으로 하는 PIN 광검출기.
  5. 제1항에 있어서, 상기 제1반도체 접촉층은 n형이며, 제2반도체 접촉층은 p형인 것을 특징으로 하는 PIN 광검출기.
  6. 제5항에 있어서, 상기 제1 및 제2반도체 접촉층은 InAlAs 인 것을 특징으로 하는 PIN 광검출기.
  7. 제1항에 있어서, 제1반도체 패시베이션층과 반도체 흡수층 주위에 배치된 제2반도체 패시베이션층을 부가로 포함하는 것을 특징으로 하는 PIN 광검출기.
  8. 제1항에 있어서, 제1반도체 접촉층에 인접하여 배치된 제1금속 접촉부와, 제2반도체 접촉층에 인접하여 배치된 적어도 하나의 제2금속 접촉부를 부가로 포함하는 것을 특징으로 하는 PIN 광검출기.
  9. 제8항에 있어서, 상기 제1금속 접촉부는 p형이고, 제2금속 접촉부는 n형인 것을 특징으로 하는 PIN 광검출기.
  10. 제8항에 있어서, 상기 제1금속 접촉부는 n형이고, 제2금속 접촉부는 p형인 것을 특징으로 하는 PIN 광검출기.
  11. 제1항에 있어서, 반도체 패시베이션층과 반도체 흡수층 사이에 배치된 제1대역갭 그레이딩층과, 반도체 흡수층과 제2반도체 접촉층 사이에 배치된 제2대역갭 그레이딩층을 부가로 포함하는 것을 특징으로 하는 PIN 광검출기.
  12. 제1항에 있어서, 반도체 흡수층 중앙 근처의 전기장은 반도체 흡수층의 엣지 근처의 전기장 보다 큰 것을 특징으로 하는 PIN 광검출기.
  13. 제1에 있어서, 광다이오드의 커패시턴스는 제1반도체 접촉층의 영역에 의해 결정되는 것을 특징으로 하는 PIN 광검출기.
  14. 제1항에 있어서, 상기 광다이오드는 초기값에 대해 거의 일정한 암전류 행동을 갖는 것을 특징으로 하는 PIN 광검출기.
  15. 제14항에 있어서, 상기 광다이오드는 2000시간 이상의 주기동안 초기값에 대해 거의 일정한 암전류 행동을 갖는 것을 특징으로 하는 PIN 광검출기.
  16. 제1항에 있어서, 상기 광다이오드는 20년을 초과하는 수명을 갖는 것을 특징으로 하는 PIN 광검출기.
  17. 제1항에 있어서, InP 등과 같은 기타 다른 반도체나, 2원 또는 3원 Ⅲ-Ⅴ 반도체가 사용되는 것을 특징으로 하는 PIN 광검출기.
  18. PIN 광검출기를 제조하는 방법에 있어서,
    낮은 반도체 접촉층을 제공하는 단계와,
    반도체 흡수층을 침착하는 단계와,
    반도체 패시베이션층을 침착하는 단계와,
    반도체 흡수층 보다 작은 영역을 갖는 상부 반도체 접촉층을 침착하거나 제조하는 단계를 포함하는 것을 특징으로 하는 PIN 광검출기 제조방법.
  19. 제18항에 있어서, 반도체 흡수층은 InGaAs 인 것을 특징으로 하는 PIN 광검출기 제조방법.
  20. 제18항에 있어서, 상기 패시베이션층은 InAlAs인 것을 특징으로 하는 PIN 광검출기 제조방법.
  21. 제18항에 있어서, 하부의 반도체 접촉층은 n형이며, 상부의 반도체 접촉층은 p형인 것을 특징으로 하는 PIN 광검출기 제조방법.
  22. 제18항에 있어서, 하부의 반도체 접촉층은 p형이며, 상부의 반도체 접촉층은 n형인 것을 특징으로 하는 PIN 광검출기 제조방법.
  23. 제22항에 있어서, 상기 두개의 반도체 접촉층은 InAlAs인 것을 특징으로 하는 PIN 광검출기 제조방법.
  24. 제18항에 있어서, 제1반도체 패시베이션층 및 반도체 흡수층 주위에 제2반도체 패시베이션층을 침착하는 단계를 부가로 포함하는 것을 특징으로 하는 PIN 광검출기 제조방법.
  25. 제18항에 있어서, 하부의 반도체 접촉층과 반도체 흡수층 사이에 제1그레이딩층을 침착하는 단계와, 반도체 흡수층과 반도체 패시베이션층 사이에 제2그레이딩층을 침착하는 단계를 부가로 포함하는 것을 특징으로 하는 PIN 광검출기 제조방법.
  26. 제18항에 있어서, InP 등의 기타 다른 반도체나, 2원 또는 3원 Ⅲ-Ⅴ 반도체를 사용하는 단계를 포함하는 것을 특징으로 하는 PIN 광검출기 제조방법.
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