KR20050120808A - 증폭기 회로, 차동 증폭기, 집적 회로, 전자 시스템 및방법 - Google Patents

증폭기 회로, 차동 증폭기, 집적 회로, 전자 시스템 및방법 Download PDF

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KR20050120808A
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Abstract

본 출원은 선택가능 이득을 구비한 차동 증폭기를 기재하고 있다. 차동 증폭기는 한 쌍의 입력 트랜지스터와, 제 1 부하 트랜지스터 쌍과, 제 2 부하 트랜지스터 쌍을 포함한다. 제 1 부하 트랜지스터 쌍의 드레인-소스 경로는 기준 전위와 한 쌍의 입력 트랜지스터의 2개의 출력 단자 사이에 접속되어 있으며, 게이트는 제어 전압에 공통으로 접속되어 있다. 제 2 부하 트랜지스터 쌍의 드레인-소스 경로는 제 1 부하 트랜지스터 쌍의 드레인-소스 경로에 병렬로 접속되어 있다. 제어 회로를 통해서, 제 2 부하 트랜지스터 쌍의 게이트는 기준 전위(비활성 상태의 제 2 쌍)에 접속되어 있거나 입력 트랜지스터 쌍(활성 상태의 제 2 쌍)의 출력 단자에 교차 결합되어 포지티브 피드백을 제공한다. 제 2 부하 트랜지스터 쌍을 활성/비활성화함으로써, 차동 증폭기의 이득은 고 이득 모드와 저 이득 모드 사이에서 대략적으로 스위칭되며, 이득의 미세 조정은 변경함으로써 얻을 수 있다.

Description

증폭기 회로, 차동 증폭기, 집적 회로, 전자 시스템 및 방법{DIFFERENTIAL AMPLIFIER WITH SELECTABLE GAIN}
본 발명은 증폭기 회로에 관한 것이며, 보다 상세하게는 광범위한 입력을 가진 증폭기 회로에 관한 것이다.
전기 신호는, 그들이 시스템 내의 도체를 이동함에 따라, 진폭이 하락, 즉, "감쇄"하게 된다. 예를 들어, 회로판 상의 2개의 집적 회로가 회로판 상의 단일 도체에 의해 결합되어 있을 때, 집적 회로에 의해 송신된 전기 신호는 다른 집적 회로에 의한 감쇄된 신호로서 수신될 수 있다. 감쇄량은 도체 내에서 신호가 이동하는 거리를 포함한 여러 요인으로 인해 영향을 받을 수 있다. 긴 도체를 이동하는 신호는 짧은 도체를 이동하는 신호에 비해 더 많이 감쇄되는 경향이 있다.
몇몇 시스템은 회로 사이에 긴 도체를 구비하고 있으며, 몇몇 시스템은 회로 사이에 짧은 도체를 구비하고 있다. 여전히 몇몇 다른 시스템은 회로 사이에 긴 도체와 짧은 도체를 혼용하여 구비하고 있다. 이로써, 집적 회로에 여러 진폭으로 신호가 도달하게 된다. 전형적으로, 신호를 수신하는 증폭기 회로는 특정 진폭 또는 임의 범위의 진폭으로 수신하도록 설계되어 있다. 특정 진폭으로 신호를 수신하도록 설계된 증폭기에 여러 진폭의 신호가 도달할 때 오차가 발생할 것이다.
상술한 이유와, 당업자가 본 명세서를 통해 이해하게 되는 이하의 다른 이유로, 다른 증폭기가 필요하다.
도 1은 증폭기를 도시하는 도면,
도 2는 증폭기의 개략적인 회로도,
도 3은 도 2의 증폭기의 제 1 동작 모드를 나타내는 도면,
도 4는 도 2의 증폭기의 제 2 동작 모드를 나타내는 도면,
도 5는 집적 회로를 도시하는 도면,
도 6은 본 발명의 여러 실시예에 따른 시스템도,
도 7은 본 발명의 여러 실시예에 따른 흐름도.
다음의 상세한 설명에서, 본 발명을 실행하는 특정 실시예를 예시적으로 나타내는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실행할 수 있도록 충분히 상세히 기재되어 있다. 본 발명의 여러 실시예는 상이하지만, 필수적으로 서로간에 배타적이지 않다는 것을 알 것이다. 예를 들어, 일실시예와 관련하여 본 명세서에 기재된 특정의 특징, 구조 또는 특성은 본 발명의 사상과 범위를 벗어나지 않고 다른 실시예 내에서 구현될 수 있다. 또한, 각각의 개시된 실시예 내에서의 개별적인 구성 요소의 위치 또는 배열은 본 발명의 사상과 범위를 벗어나지 않고 수정될 수 있음을 알 것이다. 따라서, 다음의 상세한 설명은 제한적인 의미를 취하지 않으며, 본 발명의 범위는, 청구범위라고 불리는 등가의 전체 범위와 함께, 적절히 해석되는 첨부된 청구 범위에 의해서만 한정된다. 도면에서, 동일 참조 번호는 도면 전체에 걸쳐서 동일 또는 유사한 기능을 지칭한다.
도 1은 증폭기를 도시한다. 증폭기(100)는 입력 장치(110), 고 이득 소자(120), 저 이득 소자(130)를 포함한다. 고 이득 소자(120)와 저 이득 소자(130)는 물리적으로 병렬로 결합된 부하 회로이다. 입력 장치(110)는 입력 노드(112) 상에서 입력 신호를 수신하며, 증폭기(100)는 노드(118) 상에 출력 신호를 생성한다. 노드(112, 118)는 각각 단일 노드로서 도시되어 있지만, 몇몇 실시예의 경우에는, 노드(112, 118)는 하나 이상의 신호 도체를 포함한다.
노드(118) 상의 출력 신호는 고 이득 소자(120)와 저 이득 소자(130)의 병렬 조합에 의해 제공되는 부하 특성에 응답하여 생성된다. 제어 회로(122)는 노드(114) 상에서 "이득 범위 선택" 제어 신호를 수신하고, 증폭기(100) 상에서 고 이득 소자(120)가 가지고 있는 효과를 변경함으로써 증폭기(100)에 대한 이득 범위를 선택한다. 증폭기(100)는 2개의 모드, 즉, 고 이득 소자(120)가 제어 회로(122)의 작동에 의해 증폭기(100)로부터 전기적으로 분리되는 제 1 모드와, 고 이득 소자(120)가 회로 내에 전기적으로 포함되는 제 2 모드로 동작한다.
제 1 모드에서, 고 이득 소자(120)가 증폭기(100)로부터 전기적으로 분리되도록, 노드(114) 상의 이득 범위 선택 신호가 어서트되며, 노드(118) 상의 출력 신호는 저 이득 소자(130)의 부하 특성의 영향을 지배적으로 받는다. 이러한 모드에서, 보다 낮은 이득 범위가 선택되며, 증폭기(100)의 전체 이득은 제 2 모드에서보다 낮아진다. 저 이득 소자(130)는 노드(116) 상에서 "이득 조정" 제어 신호를 수신한다. 이득 조정 제어 신호는 저 이득 소자(130)의 특성을 변경하는 기능을 하며, 노드(114) 상의 이득 범위 선택 신호에 의해 선택된 이득 범위 내에서 증폭기(100)의 전체 이득을 조정한다.
제 2 동작 모드에서, 고 이득 소자(120)가 증폭기(100) 내에 전기적으로 포함되도록, 노드(114) 상의 이득 범위 선택 신호가 어서트되며, 노드(118) 상의 출력 신호는 고 이득 소자(120)와 저 이득 소자(130)의 병렬 조합의 부하 특성의 영향을 지배적으로 받는다. 이러한 동작 모드에서, 보다 높은 이득 범위가 선택되며, 증폭기(100)의 전체 이득은 제 1 모드에서보다 높아진다. 노드(116) 상에서의 이득 조정 신호는 노드(114) 상의 이득 범위 선택 신호에 의해 선택된 이득 범위 내에서 증폭기(100)의 전체 이득을 변경하는데 사용될 수 있다.
증폭기(100)와, 본 명세서에 기재된 다른 실시예의 증폭기는 "제어가능한 이득 증폭기"의 예이다. 증폭기의 이득은 이득 범위를 선택함으로써 제어가능하며, 증폭기의 이득은 선택된 범위 내에서 이득을 조정함으로써 추가로 제어가능하다. 복수의 선택가능한 부하 소자는 병렬로 결합되어 있으며, 병렬 결합된 부하 소자의 서브세트는 이득 범위를 선택하기 위해서 전기적으로 부가 또는 분리될 수 있다.
도 2는 증폭기의 개략적인 회로도이다. 증폭기(200)는 트랜지스터(202, 204, 206, 208, 210, 212, 214, 216, 218, 220, 222 및 224)를 포함한다. 증폭기(200)는 인버터(226)를 더 포함한다. 트랜지스터(204, 216)는 노드(112) 상에서 차동 입력 신호를 수신하는 차동 입력 쌍의 트랜지스터를 형성한다. 증폭기(200)로 나타낸 실시예에서, 노드(112)는 차동 입력 신호를 수신하는 2개의 물리적인 신호 도체를 포함한다. 트랜지스터(202)는 차동 입력 쌍의 트랜지스터에 전류를 제공하는 테일 전류 장치(tail current device)이다. 트랜지스터(202)는 노드(240) 상의 신호에 의해 바이어싱된다. 출력 신호가 노드(118) 상에 생성된다. 증폭기(200)로 나타낸 실시예에서, 노드(118)는 차동 입력 신호를 생성하는 2개의 물리적인 신호 도체를 포함한다.
트랜지스터(216, 218)는 저 이득 소자(130)(도 1)에 대응하는 저 이득 소자이다. 트랜지스터(216, 218)는 차동 입력 쌍과 기준 노드(250) 사이에서 소스-드레인 결합되며, 노드(116) 상의 이득 조정 신호로서 나타낸 제어 전압을 수신하도록 결합된 제어 노드를 구비하고 있다. 트랜지스터(224)는 캐패시터로서 동작하여 노드(116) 상의 이득 조정 제어 신호를 필터링하도록 결합되어 있다. 증폭기(200)로 나타낸 실시예에서, 트랜지스터(216, 218)는 회로로부터 전기적으로 분리되지 않는다. 노드(114) 상의 이득 범위 선택 신호의 상태와는 무관하게, 트랜지스터(216, 218)의 특성은 증폭기(200)의 이득에 영향을 미친다.
트랜지스터(214, 220)는 고 이득 소자(120)(도 1)에 대응하는 고 이득 소자이다. 트랜지스터(214, 220)는 트랜지스터(216, 218)와 각각 병렬로 드레인-소스 결합되어 있다. 이득 범위 선택 신호가 하이 상태로 설정될 때, 트랜지스터(214, 220)의 제어 노드는 패스 트랜지스터(208, 210)를 통해 출력 노드(118)에 결합되며, 이는 회로내에 "전기적으로 포함"된다고 한다. 이득 범위 선택 신호가 로우 상태로 설정될 때, 트랜지스터(214, 220)의 제어 노드는 기준 노드(250)에 결합되며, 이는 회로로부터 "전기적으로 분리"된다고 한다.
패스 트랜지스터(208, 210, 212, 222)와 인버터(226)는 제어 회로(122)(도 1)에 대응하는 제어 회로의 부품이다. 이러한 제어 회로는 노드(114) 상에서 이득 범위 선택 신호를 수신하고, 이득 범위 선택 신호가 로우 상태일 때 증폭기(200)로부터 고 이득 소자를 전기적으로 분리한다.
2개의 동작 모드가 도 3 및 도 4를 기준으로 이하에 보다 상세히 설명된다. 도 3은 이득 범위 선택 신호가 로우 상태일 때의 증폭기(200)의 전기적인 등가 회로도이며, 도 4는 이득 범위 선택 신호가 하이 상태일 때 증폭기(200)의 전기적인 등가 회로도이다.
도 2에 도시된 트랜지스터는 절연 게이트 트랜지스터로서, 특히 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)로서 도시되어 있다. 트랜지스터(202, 204, 206)는 P형 MOSFET로서 도시되어 있으며, 나머지 트랜지스터는 N형 MOSFET로서 도시되어 있다. 본 발명의 범위를 벗어나지 않고 증폭기(200)의 여러 트랜지스터를 대신하여, 다른 유형의 스위칭 또는 증폭 요소가 사용될 수 있다. 예를 들어, 증폭기(200)의 트랜지스터는 접합 전계 효과 트랜지스터(JFET), 바이폴러 접합 트랜지스터(BJT) 또는 상술한 입력 장치, 저 이득 소자 및 고 이득 소자로서 동작할 수 있는 임의의 장치일 수 있다.
개시된 실시예 내의 여러 트랜지스터는 바이어스 전압을 수신하는 제어 노드를 구비하고 있다. 예를 들어, 트랜지스터(216, 218)는 "이득 조정"이라 하는 바이어스 전압을 수용하는 제어 노드로서 구성된 게이트 단자를 구비한 PMOSFET로서 도시되어 있다. 본 발명의 여러 실시예에 있어서 다른 유형의 회로 요소가 사용될 때, 용어 "제어 노드"는 MOSFET의 게이트 이외 유형의 단자를 지칭한다. 예를 들어, "제어 노드"는 BJT의 베이스 또는 다른 적절한 노드를 지칭할 수 있다. 유사하게, 용어 "드레인-소스"는 MOSFET의 드레인으로부터 소스까지의 전류 경로를 나타낸다. 다른 유형의 회로 요소가 사용될 때, 용어 "드레인-소스"는 다른 회로 요소에 있어서의 대응 접속을 지칭한다. 예를 들어, BJT가 사용될 때, "드레인-소스"는 "컬렉터-이미터"를 지칭한다. 본 명세서에 사용된 용어는 제한하고자 하는 것은 아니며, 모든 등가의 구조 및 방법을 포함하고자 한다.
제어 회로의 패스 트랜지스터를 제어하는 여러 제어 신호 간의 논리적 관계를 나타내기 위해서, 인버터(226)가 도 2에 도시되어 있다. 몇몇 실시예에서, 인버터(226)는 생략된다. 이들 실시예의 일부에서, 별개의 이득 범위 선택 신호가 패스 트랜지스터(208, 210, 212, 214)에 제공된다.
트랜지스터(224)는 노드(116)에 캐패시턴스를 제공하도록 구성되어 있다. 이러한 캐패시턴스는 필터링을 제공하여 트랜지스터(216, 218)의 제어 노드 상에서의 전압 변동을 감소시킨다. 몇몇 실시예에서, 상이한 유형의 캐패시터가 사용된다. 다른 실시예에서, 트랜지스터(224)는 생략되며, 별개의 용량성 회로 요소가 노드(116) 상에 포함되지 않는다.
도 3은 도 2의 증폭기의 제 1 동작 모드를 나타낸다. 이러한 제 1 동작 모드에서, 노드(114)(도 1, 2) 상의 이득 범위 선택 신호는 로우 상태이며, 고 이득 소자는 증폭기로부터 전기적으로 분리된다. 따라서, 증폭기(300)는 트랜지스터(202, 204, 206, 216, 218, 224)를 나타낸다. 증폭기(300)는 고 이득 소자 또는 제어 회로 장치를 나타내지 않는다.
동작시에, 증폭기(300)는 노드(112) 상에서 차동 입력 신호를 수신하여, 노드(118) 상에서 출력 신호를 생성한다. 노드(118) 상의 출력 신호는 트랜지스터(216, 218)의 부하 특성과 관련되어 있는 트랜지스터(216, 218) 양단에 전개되는 전압에 대응한다. 트랜지스터(216, 218)의 부하 특성(예를 들어, 드레인에서 본 임피던스)은 트랜지스터(216, 218)를 바이어싱하는 노드(116) 상의 이득 조정 신호의 전압과 관련되어 있다. 이득 조정 신호의 전압이 증가할 때, 트랜지스터(216, 218)의 드레인-소스 임피던스는 감소하고, 증폭기(200)의 이득도 감소한다. 반대로, 이득 조정 신호의 전압이 감소할 때, 트랜지스터(216, 218)의 드레인-소스 임피던스는 증가하며, 증폭기(300)의 이득도 역시 증가한다.
도 3에 나타낸 동작 모드에서, 증폭기는 선택된 저 이득 범위를 가진다. 이러한 이득 범위는 수신되는 신호가 증폭기(300)에 의해 제공될 수 있는 증폭을 필요로 하지 않는 애플리케이션에서 선택될 수 있다. 예를 들어, 몇몇 실시예에서, 증폭기는 집적 회로의 경계에서 수신기로서 사용될 수 있으며, 이러한 이득 범위는 수신된 신호가 너무 감쇄되지 않을 때 선택될 수 있다.
도 4는 도 2의 증폭기의 제 2 동작 모드를 나타낸다. 제 2 동작 모드에서, 노드(114) 상의 이득 범위 선택 신호(도 1, 2)는 하이 상태이며, 고 이득 소자는 증폭기 내에 전기적으로 포함된다. 따라서, 증폭기(400)는 증폭기(300)(도 3)의 트랜지스터를 나타내며, 또한, 트랜지스터(214, 220)를 나타낸다. 설명을 용이하게 하기 위해서, 증폭기(400)는 제어 회로 장치를 나타내지 않는다.
동작시에, 증폭기(400)는 노드(112) 상에서 차동 입력 신호를 수신하여, 노드(118) 상에서 출력 신호를 생성한다. 노드(118) 상의 출력 신호는 저 이득 소자(트랜지스터(216, 218))와 고 이득 소자(트랜지스터(214, 220))의 병렬 조합의 양단에 전개되는 전압에 대응한다. 도 4에 나타낸 실시예에서, 트랜지스터(214, 220)는 포지티브 피드백 소자로서 구성된다. 트랜지스터(214, 220)의 제어 노드(215, 221)는 서로의 드레인 단자에 결합되며, 이는 포지티브 피드백 경로를 형성하여, 이득을 증가시킨다.
증폭기(400)의 이득은, 고 이득 소자를 통해 드레인에서 소스로 보다 많은 전류가 흐를 때 증가한다. 도 3을 참조하여 상술한 제 1 동작 모드에서와 같이, 이득 조정 신호의 전압이 증가할 때, 트랜지스터(216, 218)의 드레인-소스 임피던스는 감소하고, 보다 많은 전류가 트랜지스터(216, 218)에 흐른다. 보다 많은 전류가 트랜지스터(216, 218)에 흐를 때, 고 이득 소자를 통해 흐르는 전류가 보다 적게 이용되며, 증폭기(400)의 이득은 감소한다. 이를 고 이득 소자로부터의 저 이득 소자의 "유린 전류(robbing current)"라 한다. 반대로, 이득 조정 신호의 전압이 감소할 때, 트랜지스터(216, 218)를 통해 드레인에서 소스로 보다 적은 전류가 흐르며, 고 이득 소자를 통해 흐르는 전류가 보다 많이 이용되며, 증폭기(400)의 이득은 증가한다.
도 4에 나타낸 동작 모드에서, 증폭기는 선택된 고 이득 범위를 갖는다. 이러한 이득 범위는, 수신되는 신호가 증폭기(300)(도 3)에 의해 제공될 수 있는 증폭으로부터 이익을 얻게 되는 애플리케이션에서 선택될 수 있다. 예를 들어, 몇몇 실시예에서, 증폭기는 집적 회로의 경계에서 수신기로서 사용될 수 있으며, 이러한 이득 범위는 수신된 신호가 보다 많이 감쇄되었을 때 선택될 수 있다.
도 5는 집적 회로를 도시한다. 집적 회로(500)는 지연 잠금 루프(530)와 제어가능 이득 증폭기(510, 520)를 포함한다. 집적 회로(500)는 도시된 바와 같이 하나 이상의 제어가능 이득 증폭기를 포함할 수 있는 임의 유형의 집적 회로일 수 있다. 예를 들어, 집적 회로(500)는 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등의 프로세서일 수 있다. 집적 회로(500)는 ASIC 등의 프로세서 이외의 집적 회로, 통신 장치, 메모리 제어기, 또는 DRAM 등의 메모리일 수 있다. 설명을 용이하게 하기 위해서, 집적 회로(500)의 일부는 도시되어 있지 않다. 집적 회로(500)는 본 발명의 범위에서 벗어나지 않고, 도 5에 도시된 회로보다 많은 회로를 포함할 수 있다.
제어가능 이득 증폭기(510)는 노드(512) 상에서 이득 범위 선택 신호를 또한 노드(514) 상에서 이득 조정 신호를 수신한다. 제어가능 이득 증폭기(510, 520)는 각각이 독립적으로 이득 범위를 선택할 수 있으며, 또한 각각이 독립적으로 각각의 이득 조정 신호를 이용하여 그 선택된 범위 내에서 조정된 각각의 증폭기의 이득을 가질 수 있다. 제어가능 이득 증폭기(510, 520)는 도 1 및 도 2에 도시되어 있는 증폭기를 포함하여, 본 명세서에 개시된 증폭기 중 하나일 수 있다.
지연 잠금 루프(530)는 지연 요소(532, 534, 536, 538)와 위상 검출기(PD)(540)를 포함한다. 지연 잠금 루프(530)는 도 5에 도시되어 있지 않은 다수의 많은 요소를 포함할 수 있다. 몇몇 실시예에서, 지연 요소(532, 534, 536, 538)는 실질적으로 고정된 양의 이득을 가지며, 입력 진폭에 의존하는 지연을 나타낸다. 다른 실시예에서, 지연 요소 각각은 제어 신호를 수신하여 지연량을 변경시킨다. 예를 들어, 필터링된 버전의 위상 검출기 출력 신호는 지연 요소(532, 534, 536, 538)의 지연을 변경시키는데 사용될 수 있다.
제어가능 이득 증폭기를 이용하여 지연 잠금 루프(530)의 제 1 지연 요소(지연 요소(532))를 구동함으로써, 신호 진폭이 지연 잠금 루프(530)에서의 입력에서 원하는 레벨로 구동될 수 있다. 예를 들어, 집적 회로(500)가 긴 상호 접속부를 가진 시스템에 포함될 때, 노드(502)에서 수신된 입력 신호는 감쇄될 수 있다. 이러한 감쇄는 제어가능 이득 증폭기(510, 520) 중 하나 또는 둘 다의 이득 범위를 높은 범위로 설정함으로써 해결될 수 있으며, 다음에, 총 이득은 노드(514, 524) 상의 이득 조정 신호를 변경함으로써 조정될 수 있다.
본 발명의 제어가능 이득 증폭기, 지연 잠금 루프 및 이들의 조합은 여러 방식으로 구현될 수 있다. 몇몇 실시예에서, 이들은 클럭 복원 또는 분배 시스템의 부품으로서 집적 회로 내에 구현된다. 다른 실시예에서, 이들은 고속의 직렬 트랜스시버로서 구현된다. 몇몇 실시예에서, 본 발명의 여러 실시예의 설계에 대한 설명은 설계자가 이들을 통상적인 또는 반통상적인 설계에 포함할 수 있는 라이브러리에 포함된다. 예를 들어, 개시된 제어가능 이득 증폭기에 대한 실시예는 VHDL 또는 Verilog 등의 동기화가능 하드웨어 설계 언어로 구현될 수 있으며, 표준 셀 설계, 게이트 어레이 등에 포함시키기 위해 설계자에게 배포될 수 있다. 유사하게, 본 발명의 실시예는 특정의 제조 과정에 목표를 둔 하드 매크로로서 또한 나타낼 수 있다. 예를 들어, 증폭기 회로(200)(도 2)는 집적 회로의 층에 할당된 다각형으로서 나타낼 수 있다.
도 6은 본 발명의 여러 실시예에 따른 시스템을 도시한다. 전자 시스템(600)은 집적 회로(610, 620)를 포함한다. 집적 회로(610)는 클럭 드라이버(612) 및 데이터 드라이버(614)를 포함하며, 집적 회로(620)는 클럭 수신기(622) 및 데이터 수신기(624)를 포함한다. 집적 회로(610, 620)는 도체(602, 604)에 의해 결합되어 있다. 클럭 드라이버(612)는 도체(602)를 구동하며, 데이터 드라이버(614)는 도체(604)를 구동한다. 클럭 수신기(622)는 도체(602) 상에서 클럭 신호를 수신하며, 데이터 수신기(624)는 도체(604) 상에서 데이터 신호를 수신한다.
집적 회로(610, 620)는 도체(602, 604) 상에서의 통신을 용이하게 하는 방식으로 결합될 수 있다. 예를 들어, 집적 회로(610, 620)는 다중 칩 모듈 또는 회로판 등의 공통 기판 상에 장착될 수 있다. 집적 회로는 상호 접속되는 별개의 기판 상에 또한 장착될 수 있으며, 도체(602, 604)는 별개의 기판을 상호 접속하는 기능을 할 수 있다. 예를 들어, 집적 회로(610, 620) 각각은 케이블에 의해 결합된 별개의 회로판 상에 장착될 수 있다. 이들 실시예에서, 도체(602, 604)는 기판 상의 신호 트레이스와, 기판 상의 신호 트레이스를 결합하는 케이블을 나타낸다.
도체(602, 604)의 길이는 광범위하게 변할 수 있다. 예를 들어, 집적 회로(610, 620)가 서로 근접하게 장착되어 있는 실시예에서, 도체(602, 604)는 수분의 인치일 수 있다. 또한, 예를 들어, 집적 회로(610, 620)가 서로 멀리 장착되어 있는 실시예에서, 도체(602, 604)의 길이는 피트, 야드 또는 밀리 단위로 측정될 수 있다. 따라서, 도체(602, 604)를 이동하는 신호는 집적 회로(610, 620)의 애플리케이션에 따라서 상이한 양의 감쇄를 경험할 것이다.
클럭 수신기(622)는 상술한 제어가능 이득 증폭기와 같은 하나 이상의 제어가능 이득 증폭기를 포함할 수 있다. 설정될 수 있는 이득 범위를 가진 제어가능 이득 증폭기를 이용함으로써, 클럭 수신기(622)는 광범위한 입력 진폭 범위로 효율적으로 동작할 수 있다. 예를 들어, 클럭 수신기(622)에 증폭기(200)(도 2)를 포함하는 실시예에서, 노드(114) 상의 이득 범위 선택 신호를 하이 상태로 설정함으로써, 매우 작은 진폭의 신호가 수신될 수 있으며, 이로써 증폭기는 높은 이득 부하 소자와 함께 동작할 것이다. 또한, 이들 실시예에서, 노드(114) 상의 이득 범위 선택 신호를 로우 상태로 설정함으로써 보다 큰 진폭의 신호가 수신될 수 있으며, 이로써, 증폭기는 고 이득 소자 없이도 동작할 수 있다.
몇몇 실시예에서, 도체(602)는 복수의 신호 트레이스를 포함한다. 예를 들어, 몇몇 실시예에서, 도체(602)는 2개의 신호 트레이스를 포함하며, 클럭 수신기(622)는 2개의 입력 노드를 가진 차동 수신기를 포함한다. 또한, 예를 들어, 도체(604)는 복수의 신호 트레이스를 포함할 수 있으며, 데이터 수신기(624)는 복수의 입력 노드를 가질 수 있다.
집적 회로(610, 620)는 임의 유형의 집적 회로일 수 있다. 예를 들어, 집적 회로(610, 620) 중 하나 또는 둘 다는 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등의 프로세서일 수 있다. 집적 회로(610, 620)는 ASIC 등의 프로세서 이외의 집적 회로, 통신 장치, 모뎀, 테스트 장치, 네트워크 라우터, 메모리 제어기, 또는 DRAM 등의 메모리일 수 있다.
몇몇 실시예에서, 집적 회로(610)는 시스템(600) 용의 하나 이상의 클럭을 생성하는 클럭 생성 장치이다. 이들 실시예에서, 다수의 집적 회로(620)는 시스템(600) 내에 존재할 수 있으며, 이들 중 일부 또는 모두는 집적 회로(610)로부터 클럭 신호를 수신한다.
몇몇 실시예에서, 도체(602, 604)로 나타낸 통신 링크는, 데이터 소스를 포함하는 각각의 집적 회로가 클럭 소스를 또한 포함하는 "소스 동기" 링크이다. 예를 들어, 집적 회로(610)는 마이크로프로세서일 수 있으며, 집적 회로(620)는 링크가 소스 동기 링크인 메모리 장치일 수 있다. 링크(도체(604)) 상의 데이터는 클럭(도체(602))에 의해 수반된다. 이들 실시예에서, 단일 클럭 신호는 다수의 데이터 신호를 수반할 수 있다. 예를 들어, 집적 회로(610)는 각각의 클럭 드라이버(612)용의 다수의 데이터 드라이버(614)를 포함할 수 있다.
집적 회로(620)는 클럭 수신기(622)에 의해 수신된 클럭 신호를 이용하여 데이터 수신기(624)에 의해 수신된 데이터를 래치할 수 있다. 예를 들어, 클럭 수신기(622)는 노드(626) 상의 클럭 신호를 데이터 수신기(624)에 제공하여 데이터를 집적 회로(620)에 래치할 수 있다. 몇몇 실시예에서, 집적 회로(620)는 다수의 데이터 수신기를 포함하며, 노드(626) 상의 클럭 신호는 다수의 데이터 수신기에 데이터를 래치하는데 사용된다.
도 6에는 단방향의 데이터 인터페이스를 구비한 시스템(600)이 도시되어 있지만, 이는 본 발명을 제한하는 것은 아니다. 몇몇 실시예에서, 집적 회로 둘 다는 제어가능 이득 증폭기와 함께 클럭 수신기(622)를 포함한다. 이들 실시예 중 일부에서, 각각의 집적 회로로부터 다른 집적 회로까지의 소스 동기 통신 링크가 존재한다. 드라이버, 수신기의 가변 구성, 드라이버 및 수신기의 양, 드라이버 및 수신기의 방향성을 가진 시스템(600)의 다수의 실시예가 존재한다. 또한, 상이한 개수의 집적 회로 및 상이한 구성의 집적 회로 간의 인터페이스를 구비한 여러 실시예가 또한 존재한다.
상술한 여러 도면에 의해 나타낸 시스템은 임의 유형일 수 있다. 나타낸 시스템의 예는 컴퓨터(예, 데스크탑, 랩탑, 휴대용, 서버, 웹 기구, 라우터 등), 무선 통신 장치(예, 셀룰러 폰, 무선 전화, 페이저, PDA 등), 컴퓨터 관련 주변 장치(예, 프린터, 스캐너, 모니터 등), 엔터테인먼트 장치(예, 텔레비젼, 라디오, 스테레오, 테이프 및 컴팩트 디스크 플레이어, 비디오 카세트 재생기, 캠코더, 디지털 카메라, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어, 비디오 게임, 시계 등) 등을 포함한다.
도 7은 본 발명의 여러 실시예에 따른 흐름도이다. 몇몇 실시예에서, 방법(700) 및 그 일부가 제어가능 이득 증폭기에 의해 수행되며, 이들 실시예는 앞선 도면에 도시되어 있다. 다른 실시예에서, 방법(700)은 집적 회로 또는 전자 시스템에 의해 수행된다. 방법(700)은 본 방법을 수행하는 특정 유형의 장치에 의해 한정되지 않는다. 방법(700)의 여러 동작은 제시된 순서로 수행될 수 있거나, 다른 순서로 수행될 수 있다. 또한, 몇몇 실시예에서, 도 7에 리스트된 몇몇 동작은 방법(700)에서 생략된다.
방법(700)은, 차동 신호가 차동 증폭기의 입력 노드 상에서 수신되는 블럭(710)에서 개시하는 것을 나타내고 있다. 블럭(720)에서, 차동 증폭기의 이득 범위는 소자를 전기적으로 부가 또는 분리함으로써 선택되며, 블럭(730)에서, 차동 증폭기의 이득은 부하 소자를 바이어싱함으로써 조정된다.
몇몇 실시예에서, 방법(700)은 증폭기(100)(도 1) 또는 증폭기(200)(도 2) 등의 제어가능 이득 증폭기를 작동시키는 것에 대응한다. 이들 실시예에서, 블럭(720)에 개시된 동작은 제어 회로(122)(도 1)를 작동시키는 것에 대응할 수 있거나, 패스 트랜지스터(208, 210, 212, 222)(도 2)의 제어 노드 상의 제어 신호를 구동하는 것에 대응할 수 있다. 도 2를 참조하면, 방법(700)의 블럭(720)에 개시된 동작은 고 이득 부하 소자(214, 220)를 전기적으로 부가 또는 분리하는 것을 지칭할 수 있다. 고 이득 부하 소자(214, 220)가 회로에 전기적으로 부가될 때, 고 이득 부하 소자는 저 이득 소자(216, 218)와 병렬로 포지티브 피드백 소자로서 동작한다. 고 이득 부하 소자(214, 220)가 회로로부터 전기적으로 분리될 때, 저 이득 소자(216, 218)는 다른 부하 소자와 병렬로 있지 않고 부하 소자로서 동작한다.
본 발명이 특정 실시예와 결부시켜 설명되었지만, 당업자라면 본 발명의 사상과 범위를 벗어나지 않고 변경 및 수정될 수 있다는 것을 알 것이다. 이러한 변경 및 수정은 본 발명의 범위 및 첨부된 청구 범위 내에서 고려될 수 있다.

Claims (28)

  1. 증폭기 회로에 있어서,
    적어도 하나의 입력 장치와,
    병렬의 복수의 부하 소자 - 상기 복수의 부하 소자의 서브세트는 제어 회로에 의해 상기 증폭기 회로로부터 전기적으로 분리되도록 구성됨 -
    를 포함하는 증폭기 회로.
  2. 제 1 항에 있어서,
    상기 복수의 부하 소자는 저 이득 소자와 고 이득 소자를 포함하는 증폭기 회로.
  3. 제 2 항에 있어서,
    상기 저 이득 소자와 상기 고 이득 소자는 병렬로 결합되며, 상기 저 이득 소자는 상기 고 이득 소자로부터의 전류를 유린(robbing)하도록 구성되는 증폭기 회로.
  4. 제 2 항에 있어서,
    상기 고 이득 소자는 포지티브 피드백 소자로서 구성되는 증폭기 회로.
  5. 제 2 항에 있어서,
    상기 제어 회로는 상기 입력 장치와 상기 고 이득 소자의 제어 노드 사이에 결합된 패스 트랜지스터를 포함하는 증폭기 회로.
  6. 제 1 항에 있어서,
    전기적으로 분리되는 상기 부하 소자의 서브세트는 고 이득 소자로서 구성되는 증폭기 회로.
  7. 제 1 항에 있어서,
    전기적으로 분리되는 상기 서브세트에 포함되지 않은 부하 소자는 저 이득 소자로서 구성되는 증폭기 회로.
  8. 제 1 항에 있어서,
    상기 증폭기 회로는 상기 부하 소자의 서브세트가 전기적으로 분리되는 제 1 동작 모드와, 상기 부하 소자의 서브세트가 전기적으로 분리되지 않는 제 2 동작 모드를 수용하도록 구성되는 증폭기 회로.
  9. 제 8 항에 있어서,
    상기 증폭기 회로는 상기 제 1 동작 모드에서보다 상기 제 2 동작 모드에서 더 높은 이득을 가지도록 구성된 증폭기 회로.
  10. 차동 증폭기에 있어서,
    차동 입력 트랜지스터 쌍과,
    상기 차동 입력 트랜지스터 쌍에 결합된 출력 노드와,
    상기 출력 노드에 결합되어 있으며, 제어 전압을 수용하도록 구성된 제어 노드를 구비하는 제 1 부하 트랜지스터 쌍과,
    상기 제 1 부하 트랜지스터 쌍과 병렬로 결합되어 있으며, 출력 노드 또는 기준 노드 중 하나에 결합되도록 구성된 제어 노드를 구비하는 제 2 부하 트랜지스터 쌍
    을 포함하는 차동 증폭기.
  11. 제 10 항에 있어서,
    상기 제 2 부하 트랜지스터 쌍의 상기 제어 노드와 상기 출력 노드 사이에 결합된 패스 트랜지스터를 더 포함하는 차동 증폭기.
  12. 제 10 항에 있어서,
    상기 제 2 부하 트랜지스터 쌍의 상기 제어 노드와 기준 노드 사이에 결합된 패스 트랜지스터를 더 포함하는 차동 증폭기.
  13. 입력 포트와,
    지연 잠금 루프 회로와,
    상기 입력 포트와 상기 지연 잠금 루프 회로 사이에 결합되어 있는 증폭기 회로 - 상기 증폭기 회로는 상기 증폭기의 이득 범위를 설정하도록 구성된 다수의 선택가능 부하 소자를 포함함 -
    를 포함하는 집적 회로.
  14. 제 13 항에 있어서,
    상기 증폭기 회로는 상기 입력 포트에 결합된 트랜지스터의 차동 입력 쌍을 포함하는 집적 회로.
  15. 제 14 항에 있어서,
    상기 다수의 선택가능 부하 소자는 상기 트랜지스터의 차동 입력 쌍과 기준 노드 사이에 드레인-소스 결합된 제 1 부하 트랜지스터를 포함하는 집적 회로.
  16. 제 15 항에 있어서,
    상기 제 1 부하 트랜지스터는 포지티브 피드백 소자로서 구성되는 집적 회로.
  17. 제 15 항에 있어서,
    상기 제 1 부하 트랜지스터를 조건부로 턴 오프하는 패스 트랜지스터를 더 포함하는 집적 회로.
  18. 제 15 항에 있어서,
    상기 제 1 부하 트랜지스터와 병렬로 드레인-소스 결합된 제 2 부하 트랜지스터를 더 포함하는 집적 회로.
  19. 제 18 항에 있어서,
    상기 제 2 부하 트랜지스터는 공통의 제어 노드를 공유하여 상기 선택된 이득 범위 내에서 이득을 가변시키는 집적 회로.
  20. 전자 시스템에 있어서,
    한 쌍의 클럭 노드 상에 차동 클럭 신호를 생성하는 마이크로프로세서와,
    상기 한 쌍의 클럭 노드 상에 결합된 입력단 및 병렬의 복수의 부하 소자를 구비한 증폭기 회로
    를 포함하되,
    상기 복수의 부하 소자의 서브세트는 제어 회로에 의해 상기 증폭기 회로로부터 전기적으로 분리되도록 구성되어 있는 전자 시스템.
  21. 제 20 항에 있어서,
    상기 복수의 부하 소자는 저 이득 소자와 고 이득 소자를 포함하는 전자 시스템.
  22. 제 21 항에 있어서,
    상기 저 이득 소자와 상기 고 이득 소자는 병렬로 결합되어 있으며, 상기 저 이득 소자는 상기 고 이득 소자로부터의 전류를 유린하도록 구성되어 있는 전자 시스템.
  23. 제 21 항에 있어서,
    상기 고 이득 소자는 포지티브 피드백 소자로서 구성되어 있는 전자 시스템.
  24. 차동 증폭기의 입력 노드 상에서 차동 신호를 수신하는 단계와,
    부하 소자를 전기적으로 부가 또는 분리함으로써 상기 차동 증폭기의 이득 범위를 선택하는 단계와,
    부하 소자를 바이어싱함으로써 상기 차동 증폭기의 이득을 설정하는 단계
    를 포함하는 방법.
  25. 제 24 항에 있어서,
    상기 이득 범위 선택 단계는 저 이득 소자와 병렬로 포지티브 피드백 부하 소자를 전기적으로 결합하는 단계를 포함하는 방법.
  26. 제 25 항에 있어서,
    상기 이득 설정 단계는 상기 저 이득 소자를 바이어싱하여 상기 포지티브 부하 소자로부터의 전류를 유린하는 단계를 포함하는 방법.
  27. 제 24 항에 있어서,
    상기 이득 범위 선택 단계는 포지티브 피드백 부하 소자가 저 이득 소자와 병렬로 있는 것을 전기적으로 분리하는 단계를 포함하는 방법.
  28. 제 27 항에 있어서,
    상기 이득 설정 단계는 상기 저 이득 소자를 바이어싱하는 단계를 포함하는 방법.
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