KR20060007039A - 증폭기 회로 및 방법 - Google Patents

증폭기 회로 및 방법 Download PDF

Info

Publication number
KR20060007039A
KR20060007039A KR1020057020406A KR20057020406A KR20060007039A KR 20060007039 A KR20060007039 A KR 20060007039A KR 1020057020406 A KR1020057020406 A KR 1020057020406A KR 20057020406 A KR20057020406 A KR 20057020406A KR 20060007039 A KR20060007039 A KR 20060007039A
Authority
KR
South Korea
Prior art keywords
stage
input
coupled
circuit
transistors
Prior art date
Application number
KR1020057020406A
Other languages
English (en)
Inventor
제임스 자우시
조셉 케네디
스티븐 무니
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20060007039A publication Critical patent/KR20060007039A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/42—Modifications of amplifiers to extend the bandwidth
    • H03F1/48—Modifications of amplifiers to extend the bandwidth of aperiodic amplifiers
    • H03F1/486—Modifications of amplifiers to extend the bandwidth of aperiodic amplifiers with IC amplifier blocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/42—Modifications of amplifiers to extend the bandwidth
    • H03F1/48—Modifications of amplifiers to extend the bandwidth of aperiodic amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/01759—Coupling arrangements; Interface arrangements with a bidirectional operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018592—Coupling arrangements; Interface arrangements using field effect transistors only with a bidirectional operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/36—Indexing scheme relating to amplifiers the amplifier comprising means for increasing the bandwidth

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Amplifiers (AREA)

Abstract

증폭기는 다수의 스테이지를 포함한다. 멀티-스테이지 증폭기의 앞부분 스테이지들은 저 이득을 가지며 대역폭을 유지시킨다.

Description

증폭기 회로, 동시 양방향성 포트 회로, 메모리 장치, 전자 시스템 및 방법{LARGE GAIN-BANDWIDTH AMPLIFIER, METHOD, AND SYSTEM}
본 발명은 일반적으로는 증폭기 회로에 관한 것이고, 보다 구체적으로는 큰 이득-대역폭 생산을 가진 증폭기 회로에 관한 것이다.
실리콘 및 갈륨-비화물과 같은 반도체 재질은 일반적으로 전자 제품에 이용하기 위한 집적 회로를 제조하는데 이용된다. 전형적으로, 이들 집적 회로는 증폭기와 같은 대형 회로를 위한 블럭을 구축할 때 이용되는 많은 트랜지스터를 가진다. 증폭기에 대해 통상적으로 이용되는 성능 측정은 "이득-대역폭 생산"이다. 이득-대역폭 생산은 임의의 동작 주파수보다 높은 이득과 대역폭간의 반전 관계를 설명해준다. 다시말해, 큰 이득-대역폭 생산을 가진 증폭기는 작은 이득-대역폭 생산을 가진 증폭기 보다 높은 주파수에서 신호를 증폭시킬 수 있다.
증폭기의 이득-대역폭 생산은 기초적인 반도체 제조 프로세스를 포함하는 많은 요소에 의해 영향을 받는다. 예를들어, 하나의 프로세스를 이용하여 제조된 증폭기 회로는 다른 프로세스를 이용하여 제조된 동일 증폭기 회로보다 높은 이득-대 역폭 생산을 가질 수 있다. 이것은, 높은 이득-대역폭 생산을 지원하는 프로세스를 이용하여 고안된 증폭기가, 동일한 증폭 성능을 원하지만 그러한 높은 이득-대역폭 생산을 지원하지 못하는 프로세스를 이용하는 고안자에게 배정되는 상황에서는 문제로 된다.
상술한 이유 및 이하에서 설명할 다른 이유(다른 이유는 당업자가 본 명세서를 이해한다면 명확하게 알 수 있을 것임) 때문에, 당업계에 대안적인 증폭기가 필요하다.
도 1은 수신기를 나타낸 도면,
도 2는 증폭기 입력 스테이지의 개략적인 회로도,
도 3은 능동 장치 및 전류 합산 포인트를 가진 증폭기 스테이지의 개략적인 회로도,
도 4는 비 선형 증폭기 스테이지의 개략적인 회로도,
도 5는 수신기를 나타낸 도면,
도 6은 증폭기 입력 스테이지의 개략적인 회로도,
도 7은 수신기를 나타낸 도면,
도 8은 동시 양방향성 포트 회로를 나타낸 도면,
도 9 및 도 10은 본 발명의 여러 실시예에 따른 시스템도,
도 11은 본 발명의 여러 실시예에 따른 흐름도.
이하의 상세한 설명은, 본 발명이 실시되는 특정 실시예를 예시적으로 나타낸 첨부 도면을 참조하여 이루어진다. 이러한 실시예는, 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 본 발명의 여러 실시예들은 비록 서로 다르지만 반드시 상호 배탁적인 것은 아님을 알아야 한다. 예를 들어, 본 명세서에서 하나의 실시예와 관련하여 설명된 특정의 특징, 구조 또는 특성은, 본 발명의 사상 및 범주를 벗어나지 않고도, 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예내의 개별 소자들의 위치 및 배열은 본 발명의 사상 및 범주를 벗어나지 않고도 변경될 수 있다. 따라서, 이하의 상세한 설명은 제한을 위한 것이 아니며, 본 발명의 범주는 적절하게 해석된 청구항들 및 그 청구항들이 부여받은 권리와 등가인 모든 범주에 의해서만 정의된다. 도면에 있어서, 유사한 번호는 여러 도면에 걸쳐 동일하거나 유사한 기능성을 지칭한다.
도 1은 수신기를 나타낸 도면이다. 수신기(100)는 멀티-스테이지 증폭기 및 그 다음에 위치한 인버터(140,150)를 포함한다. 멀티-스테이지 증폭기는 제 1 스테이지(110)와, 제 2 스테이지(120) 및 제 3 스테이지(130)를 포함한다. 수신기(100)는 차동 입력 노드상의 DATA 신호와 REF 신호를 수신하여 표준 논리 레벨의 출력 신호를 생성한다.
수신기의 토폴로지(topology)는 상당하는 출력 크기를 가진 단일 스테이지 증폭기로 성취할 수 없는 보다 높은 전체적인 이득-대역폭 생산을 위해 제공된다. 제 1 스테이지(110)는 낮은 이득의 차동 입력 스테이지이다. 제 1 스테이지(110) 는 동일한 이득-대역폭 생산을 가진 단일 스테이지 증폭기보다 높은 주파수에서 작동할 수 있는데, 그 이유는 제 1 스테이지(110)의 이득이 단일 스테이지 증폭기의 이득보다 낮기 때문이다.
제 2 스테이지(120)는 제 1 스테이지(110)로 부터 4개의 출력 신호를 수신하고, 저 임피던스 점에서 전류들을 합산하며, 또한 낮은 이득을 가진다. 제 2 스테이지(120)는 제 1 스테이지(110)와 유사하게, 낮은 이득을 가짐으로써 높은 대역폭 작동을 유지한다. 제 3 스테이지(130)는 신호 레벨을 증가시키기 위해 레벨 컨버터로서 작용하는 고 이득 스테이지이다. 인버터(140 및 150)는 표준 논리 출력 레벨 및 신호 전이 시간을 제공하기 위해 포함되지만, 필수적인 것은 아니다. 예를 들어, 일부 실시예에 있어서, 인버터(140,150)는 상보형 금속 산화물 반도체(Complementary Metal Oxide Semiconductor : CMOS) 출력 신호를 제공한다. 제 1 스테이지(110)와, 제 2 스테이지(120) 및 제 3 스테이지(130)의 여러 실시예가 도면을 참조하여 이하에 설명될 것이다.
도 2는 증폭기 입력 스테이지의 개략적인 회로도이다. 입력 스테이지(110)는 상보형 차동 입력 증폭기(210,220)를 포함한다. 증폭기(210)는 전류 소오스(202) 및 트랜지스터(212,214,216,218)를 포함한다. 트랜지스터(212,214)는 노드(204,206)상의 차동 입력으로 부터 입력 신호를 수신하는 트랜지스터의 제 1 차동 입력쌍을 형성한다.
도 2에 도시된 트랜지스터는 고립형 게이트 트랜지스터, 보다 구체적으로는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)들로서 도시된다. 예 를 들어, 트랜지스터(212,214)는 P형 MOSFET로서 도시되고, 트랜지스터(216,218)는 N형 MOSFET로서 도시된다. 본 발명의 범주를 벗어나지 않고 다른 유형의 스위칭 또는 증폭 소자가 입력 스테이지(110)의 여러 트랜지스터로서 이용될 수 있다. 예를 들어, 증폭기(210)의 트랜지스터는 JFET(Junction Field Effect Transistor), BJT(Bipolar Junction Transistor) 또는 본 명세서에서 설명한 대로 실행할 수 있는 임의의 장치일 수 있다.
트랜지스터(216,218)는 트랜지스터(212,214)에 의해 형성된 차동 입력 트랜지스터쌍에 "다이오드 부하"를 제공하는 "다이오드-접속형" 트랜지스터이다. 본 명세서에서 사용된 용어 "다이오드-접합형"은 게이트와 드레인이 함께 결합된 트랜지스터를 지칭하며, 트랜지스터(216,218)도 역시 그러하다. 다이오드 부하는 증폭기(210)의 이득을 낮게 유지시키는 비교적 낮은 임피던스 부하를 나타낸다. 일부 실시예에서는, 다른 부하 장치가 입력 스테이지(110)에 이용된다. 예를 들어, 일부 실시예에서는, 트랜지스터(216,218)를 대신하여 레지스터가 이용되며, 다른 실시예에서는 트랜지스터(216,218)를 대신하여 다이오드가 이용된다.
출력 신호 ROUTN 및 DOUTN은 노드들(240 및 242)의 증폭기(210)에 의해 각각 생성된다. 출력 신호 ROUTN과 저전력 공급 노드(262)간의 전압차는 트랜지스터(216)상의 게이트-소오스 전압(VGS)을 나타낸다. 출력 신호 DOUTN과 저전력 공급 노드(262)간의 전압차는 트랜지스터(218)상의 게이트-소오스 전압(VGS)을 나타낸다. 트랜지스터(212,214)에 의해 형성된 차동 입력쌍의 동작에 기초하여 2개의 부하 장치들간 에 전류가 절환됨에 따라 ROUTN 및 DOUTN은 가변한다.
증폭기(220)는 전류 소오스(221) 및 트랜지스터(222,224,226,228)를 포함한다. 트랜지스터(222,224)는 노드(204,206)상의 차동 입력으로부터 입력 신호를 수신하는 트랜지스터의 제 2 차동 입력쌍을 형성한다.
트랜지스터(226,228)는 트랜지스터(222,224)에 의해 형성된 차동 입력 트랜지스터쌍에 다이오드 부하를 제공하는 다이오드 접속형 트랜지스터이다. 다이오드 부하는 증폭기(220)의 이득을 낮게 유지시키는 비교적 낮은 임피던스 부하를 나타낸다.
출력 신호 ROUTP 및 DOUTP는 노드(250,252)상의 증폭기(220)에 의해 각각 생성된다. 트랜지스터(222,224)에 의해 형성된 차동 입력쌍의 작용에 기초하여 2개의 부하 장치들간에 전류가 절환함에 따라, 기준 노드(260)와 출력 신호(ROUTP, DOUTP)간의 전압차는 대응하는 부하 장치상의 소오스-게이트 전압(VSG)을 나타낸다.
증폭기(210)는 트랜지스터들의 차동 입력 쌍에 대해 P형 트랜지스터를 이용하고, 증폭기(220)는 차동 입력 쌍에 대해 N형 트랜지스터를 이용한다. 따라서, 증폭기(210,220)를 "상보형"이라 한다.
입력 스테이지(110)의 상보형 증폭기는 넓은 공통 모드 입력 전압 범위를 제공한다. 입력 공통 모드 전압이 상부 전력 공급 노드(260)의 전압값에 근사하게 되면, 증폭기(210)는 동작을 중단하는데, 그 부분적인 이유는 전류 소오스(202)가 증폭기(210)의 나머지에 전류의 보급을 중지하기 때문이다. 증폭기(210)가 차단됨 에 따라 증폭기(220)는 동작을 계속한다. 입력 공통 모드 전압이 저 전력 공급 노드(262)의 전압값에 근사하게 되면, 그 반대로 작용한다. 입력 공통 모드 전압이 드롭되면, 증폭기(220)는 동작을 중지하고 증폭기(210)는 동작을 계속할 것이다.
도 3은 능동 장치 및 전류 합산 포인트를 가진 증폭기 스테이지의 개략적인 회로도이다. 또한, 증폭기 스테이지(120)는 다이오드 접속형 트랜지스터(312,314,316,318)를 포함한다. 트랜지스터(312,316)는 상부 전력 공급 노드(260)와 하부 전력 공급 노드(262)사이에 결합되어, 저 임피던스 노드(320)를 형성하고, 트랜지스터(314,318)는 상부 전력 공급 노드(260)와 하부 전력 공급 노드(262) 사이에 결합되어 저 임피던스 노드(322)를 형성한다.
트랜지스터(302,304,306,308)는 저 임피던스 노드(320,322)에 전류를 보급하는 능동 장치이다. 트랜지스터(302,306)에 의해 보급된 전류들은 저 임피던스 노드(322)에서 합산되고, 트랜지스터(304,308)에 의해 보급된 전류들은 저 임피던스 노드(320)에서 합산된다. 그와 같이, 저 임피던스 노드(320,322)는 저 이득 증폭기 스테이지내의 전류 합산 포인트이다.
트랜지스터(302,304,306,308)에 의해 보급된 전류는 대응하는 게이트 노드상의 전압에 의해 영향을 받는다. 예를 들어, 노드(240)상의 신호 ROUTN은 트랜지스터(308)에 의해 보급되는 전류량에 영향을 준다. 도 2를 다시 참조하면, ROUTN은 다이오드-접합형 트랜지스터(218)의 게이트-소오스 전압(VGS)을 나타낸다. 동일한 VGS가 트랜지스터(216)(도 2) 및 트랜지스터(308)(도 3)의 양단에 인가되기 때문에, 트랜 지스터(308)는 전류 미러로서 작용하여, 트랜지스터(216)내의 드레인-소오스를 흐르는 전류를 미러링(mirrorring)한다. 트랜지스터(302,304,306)는 유사한 방식으로 전류 미러로써 작동한다.
부분적으로는 320 및 322에서의 저 임피던스 전류 합산 노드 때문에, 증폭기 스테이지(210)의 이득은 낮게 된다. 증폭기 스테이지(120)로의 입력에 있는 능동장치와 저 임피던스 전류 합산 포인트를 조합하여 낮은 이득으로 높은 대역폭 동작을 유지하는 증폭기를 형성한다. 신호 A 및 B는 노드(322,320)상의 증폭기 스테이지로 부터 차동 출력 신호를 형성한다.
증폭기 스테이지(120)의 동작은 도 2를 참조하여 설명한 넓은 공통 모드 입력 범위를 유지한다. 입력 스테이지(도 2)내의 상보형 차동 증폭기들중 한 증폭기가 차단되기 시작하면, 증폭기 스테이지(120)내의 대응하는 능동 장치가 또한 차단되기 시작할 것이지만, 잔여 능동 장치는 여전히 작동할 것이다. 예를 들어, 입력 공통 모드 전압이 상부 레일(rail)에 근접하면, 증폭기(210)(도 2)는 차단되기 시작할 것이고, ROUTN 및 DOUTN은 다이오드 접속형 트랜지스터(216)의 임계 전압 미만으로 드롭될 것이며, 트랜지스터(306,308)는 차단될 것이다. 그러나, 이 시간동안, 트랜지스터(302,304)는 계속 동작할 것이다. 또한, 그와 반대로도 작용한다. 트랜지스터(302,304)가 차단되면, 트랜지스터(306,308)는 여전히 동작한다. 이것은 수신기(100)(도 1)의 넓은 공통 모드 입력 범위를 유지시킨다.
도 4는 비 선형 증폭기 스테이지의 개략적인 회로도이다. 증폭기 스테이지 (130)는 상보형 비 선형 증폭기(420,430)를 포함한다. 증폭기(420,430)는 차동 입력 쌍과, 다이오드 부하 및 포지티브 피드백 장치로서 결합된 부하 트랜지스터를 포함한다. 예를 들어, 증폭기(420)는 트랜지스터(402,404)의 차동 쌍과, 다이오드 접속형 트랜지스터(406) 및 포지티드 피드백 장치로서 결합된 부하 트랜지스터(408)를 포함한다. 또한, 예를 들어, 증폭기(430)는 트랜지스터(412,414)의 차동 쌍과, 다이오드 접속형 트랜지스터(416) 및 포지티브 피드백 장치로서 결합된 부하 트랜지스터(418)를 포함한다.
각 증폭기(420,430)는 입력 노드(460,462)상의 전압 차분을 검출하고, 상부 전력 공급 노드(260) 또는 하부 전력 공급 노드(262) 근처에 출력 전압을 생성한다. 증폭기 스테이지(420,430)로 부터의 출력은 조합되어, 노드(450)상에 출력 신호 "OUT"을 형성한다. 증폭기 스테이지(130)는 레벨 컨버터로서 작용하여, 수신된 신호 레벨을 대략 전력 공급 노드(260,262)의 레벨로 변환한다. 또한, 전력 공급 노드에서의 전압을 "공급 레일"이라 한다.
증폭기 스테이지(130)는 높은 이득 및 높은 대역폭으로 작동하는데, 그의 부분적인 이유는, 그것이 비 선형이기 때문이다. 공급 레일에 근접한 출력 신호는 앞선 증폭기 스테이지(110,120)의 동작 주파수에서 생성될 수 있다. 본 발명의 범주를 벗어나지 않고도 다른 비 선형 증폭기 스테이지가 증폭기 스테이지(130)용으로 이용될 수 있다.
증폭기 스테이지(120)(도 3)는 2개의 저 입력 임피던스 노드(320,322)와 2개의 출력 신호(A,B)를 가진 것으로 도시된다. 일부 실시예에 있어서, 증폭기 스테 이지(120)는 4개의 저 임피던스 노드와, 4개의 출력 신호를 포함하는데, 각 출력 신호는 각각의 저 임피던스 노드로 부터 출력된 신호이다. 예를 들어, 트랜지스터(304)는 다이오드 접속형 트랜지스터(316)에 결합되어, 제 1 저 임피던스 노드를 형성하고, 트랜지스터(308)는 다이오드 접속형 트랜지스터(312)에 결합되어 제 2 저 임피던스 노드를 형성하며, 트랜지스터(302)는 다이오드 접속형 트랜지스터(318)에 결합되어 제 3 저 임피던스 노드를 형성하고, 트랜지스터(306)는 다이오드 접속형 트랜지스터(314)에 결합되어 제 4 저 임피던스 노드를 형성한다. 이러한 싫시예에 있어서, 증폭기 스테이지(120)는 4개의 출력 노드를 포함하고, 그 출력 노드의 각각은 저 임피던스 노드에 각각 일대일 대응한다.
증폭기 스테이지(130)(도 4)는 증폭기(420,430) 사이에 병렬 결합된 2개의 입력 노드를 가진 것으로 도시된다. 일부 실시예에 있어서, 증폭기 스테이지(130)는 4개의 개별 노드상의 4개의 입력 신호를 수신하는데, 하나의 노드는 각 차동 입력 트랜지스터 쌍 중 하나의 트랜지스터에 접속된다. 예를 들어, 상기 단락에서 설명한 실시예에 있어서, 증폭기 스테이지(120)는 저 임피던스 노드로 부터의 4개의 출력 신호를 제공하고, 이들 출력 신호는 트랜지스터(402,404,412,414)의 게이트에 개별적으로 제공된다.
도 5는 수신기를 나타낸 도면이다. 수신기(500)는 멀티-스테이지 증폭기 및 인버터(140,150)를 포함한다. 수신기(500)의 멀티-스테이지 증폭기는 입력 스테이지(510), 제 2 스테이지(120) 및 제 3 스테이지(130)를 포함한다. 증폭기 스테이지(120,130) 및 인버터(140,150)는 상술한 도면을 참조하여 상기에서 설명되었다. 입력 스테이지(510)는 입력 스테이지(110)(도 1 및 도 2)와 유사하지만, 기준 전압을 차동 입력 신호의 절반으로 선택하기 위한 회로를 포함한다. 입력 스테이지(510)는 도 6을 참조하여 이하에서 설명될 것이다.
도 6은 증폭기 입력 스테이지의 개략적인 회로도이다. 입력 스테이지(510)는 상보형 차동 입력 증폭기(610,620)를 포함한다. 증폭기(610)는 전류 소오스(602) 및 트랜지스터(632,634,636,640,642,644)를 포함한다.
트랜지스터(632,636)는 신호 "REFERENCE SELECT"의 논리 레벨에 기초하여 그 회로내에 전기적으로 포함되도록 트랜지스터(634) 또는 트랜지스터(638)를 선택하는 통과 트랜지스터이다. REFERENCE SELECT가 하이이면, 트랜지스터(642)는 오프되고, 트랜지스터(636)는 온되며, 트랜지스터(638)가 그 회로내에 포함된다. 이 경우, 트랜지스터(642,638)는 노드(641)상의 입력 신호("DATA")와 노드(637)상의 기준 전압("REFLO")을 수신하는 트랜지스터의 제 1 차동 입력 쌍을 형성한다. RFRERENCE SELECT가 로우이면, 트랜지스터(636)는 오프되고, 트랜지스터(632)는 온되며, 트랜지스터(634)가 그 회로내에 포함된다. 이 경우, 트랜지스터(642,634)는 노드(641)상의 입력 신호와 노드(639)상의 기준 전압("REFHI")을 수신하는 트랜지스터의 제 1 차동 입력 쌍을 형성한다.
도 6에 도시된 트랜지스터는 고립형 게이트 트랜지스터, 보다 구체적으로는 MOSFET로서 도시된다. 예를 들어, 트랜지스터(642)는 P형 MOSFET로서 도시되고, 트랜지스터(644)는 N형 MOSFET로서 도시된다. 본 발명의 범주를 벗어나지 않고도, 입력 스테이지(510)의 여러 트랜지스터에 대해 다른 유형의 스위칭 또는 증폭 소자가 이용될 수 있다. 예를 들어, 증폭기(610)의 트랜지스터는 JFET, BJT 또는 본 명세서에서 설명한 바대로 수행할 수 있는 임의의 장치일 수 있다.
트랜지스터(640,644)는 제 1 차동 입력 트랜지스터 쌍에 다이오드 부하를 제공하는 다이오드 접속형 트랜지스터이다. 다이오드 부하는 증폭기(610)의 이득을 낮게 유지시키는 비교적 낮은 임피던스 부하를 나타낸다. 일부 실시예에 있어서, 다른 부하 장치는 입력 스테이지(510)에 이용된다. 예를 들어, 일부 실시예에서는 트랜지스터(640,644) 대신에 레지스터가 이용되고, 다른 실시예에서는 트랜지스터(640,644)대신에 다이오드가 이용된다.
출력 신호 DOUTN 및 ROUTN은 노드(670,672)상의 증폭기(510)에 의해 각각 생성된다. 출력 신호 ROUTN과 저 전력 공급 노드(262)간의 전압차는 트랜지스터(640)상의 게이트-소오스 전압(VGS)을 나타낸다. 출력 신호DOUTN과 저 전력 공급 노드(262)간의 전압차는 트랜지스터(644)상의 게이트-소오스 전압(VGS)를 나타낸다. ROUTN과 DOUTN은 제 1 차동 입력 쌍의 작용에 기초하여 2개의 부하 장치들간에 전류가 절환됨에 따라 가변한다.
증폭기(620)는 전류 소오스(601) 및 트랜지스터(652,654,656,658,660,662,664)를 포함한다. 트랜지스터(652,656)는 REFERENCE SELECT 신호의 논리 레벨에 기초하여 회로내에 전기적으로 포함되도록 트랜지스터 (654) 또는 트랜지스터(658)를 선택하는 통과 트랜지스터이다. REFERENCE SELECT가 하이이면, 트랜지스터(652)는 오프되고, 트랜지스터(656)는 온되며, 트랜지스터(658)가 그 회로내에 포함된다. 이 경우, 트랜지스터(662,658)는 노드(641)상의 입력 신호 및 노드(637)상의 기준 전압(REFLO)을 수신하는 트랜지스터의 제 2 차동 입력 쌍을 형성한다. REFERENCE SELECT가 로우이면, 트랜지스터(656)는 오프되고, 트랜지스터(652)는 온되며, 트랜지스터(654)는 회로내에 포함된다. 이 경우, 트랜지스터(662,654)는 노드(641)상의 입력 신호 및 노드(639)상의 기준 전압(REFHI)을 수신하는 트랜지스터의 제 2 차동 입력 쌍을 형성한다.
입력 스테이지(510)는 2개의 기준 전압값들중에서 선택하기 위한 메카니즘을 가진 것으로 도시된다. 일부 실시예에 있어서, 이용될 기준 전압은 3이상의 가능성으로 부터 선택될 수 있다. 예를 들어, 추가적인 통과 트랜지스터 및 입력 트랜지스터 조합이 트랜지스터(652,654,656,658)와 병렬을 이룰 수 있다. 임의 개수의 이들 회로들이 병렬로 포함될 수 있으며, 그에 의해 임의 개수의 기준 전압들을 선택 할 수 있게 된다.
출력 신호 ROUTP 및 DOUTP는 노드(680,682)상의 증폭기에 의해 각각 생성된다. 제 2 차동 입력 쌍의 작용에 기초하여 2개의 부하 장치간에 전류가 절환됨에 따라 상부 전력 공급 노드(260)와 출력 신호 ROUTP 및 DOUTP간의 전압차는 대응하는 부하 장치상의 소오스-게이트 전압(VSG)을 나타낸다.
증폭기(610)는 트랜지스터의 차동 입력쌍에 대해 P형 트랜지스터를 이용하고, 증폭기(620)는 차동 입력 쌍에 대해 N형 트랜지스터를 이용한다. 따라서, 증폭기(610,620)를 "상보형"이라 한다.
입력 스테이지(510)의 상보형 증폭기는 넓은 공통 모드 입력 전압 범위를 제공한다. 입력 공통 모드 전압이 상부 전력 공급 노드(260)의 전압값에 근접하게 되면, 증폭기(610)는 동작을 중단하는데, 그의 부분적인 이유는 전류 소오스(602)가 증폭기(610)의 나머지에 전류의 보급을 중지하기 때문이다. 증폭기(610)가 차단됨에 따라 증폭기(620)는 동작을 계속한다. 입력 공통 모드 전압이 저 전력 공급 노드(262)의 전압값에 근사하게 되면, 그 반대로 작용한다. 입력 공통 모드 전압이 드롭되면, 증폭기(620)는 동작을 중지하고 증폭기(610)는 동작을 계속할 것이다.
도 7은 수신기를 나타낸 도면이다. 수신기(700)는 병렬 입력 스테이지(510A-510D)와, 제 2 스테이지(120)와, 제 3 스테이지(130) 및 인버터(140,150)를 포함한다. 제 2 스테이지(120), 제 3 스테이지(130) 및 인버터(140,150)는 상기 도면들을 참조하여 상기에서 설명하였다.
입력 스테이지(510A-510D)는 입력 스테이지(510)(도 6)와 같은 선택 가능한 기준 전압을 가진 각각의 개별적인 입력 스테이지이다. 입력 스테이지(510A-510D)는 입력 신호 DATA, REFHI 및 REFLO와, 제 2 스테이지(120)를 구동하는 출력 신호에 대해 병렬로 결합된다. 각 입력 스테이지(510A-510D)는 개별적인 REFERENCE SELECT 신호를 수신한다. 이에 따라 각각의 병렬 입력 스테이지는 DATA 신호와의 비교를 위해 REFHI와 REFLO중에서 개별적으로 선택할 수 있게 된다.
도 8은 동시 양방향성 포트 회로도이다. 동시 양방향성 포트 회로(800)는 출력 드라이버(810), 제어 회로(820) 및 수신기(830)를 포함한다. 출력 드라이버(810)는 데이터를 컨덕터(812)상으로 이동시키며, 수신기(830)는 컨덕터(812)로 부터 데이터를 수신한다. 다른 동시 양방향성 포트 회로는 양방향성 포트 회로(800)와 동일한 방식으로 컨덕터(812)상에 데이터를 이동시키도록 결합될 수 있다.
컨덕터(812)는 동시 양방향성 신호 노드이다. 2개의 동시 양방향성 포트 회로가 컨덕터(812)상에 데이터를 이동시키도록 구성되는 경우, 컨덕터상의 전압은 2개의 동시 양방향성 데이터 포트로 부터의 데이터를 나타내는 전압의 합이다. 수신기(830)는 출력 드라이버(810)에 의해 구동된 전압의 결과를 감산함에 의해 다른 동시 양방향성 포트 회로(도시되지 않음)에 의해 전송된 데이터를 수신한다.
수신기(830)는 수신기(500)(도 5) 또는 수신기(700)(도 7)와 같이 선택 가능 기준 전압을 가진 수신기를 이용하여 구현될 수 있다. 선택된 기준 전압은 드라이버(810)에 의해 컨덕터(812)상에 이동중인 데이터에 대응한다. 수신기(830)에서 소정 기준 전압을 선택하기 위해 출중 데이터(outbound data)를 이용함으로써, 출력 드라이버(810)에 의해 구동된 전압 결과는 동시 양방향성 신호 노드상의 전압으로 부터 감산될 수 있으며, 수신기(830)는 다른 포트 회로(도시되지 않음)에 의해 컨덕터(812)상으로 이동된 데이터를 수신할 수 있다.
제어 회로(820)는 드라이버(810)에 의해 이동된 데이터를 수신하여 수신기(830)에 REFERENCE SELECT 신호를 제공한다. 일부 실시예에 있어서, 제어 회로(820)는 버퍼 또는 인버터를 포함한다. 이들 실시예에 있어서, 유출 데이터는 REFERENCE SELECT 신호로서 효과적으로 작용한다. 예를 들어, 수신기(830)가 수신기(500)(도 5)를 포함하면, 단일 REFERENCE SELECT 신호는 입력 스테이지(510)에서의 REFHI 및 REFLO 들중에서 선택하기 위해 제공된다. 다른 실시예에 있어서, 제어 회로(820)는 버퍼 또는 인버터가 아닌 추가 회로를 포함한다. 예를 들어, 수신기(830)가 수신기(700)(도 7)를 포함하는 경우, 제어 회로는 다수의 REFERENCE SELECT 신호를 제공한다.
일부 실시예에 있어서, 다수의 REFERENCE SELECT 신호가 제어 회로(820)에 제공된다. 이것은, 출력 드라이버(810)가 제어 회전율 특징을 포함하는 경우에 유용하다. 예를 들어, 출력 드라이버(810)는 유출 데이터를 컨덕터(812)상에 제어 회전율로 이동시켜 그 신호의 상승 시간 또는 하강 시간을 감소시킨다. 유출 데이터가 제어형 회전률에 따라 이동할 때 유출 신호의 결과를 감산하기 위해, 제어 회로(820)는 다수의 REFERENCE SELECT 신호를 순차적으로 어서트한다. 이러한 실시예에 있어서, 제어 회로(820)는, 또한, 제어 신호를 출력 드라이버(810)에 제공하여 유출 회전율을 제어한다.
수신기(830)에 대해 수신기(500)(도 5) 또는 수신기(700)(도 7)를 이용함으로써, 수신기(830)의 유효 이득-대역폭 생산이 증가될 수 있다. 이것은 저속 프로 세스로 제조되는 동시 양방향성 포트 회로가 고속 프로세스로 제조되는 동시 양방향성 포트 회로와 통신할 수 있게 하는데 유용할 수 있다. 고속 프로세스의 동시 양방향성 포트 회로는 수신기에 대해 단일 스테이지 증폭기를 가질 수 있고, 저속 프로세스의 동시 양방향성 포트 회로는 본 명세서에서 수신기로서 설명한 멀티-스테이지 증폭기들중 한 증폭기를 가질 수 있다.
멀티-스테이지 증폭기, 수신기, 동시 양방향성 포트 회로 및 본 발명의 다른 실시예는 많은 방식으로 구현될 수 있다. 일부 실시예에 있어서, 그들은 집적 회로내에 데이터 버스의 일부로서 구현될 수 있다. 일부 실시예에 있어서, 본 발명의 여러 실시예의 고안 설명은, 고안자가 그들을 커스텀(custom) 또는 세미-커스텀(semi-custom) 고안내에 포함할 수 있게 하는 라이브러리(library)내에 포함된다. 예를 들어, 임의의 개시된 실시예는 VHDL 또는 Verilog와 같은 합성 가능 하드웨어 고안 언어로 구현될 수 있으며, 표준 셀 고안, 게이트 어레이등에 포함하기 위해 고안자에게 배포될 수 있다. 유사하게, 본 발명의 임의의 실시예는 특정 제조 프로세스를 목표로 한 하드 매크로(hard macro)로서 표시될 수 있다. 예를 들어, 수신기 회로(700)(도 7)는 집적 회로의 계층들에 할당된 다각형으로 표시될 수 있다.
도 9 및 도 10은 본 발명의 여러 실시예에 따른 시스템도이다. 도 9는 집적 회로(910,920)를 포함하는 시스템(900)을 나타낸 도면이다. 집적 회로(910)는 동시 양방향성(SBD) 포트 회로(912)를 포함하고, 집적 회로(920)는 SBD 포트 회로(922)를 포함한다. 도 9에 도시된 바와 같이, 2개의 SBD 포트 회로는 컨덕터(902)상으로 데이터를 이동시키고, 컨덕터(902)로 부터 데이터를 수신한다. 컨덕터 (902)는 동시 양방향성 신호 노드로 작용한다. 하나 이상의 SBD 포트 회로(912,922)는 본 명세서에서 설명한 멀티-스테이지 고이득-대역폭 증폭기들중 한 증폭기를 포함하는 SBD 포트 회로(800)(도 8)로 구현될 수 있다.
집적 회로(910,920)는 도시된 하나 이상의 SBD 포트 회로를 포함할 수 있는 임의 유형의 집적 회로일 수 있다. 예를 들어, 집적 회로(910 또는 920)는 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러등과 같은 프로세서일 수 있다. 집적 회로는 ASIC(Application-Specific Integrated Circuit)과 같은 프로세서, 통신 장치, 메모리 제어기 또는 DRAM(Dynamic Random Access Memory)과 같은 메모리와는 다른 집적 회로일 수 있다. 설명을 쉽게 하기 위해, 집적 회로(910,920)의 일부를 도시하지 않았다. 집적 회로는, 본 발명의 범주를 벗어나지 않고, 도 9에 도시된 것보다 훨씬 많은 회로를 포함한다.
일부 실시예에 있어서, 집적 회로(910)는 프로세서를 포함하고, SBD 포트 회로(912)는 멀티-스테이지 증폭기를 포함하지 않으며, 집적 회로(920)는 메모리 장치를 포함하고, SBD 포트 회로(922)는 본 명세서에서 설명한 멀티-스테이지 증폭기를 포함하지 않는다. 이 실시예에 있어서, 집적 회로(920)내의 멀티-스테이지 증폭기들중 한 증폭기를 이용하면, 저속 프로세스로 제조된 메모리 장치가 고속 프로세스로 제조된 프로세서와 통신할 수 있게 된다. 다른 실시예에 있어서, 2 집적 회로내의 SBD 포트 회로는 멀티-스테이지 증폭기를 포함하는데, 이는 프로세서 또는 메모리 장치가 포함되는지의 여부와 무관하다.
단일 SBD 포트 회로를 각자로 가진 집적 회로(910,920)가 도 9에 도시된다. 일부 실시예에 있어서, 각 집적 회로는 많은 추가적인 SBD 포트 회로를 가진다. 예를 들어, 일부 실시예에 있어서, 전체 데이터 버스는 SBD 포트 회로의 뱅크(bank)에 의해 구동된다. 다른 실시예에 있어서, 제어 신호에 대한 노드 또는 제어 신호에 대한 노드 그룹은 SBD 포트 회로에 의해 구동된다.
도 10은 프로세서(1010)와 메모리(1020,1030)를 포함하는 전자 시스템(1000)을 나타낸 도면이다. 프로세서(1010)는 SBD 포트 회로(1012,1014)를 포함하고, 메모리(1020)는 SBD 포트 회로(1022,1024)를 포함하며, 메모리(1030)는 SBD 포트 회로(1032,1034)를 포함한다. 도 9에 도시된 하나 이상의 SBD 포트 회로는 수신기(500)(도 5) 또는 수신기(700)(도 7)와 같이 멀티-스테이지 증폭기를 가진 수신기를 포함한다.
프로세서(1010), 메모리(1020) 및 메모리(1030)는 링으로 구성되며, 그에 따라 각 장치는 동시 양방향성 신호 노드에 결합된 적어도 하나의 SBD 포트 회로를 이용하여, 2개의 다른 장치와 통신한다. 예를 들어, 프로세서(1010)는 동시 양방향성 신호 노드(1002)에 결합된 SBD 포트 회로(1014)를 이용하여 메모리(1020)와 통신하고, 동시 양방향성 신호 노드(1006)에 결합된 SBD 포트 회로(1012)를 이용하여 메모리(1030)와 통신한다. 또한, 예를 들어, 메모리 장치(1020)는 동시 양방향성 신호 노드(1004)에 결합된 SBD 포트 회로(1024)를 이용하여 메모리 장치(1030)와 통신한다.
2개의 SBD 포트 회로를 각각으로 가진 프로세서(1010) 및 메모리 장치(1020,1030)가 도 10에 도시된다. 일부 실시예에 있어서, 각 장치는 많은 추가의 SBD 포트 회로를 가진다. 예를 들어, 일부 실시예에서, 전체 데이터 버스는 SBD 포트 회로에 의해 구동된다. 다른 실시예에 있어서, 제어 신호에 대한 노드 또는 제어 신호에 대한 노드 그룹은 SBD 포트 회로에 의해 구동된다.
일부 실시예에 있어서, 프로세서(1010)는 하나의 집적 회로 다이의 일부이고, 메모리 장치(1020)는 제 2 집적 회로 다이의 일부이며, 메모리 장치(1030)는 제 3 집적 회로 다이의 일부이다. 이들 실시예에 있어서, 각 집적 회로 다이는 개별적으로 패키징되어, 공통 회로 보드상에 실장된다. 또한, 각 집적 회로는 개별적으로 패키징되어 동시 양방향성 신호 노드에 의해 상호 접속된 개별적 회로 보드상에 실장된다. 다른 실시예에 있어서, 프로세서(1010)와 메모리 장치(1020,1030)는 멀티-팁 모듈에서와 같이, 서로 패키징된 개별적 집적 회로 다이이다.
도 10은 하나의 프로세서 및 2개의 메모리 장치를 도시한 도면이다. 일부 실시예에 있어서, 많은 메모리 장치가 포함된다. 또한, 임의 수의 프로세서가 포함된다. 다른 실시예에 있어서, 프로세서 및 메모리 장치와는 다른 회로 유형이 시스템(100)내에 포함된다.
여러 상술한 도면에 의해 도시된 시스템은 임의 유형일 수 있다. 예를 들어, 도시된 시스템은 컴퓨터(예를 들어, 데스크탑, 랩탑, 휴대용, 서버, 테블렛(tablet), 웹 어플라이언스, 라우터등), 무선 통신 장치(예를 들어, 셀룰러 폰, 무코드 폰, 페이저, PDA(Personal Digital Assistant)등), 컴퓨터 관련 주변 장치(예를 들어, 프린터, 스캐너, 모니터등), 엔터테인먼트 장치(entertainment device)(예를 들어, 텔레비젼, 라디오, 스테레오, 테이프 및 컴팩트 디스크 플레이어, 비디 오 카세트 레코더, 캠코더, 디지털 카메라, MP3(Motion Picture Expert Group, Audio Layer 3) 플레이어, 비디오 게임, 시계등)등을 포함한다.
도 11은 본 발명의 여러 실시예에 따른 흐름도이다. 일부 실시예에 있어서, 방법(1100) 또는 그의 일부는 멀티-스테이지 증폭기에 의해 실시되며, 그의 실시예는 전술한 도면에 도시된다. 다른 실시예에 있어서, 방법(1100)은 동시 양방향성 포트 회로, 집적 회로 또는 전자 시스템에 의해 실행된다. 방법(1100)은 그 방법을 실행하는 특정 유형의 장치에 국한되지 않는다. 방법(1100)에 있어서의 여러 작용은 안출된 순서대로 실행되거나, 다른 순서대로 실행될 수 있다. 또한, 일부 실시예에 있어서, 도 11에 리스트된 일부 작용들은 방법(1100)으로 부터 생략된다.
방법(1100)은 블럭(1110)과 함께 시작되며, 그 블럭(1110)에서는 동시 양방향성 데이터 신호가 수신되며, 블럭(1120)에서는, 동시 양방향성 데이터 신호가 낮은 이득 입력 스테이지에 의해 기준 전압과 비교된다. 이들 블럭에서의 작용은 입력 스테이지(110)(도 1, 도 2) 또는 입력 스테이지(510)(도 5, 도 6)의 동작에 대응한다. 또한, 이들 작용은 도 7에 도시된 것과 같은 입력 스테이지의 병렬 조합에 대응한다. 일부 실시예에 있어서, 비교 작용은 다수의 기준 전압으로 부터 기준 전압을 선택하는 것을 포함한다. 예를 들어, 기준 전압은 입력 스테이지(510)(도 6)를 이용하여 선택된다.
블럭(1130)에서, 적어도 하나의 전류 미러가 낮은 이득 스테이지의 출력으로 이동하며, 블럭(1140)에서, 적어도 하나의 전류 미러로 부터의 전류가 다이오드 부하에서 합산된다. 블럭(1130,1140)의 작용은 제 2 스테이지(도 3)의 작용에 대응 한다. 블럭(1150)에서, 다이오드 부하에서의 신호는 제 3 스테이지(130)(도4)와 같은 비선형 이득 스테이지에 의해 증폭된다.
비록 본 발명을 임의의 실시예와 관련하여 설명하였지만, 본 명세서를 이해한 당업자라면 본 발명의 사상 및 범주를 벗어나지 않고도 정정 및 변형이 있을 수 있음을 알것이다. 그러한 정정 및 변형은 본 발명의 범주 및 청구범위내에 있는 것으로 고려된다.

Claims (30)

  1. 저 임피던스 부하를 가진 입력 스테이지와;
    상기 입력 스테이지의 저 임피던스 부하에 결합된 능동 장치와, 상기 능동 장치에 결합된 다이오드 부하를 포함하는 제 2 스테이지를 포함하는
    증폭기 회로.
  2. 제 1 항에 있어서,
    상기 입력 스테이지의 저 임피던스 부하는 다이오드 접속형 트랜지스터를 포함하는
    증폭기 회로.
  3. 제 2 항에 있어서,
    상기 능동 장치는 상기 다이오드 접속형 트랜지스터내의 전류를 미러링(mirrorring)하는 전류 미러 트랜지스터를 포함하는
    증폭기 회로.
  4. 제 1 항에 있어서,
    상기 입력 스테이지는 차동 입력 쌍으로 구성된 제 1 및 제 2 입력 트랜지스터를 포함하고,
    상기 제 2 스테이지는 상기 제 1 및 제 2 트랜지스터에 결합된 제 1 및 제 2 전류 미러 트랜지스터를 포함하는
    증폭기 회로.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 트랜지스터에 부하 장치로서 결합된 제 1 및 제 2 다이오드 접속형 트랜지스터를 더 포함하는
    증폭기 회로.
  6. 제 1 항에 있어서,
    상기 제 2 스테이지의 다이오드 부하에 결합된 비 선형 제 3 스테이지를 더 포함하는
    증폭기 회로.
  7. 제 1 항에 있어서,
    상기 입력 스테이지는 병렬로 결합된 입력 노드들을 가진 상보형 차동 입력 회로를 포함하는
    증폭기 회로.
  8. 제 1 항에 있어서,
    상기 입력 스테이지는 선택 가능 기준을 가진 차동 입력 스테이지를 포함하는
    증폭기 회로.
  9. 제 1 항에 있어서,
    상기 입력 스테이지는 병렬로 결합된 다수의 차동 입력 스테이지를 포함하고, 다수의 차동 입력 스테이지의 각각은 기준을 독립적으로 선택하도록 구성되는
    증폭기 회로.
  10. 출력 드라이버와;
    상기 출력 드라이버에 결합된 저 이득 제 1 스테이지와, 저 임피던스 합산 포인트에 전류를 공급하도록 상기 저 이득 제 1 스테이지에 응답하는 전류 미러를 가진 제 2 스테이지를 가진 수신기를 포함하는
    동시 양방향성 포트 회로.
  11. 제 10 항에 있어서,
    상기 저 이득 제 1 스테이지는,
    상기 출력 드라이버로 부터 입력 신호를 수신하도록 결합된 제 1 입력 노드와, 제 1 기준 전압을 수신하도록 결합된 제 2 입력 노드 및 제 2 기준 전압을 수신하도록 결합된 제 3 입력 노드와;
    상기 입력 신호와 비교하기 위해 상기 제 1 기준 전압 또는 제 2 기준 전압을 선택하도록 구성된 선택 메카니즘을 포함하는
    동시 양방향성 포트 회로.
  12. 제 10 항에 있어서,
    상기 저 임피던스 합산 포인트는 제 1 다이오드 쌍에 의해 전력 공급 노드들 사이에 결합된 제 1 회로 노드와, 제 2 다이오드 쌍에 의해 상기 전력 공급 노드들 사이에 결합된 제 2 회로 노드를 포함하는
    동시 양방향성 포트 회로.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 회로 노드로 부터 차동 입력 신호를 수신하도록 결합된 고 이득 스테이지를 더 포함하는
    동시 양방향성 포트 회로.
  14. 제 10 항에 있어서,
    상기 저 임피던스 합산 포인트에서의 신호를 증폭하기 위한 고 이득 스테이지를 더 포함하는
    동시 양방향성 포트 회로.
  15. 동시 양방향성 데이터 신호를 가지도록 구성된 노드로 부터 입력 데이터를 추출하는 수신기 회로를 포함하되,
    상기 수신기 회로는
    대역폭을 유지하기 위한 저 이득 제 1 스테이지와;
    다이오드 부하를 구동하는 전류 미러를 가진 저 이득 제 2 스테이지; 및
    고 이득 제 3 스테이지를 포함하는
    메모리 장치.
  16. 제 15 항에 있어서,
    상기 저 이득 제 1 스테이지는 병렬로 된 다수의 입력 스테이지를 포함하고, 상기 각 입력 스테이지는 동시 양방향성 데이터 신호와 비교하기 위해 기준 신호를 독립적으로 선택하도록 구성되는
    메모리 장치.
  17. 제 16 항에 있어서,
    상기 다수의 입력 스테이지의 각각은 상보형 차동 입력 트랜지스터 쌍을 포함하는
    메모리 장치.
  18. 제 17 항에 있어서,
    상기 다수의 입력 스테이지의 각각은 적어도 하나의 다이오드 부하를 포함하는
    메모리 장치.
  19. 제 15 항에 있어서,
    상기 고 이득 제 3 스테이지에 뒤따르는 인버터를 더 포함하는
    메모리 장치.
  20. 제 15 항에 있어서,
    상기 저 이득 제 1 스테이지는 저 임피던스 부하 장치에 결합된 차동 트랜지스터 쌍을 포함하는
    메모리 장치.
  21. 제 20 항에 있어서,
    상기 저 임피던스 부하 장치는 다이오드 접속형 트랜지스터를 포함하는
    메모리 장치.
  22. 동시 양방향성 신호 노드상에 데이터를 전송하고 수신하도록 구성된 마이크 로프로세서와;
    상기 동시 양방향성 신호 노드로 부터 입력 데이터 스트림을 추출하기 위한 수신기 회로를 가진 메모리 장치를 포함하되,
    상기 수신기 회로는,
    대역폭을 유지시키기 위한 저 이득 제 1 스테이지와;
    다이오드 부하를 구동하는 전류 미러를 가진 저 이득 제 2 스테이지 및
    고 이득 제 3 스테이지를 가진
    전자 시스템.
  23. 제 22항에 있어서,
    상기 저 이득 제 1 스테이지는 저 임피던스 부하 장치에 결합된 차동 트랜지스터쌍을 포함하는
    전자 시스템.
  24. 제 23 항에 있어서,
    상기 저 임피던스 부하 장치는 다이오드 접속형 트랜지스터를 포함하는
    전자 시스템.
  25. 동시 양방향성 데이터 신호를 수신하는 단계와;
    저 이득 입력 스테이지에 의해 상기 동시 양방향성 데이터 신호를 기준 전압과 비교하는 단계와;
    상기 저 이득 스테이지의 출력으로 적어도 하나의 전류 미러를 구동하는 단계; 및
    다이오드 부하에서 상기 적어도 하나의 전류 미러로 부터의 전류들을 합산하는 단계를 포함하는
    방법.
  26. 제 25 항에 있어서,
    상기 비교 단계는 다수의 기준 전압들로 부터 상기 기준 전압을 선택하는 단계를 포함하는
    방법.
  27. 제 25 항에 있어서,
    비 선형 이득 스테이지에 의해 상기 다이오드 부하에서의 신호를 증폭하는 단계를 더 포함하는
    방법.
  28. 제 25 항에 있어서,
    상기 비교단계는 병렬 입력 노드와 다수의 출력 노드를 가진 상보형 차동 입력 트랜지스터 쌍을 포함하는 저 이득 입력 스테이지로 비교하는 단계를 포함하는
    방법.
  29. 제 28 항에 있어서,
    상기 적어도 하나의 전류 미러를 구동하는 단계는, 상기 다수의 출력 노드의 각각에 대해 개별적인 전류 미러를 구동하는 단계를 포함하는
    방법.
  30. 제 29 항에 있어서,
    상기 합산 단계는 차동 출력 노드를 형성하기 위해 상기 개별적 전류 미러로 부터의 전류를 합산하는 단계를 포함하는
    방법.
KR1020057020406A 2003-04-30 2004-03-24 증폭기 회로 및 방법 KR20060007039A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/426,766 2003-04-30
US10/426,766 US6933781B2 (en) 2003-04-30 2003-04-30 Large gain-bandwidth amplifier, method, and system

Publications (1)

Publication Number Publication Date
KR20060007039A true KR20060007039A (ko) 2006-01-23

Family

ID=33309957

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057020406A KR20060007039A (ko) 2003-04-30 2004-03-24 증폭기 회로 및 방법

Country Status (6)

Country Link
US (1) US6933781B2 (ko)
EP (1) EP1618652A2 (ko)
KR (1) KR20060007039A (ko)
CN (1) CN100557956C (ko)
TW (1) TWI246248B (ko)
WO (1) WO2004100357A2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080139080A1 (en) * 2005-10-21 2008-06-12 Zheng Yu Brian Interactive Toy System and Methods
US7323911B2 (en) * 2005-11-21 2008-01-29 Macronix International Co., Ltd. Differential sense amplifier circuit and method triggered by a clock signal through a switch circuit
TWI300936B (en) * 2006-07-03 2008-09-11 Novatek Microelectronics Corp A high-accuracy sample and hold circuit
CN101459412B (zh) * 2007-12-13 2011-06-01 上海华虹Nec电子有限公司 满幅输入输出的运算放大器
US7733169B2 (en) * 2008-05-07 2010-06-08 Texas Instruments Incorporated Slew rate and settling time improvement circuitry and method for 3-stage amplifier
EP2961064B1 (en) * 2014-06-26 2018-12-19 Dialog Semiconductor (UK) Limited Robust sink/source output stage and control circuit
DE102014226168B4 (de) * 2014-12-17 2018-04-19 Dialog Semiconductor (Uk) Limited Spannungsregler mit Senke/Quelle-Ausgangsstufe mit Betriebspunkt-Stromsteuerschaltung für schnelle transiente Lasten und entsprechendes Verfahren
CN105680811B (zh) * 2016-01-05 2018-05-25 嘉兴禾润电子科技有限公司 一种低功耗的增益高且宽带宽的放大器结构
US10311941B1 (en) * 2018-04-10 2019-06-04 Micron Technology, Inc. Apparatuses and methods for input signal receiver circuits

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2555839B1 (fr) * 1983-11-25 1986-01-24 Thomson Csf Dispositif amplificateur-limiteur a large bande
US4623799A (en) * 1985-03-27 1986-11-18 Trw Inc. High speed analog/digital driver
JP3380371B2 (ja) 1995-06-22 2003-02-24 三菱電機株式会社 広帯域増幅器
US5631607A (en) * 1995-09-06 1997-05-20 Philips Electronics North America Corporation Compact GM-control for CMOS rail-to-rail input stages by regulating the sum of the gate-source voltages constant
SE509882C2 (sv) * 1995-11-10 1999-03-15 Ericsson Telefon Ab L M Mottagarkrets innefattande parallella ingångskretsar
JPH09232883A (ja) * 1996-02-23 1997-09-05 Oki Micro Design Miyazaki:Kk 演算増幅回路
US6051999A (en) * 1998-01-14 2000-04-18 Intel Corporation Low voltage programmable complementary input stage sense amplifier
DE19803796B4 (de) * 1998-01-30 2006-10-26 Telefonaktiebolaget Lm Ericsson (Publ) Ausgangspuffer zum Ansteuern einer symmetrischen Übertragungsleitung
US6163216A (en) * 1998-12-18 2000-12-19 Texas Instruments Tucson Corporation Wideband operational amplifier
US6304106B1 (en) * 2000-02-18 2001-10-16 International Business Machines Corporation CMOS bi-directional current mode differential link with precompensation
US6456159B1 (en) * 2000-09-08 2002-09-24 Analog Devices, Inc. CMOS operational amplifier
US6377121B1 (en) * 2000-09-29 2002-04-23 Intel Corporation Dynamic cascoding technique for operational amplifiers
US6252435B1 (en) * 2000-10-05 2001-06-26 Pericom Semiconductor Corp. Complementary differential amplifier with resistive loads for wide common-mode input range
US6756847B2 (en) * 2002-03-01 2004-06-29 Broadcom Corporation Operational amplifier with increased common mode input range

Also Published As

Publication number Publication date
WO2004100357A3 (en) 2004-12-09
EP1618652A2 (en) 2006-01-25
WO2004100357A2 (en) 2004-11-18
CN1816965A (zh) 2006-08-09
US20040217812A1 (en) 2004-11-04
US6933781B2 (en) 2005-08-23
TWI246248B (en) 2005-12-21
CN100557956C (zh) 2009-11-04
TW200428761A (en) 2004-12-16

Similar Documents

Publication Publication Date Title
EP0594305B1 (en) Comparator circuit
EP0729226B1 (en) Differential amplifier
US7262662B2 (en) Operational amplifier
US7248100B2 (en) Semiconductor device including current mirror circuit
TWI547099B (zh) 斜率控制電路
US6005439A (en) Unity gain signal amplifier
US8963638B2 (en) Operational amplifier circuit
US6741130B2 (en) High-speed output transconductance amplifier capable of operating at different voltage levels
US6542098B1 (en) Low-output capacitance, current mode digital-to-analog converter
US6933781B2 (en) Large gain-bandwidth amplifier, method, and system
US6414552B1 (en) Operational transconductance amplifier with a non-linear current mirror for improved slew rate
US5515006A (en) Low distortion efficient large swing CMOS amplifier output
KR100290186B1 (ko) 반도체 집적 회로
US6838939B2 (en) Amplifier apparatus, method, and system
US7129774B1 (en) Method and apparatus for generating a reference signal
JP2004235875A (ja) タイミング信号発生回路および受信回路
US5880637A (en) Low-power operational amplifier having fast setting time and high voltage gain suitable for use in sampled data systems
JPH07212218A (ja) 論理回路
US6044036A (en) Buffer circuit, memory device, and integrated circuit for receiving digital signals
US7071772B2 (en) Differential amplifier
JPH05129922A (ja) 半導体集積回路装置
JPH06291267A (ja) 半導体集積回路
JPH08293745A (ja) Ｃｍｉｓ差動増幅回路
US6650184B2 (en) High gain amplifier circuits and their applications
JP3284926B2 (ja) 電圧制御型発振器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application