KR20050115144A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명은 샐리사이드 형성공정시 캡핑층(capping layer)을 구성하는 Ti막을 ALD(Atomic Layer Depostion) 방식으로 가능한 얇게 형성하여 공정 재현성을 확보한다. 따라서, 본 발명에서는 접합영역의 누설전류와 면저항의 증가를 방지하는 한편, 안정적인 공정조건을 확보할 수 있다.

Description

반도체 소자의 제조 방법{A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 샐리사이드 형성공정시 캡핑층(capping layer)을 구성하는 Ti막을 가능한 얇게 형성하여 공정 재현성을 확보함으로써 접합영역의 누설전류와 면저항의 증가를 방지하는 한편, 안정적인 공정조건을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 증가함에 따라 불순물 영역인 접합영역의 깊이가 줄어들어 게이트 전극의 선폭이 감소하고 있는 추세이다. 이로 인해, 반도체 소자에서 요구되는 면저항(Rs)을 구현하는데 많은 어려움이 발생하고 있다. 이러한 반도체 소자의 면저항을 개선시키기 위해 접합영역과 게이트 전극 상에 텅스텐 실리사이드(WSi)보다 비저항이 낮은 코발트 실리사이드(CoSi2)를 동시에 형성하는 코발트 샐리사이드(Self Aligned Silicide; Salicide; SAS) 공정을 실시하고 있다.
통상, 코발트 샐리사이드 공정에서, 코발트를 증착한 후 코발트를 보호하기 위하여 그 상부에 캡핑층(capping layer)으로 Ti막/TiN막을 증착하는 것이 보편적이다. 현재, 밝혀진 바에 의하면, Ti막의 두께가 대략 5Å 내지 20Å의 두께로 아주 얇게 증착된 경우에는 접합영역(즉, 소오스/드레인 영역)의 누설전류(leakage)가 증가되거나, 면저항이 증가되는 문제는 발생되지 않는다. 그러나, 그 이상의 두께에서는 접합영역의 누설전류와 면저항이 증가하는 문제가 발생하게 된다. 일반적으로, Ti막을 5Å 내지 20Å의 두께로 증착하기 위해서는 스퍼터(sputter) 장비에서 1초 이내에서 증착공정이 이루어져야만 한다. 그러나, 스퍼터 장비의 일반적인 조건 하에서는 장비의 변동폭을 고려하여 볼 때 1초 이내라는 시간은 너무 짧아 안정적인 공정시간 관리가 쉽지 않다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 샐리사이드 형성공정시 캡핑층(capping layer)을 구성하는 Ti막을 가능한 얇게 형성하여 공정 재현성을 확보함으로써 접합영역의 누설전류와 면저항의 증가를 방지하는 한편, 안정적인 공정조건을 확보할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 게이트 전극과 소오스/드레인을 포함하는 반도체 구조물이 형성된 반도체 기판 상에 금속층을 증착하는 단계와, 상기 금속층이 형성된 전체 구조 상부의 단차를 따라 ALD 방식으로 Ti막을 증착하는 단계와, 상기 Ti막 상에 TiN막을 증착하는 단계와, 상기 TiN막이 형성된 전체 구조 상부에 대하여 제1 열처리공정을 실시하여 상기 게이트 전극의 상부와 상기 소오스/드레인의 상부에 제1 실리사이드층을 형성하는 단계와, 상기 (d) 단계에서 미반응되어 상기 제1 실리사이드층 상부에 잔류되는 미반응 물질을 제거하는 단계와, 상기 미반응 물질이 제거된 전체 구조 상부에 대하여 제2 열처리공정을 실시하여 상기 제1 실리사이드층이 형성된 영역에 제2 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면들로서, 그 일례로 도시한 CMOS(Complementary Metal-Oxide-Semiconductor) 소자의 단면도들이다. 한편, 이하에서 동일한 참조번호는 동일한 기능을 수행하는 동일한 요소이다.
도 1을 참조하면, P형 반도체 기판(102)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(104)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.
도 2를 참조하면, P-웰 및 N-웰이 형성된 전체 구조 상부에 게이트 산화막(106)을 형성한 후 그 상부에 게이트 전극용 폴리 실리콘층(108)을 형성한다. 그런 다음, 게이트 전극 패턴용 마스크를 이용한 식각공정(즉, 포토리소그래피 공정)을 실시하여 폴리 실리콘층(108) 및 게이트 산화막(106)을 순차적으로 패터닝하여 NMOS 영역에는 NMOS 게이트 전극(110)이 형성되고, PMOS 영역에는 PMOS 게이트 전극(112)이 형성된다.
도 3을 참조하면, NMOS 영역이 오픈(open)되도록 포토레지스트 패턴(PR1)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(PR1)을 이용한 'n-' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 얕은 접합영역(shallow junction)인 저농도 접합영역(114)을 형성한다.
도 4를 참조하면, 포토레지스트 패턴(PR1)을 제거한 후 PMOS 영역이 오픈되도록 포토레지스트 패턴(PR2)을 NMOS 영역에만 형성한다. 그런 다음, 이 포토레지트 패턴(PR2)을 이용한 'p-' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역인 저농도 접합영역(116)을 형성한다.
도 5를 참조하면, 저농도 접합영역(114, 116)이 형성된 전체 구조 상부에 화학적기상증착(Chemical Vapor Deposition; CVD)공정을 실시하여 절연막(미도시)을 증착한다. 그런 다음, 에치백(etch back)과 같은 전면 식각공정을 실시하여 NMOS 게이트 전극(110) 및 PMOS 게이트 전극(112)의 양 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(118)을 형성한다.
도 6을 참조하면, NMOS 영역이 오픈되도록 포토레지스트 패턴(PR3)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(PR3)을 이용한 'n+' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(depth junction)인 고농도 접합영역(120)을 형성한다. 이때, 'n+' 이온 주입 공정은 40KeV 내지 60KeV 이온 주입 에너지로 실시할 수 있다.
도 7을 참조하면, 포토레지스트 패턴(PR3)을 제거한 후 PMOS 영역이 오픈되도록 포토레지스트 패턴(PR4)을 NMOS 영역에만 형성한다. 그런 다음, 이 포토레지트 패턴(PR4)을 이용한 'p+' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역인 고농도 접합영역(122)을 형성한다.
상기 공정을 통해, NMOS 영역의 P-웰에는 저농도 접합영역(114) 및 고농도 접합영역(120)으로 이루어진 NMOS 소오스/드레인 영역이 형성되고, PMOS 영역의 N-웰에는 저농도 접합영역(116) 및 고농도 접합영역(122)으로 이루어진 PMOS 소오스/드레인 영역이 형성된다.
그런 다음, PMOS 영역과 NMOS 영역의 소오스/드레인 영역에 주입된 이온들을 확산시키기 위하여 RTP(Rapid Thermal Process)공정을 실시한 후, 전체 구조 상부의 표면에 잔재하는 파티클(Particle)과 같은 불순물을 제거하기 위해 표면처리를 실시할 수도 있다.
도 8을 참조하면, 소오스/드레인 영역이 형성된 전체 구조 상부에 니켈(nickel) 또는 코발트를 이용하여 금속층(124)을 증착한다. 예컨대, 금속층(124)은 접합누설전류를 고려하여 50Å 내지 200Å의 두께로 형성할 수 있다.
도 9를 참조하면, 금속층(124)을 보호하기 위하여 금속층(124) 상에 캡핑층(capping)의 하부층으로 Ti막(126)을 증착한다. Ti막(126)은 금속층(124)이 증착되는 챔버와 다른 챔버 내에서 ALD(Atomic Layer Deposition) 방식으로 5Å 내지 20Å의 두께로 증착한다. 여기서, ALD 방식은 TiCl4 반응가스를 2torr 이하의 압력, 바람직하게는 1torr 내지 2torr의 압력과 50℃ 내지 700℃의 온도, 바람직하게는 350℃의 온도로 유지되는 챔버 내부로 1ccm 내지 50ccm, 바람직하게는 5ccm로 0.03초 내지 0.05초 동안 플로우(flow)시킨 후 Ar 또는 O2 가스를 이용하여 0.8초 내지 1초 동안 퍼지(purge)시키는 과정을 반복적으로 실시한다. 이러한 과정, 즉 주기(cycle)는 38 내지 42회 정도 실시되며, 각 주기마다 증착률은 0.20Å 내지 0.23Å 정도가 되도록 한다. 이렇게 함으로써 원자층 하나 하나의 단위로 정밀하게 Ti막(126)을 증착하는 것이 가능하다. 한편, 상기 ALD 방식에서는 퍼지 가스로 N2 가스를 사용하는 것이 보통이나, Ti막(126)을 형성하기 위하여 Ar 가스를 사용한다.
도 10을 참조하면, Ti막(126) 상에 캡핑층의 상부층으로 TiN막(128)을 증착한다. TiN막(128)은 Ti막(126)의 증착챔버와 다른 스퍼터 챔버(sputter chamber)를 이용하여 증착한다.
도 11을 참조하면, Ti막/TiN막(126/128)으로 이루어진 캡핑층이 형성된 전체 구조 상부에 대하여 RTA(Rapid Temperature Anneal) 방식으로 제1 열처리공정을 실시한다. 제1 열처리공정에 의해 NMOS 영역과 PMOS 영역의 고농도 접합영역(120 및 122)과 게이트 전극(110 및 112) 상에는 실리사이드층(130)(이하, '제1 실리사이드층'이라 함)이 형성된다. 이때, 제1 열처리공정은 400℃ 내지 600℃의 온도범위에서 실시할 수 있다.
도 12를 참조하면, 도 11에서 제1 열처리공정 후 미반응되어 잔류되는 미반응 물질(즉, 금속층, 캡핑층)을 H2SO4와 H2O2를 소정 비율로 혼합한 혼합용액 또는 SC-1(NH4OH/H2O2/H2O가 혼합된 혼합용액)과 SC-2(HCl/H2 O2/H2O가 혼합된 혼합용액)을 이용한 세정공정을 실시하여 제거한다.
그런 다음, 세정공정이 완료된 전체 구조 상부면에 대하여 RTA 방식으로 제2 열처리공정을 실시한다. 제2 열처리공정에 의해 제1 실리사이드층(130)을 상변이 시켜 소오스/드레인 영역 및 게이트 전극(110, 112) 상에는 비교적 두꺼운 제2 실리사이드층(132)이 형성된다. 이때, 제2 열처리공정은 700℃ 내지 800℃의 온도범위에서 실시할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 샐리사이드 형성공정시 캡핑층(capping layer)을 구성하는 Ti막을 ALD(Atomic Layer Depostion) 방식으로 가능한 얇게 형성하여 공정 재현성을 확보함으로써 접합영역(즉, 소오스/드레인 영역)의 누설전류와 면저항의 증가를 방지하는 한편, 안정적인 공정조건을 확보할 수 있다.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
102 : 반도체 기판 104 : 소자분리막
106 : 게이트 산화막 108 : 폴리실리콘층
110 : NMOS 게이트 전극 112 : PMOS 게이트 전극
114, 116 : 저농도 접합영역
120, 122 : 고농도 접합영역
118 : 스페이서 124 : 금속층
126 : Ti막 128 : TiN막
130 : 제1 실리사이드층 132 : 제2 실리사이드층

Claims (6)

  1. (a) 게이트 전극과 소오스/드레인을 포함하는 반도체 구조물이 형성된 반도체 기판 상에 금속층을 증착하는 단계;
    (b) 상기 금속층이 형성된 전체 구조 상부의 단차를 따라 ALD 방식으로 Ti막을 증착하는 단계;
    (c) 상기 Ti막 상에 TiN막을 증착하는 단계;
    (d) 상기 TiN막이 형성된 전체 구조 상부에 대하여 제1 열처리공정을 실시하여 상기 게이트 전극의 상부와 상기 소오스/드레인의 상부에 제1 실리사이드층을 형성하는 단계;
    (e) 상기 (d) 단계에서 미반응되어 상기 제1 실리사이드층 상부에 잔류되는 미반응 물질을 제거하는 단계; 및
    (f) 상기 미반응 물질이 제거된 전체 구조 상부에 대하여 제2 열처리공정을 실시하여 상기 제1 실리사이드층이 형성된 영역에 제2 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 ALD 방식은 38회 내지 42회 정도의 주기로 반복적으로 실시되는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    각각의 상기 주기는 0.20Å 내지 0.23Å의 증착률을 갖는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    각각의 상기 주기는 TiCl4 반응가스를 1torr 내지 2torr 이하의 압력과 50℃ 내지 700℃의 온도로 유지되는 챔버 내부로 1ccm 내지 50ccm 정도로 플로우시킨 후 Ar 또는 O2 가스를 이용하여 퍼지시키는 과정으로 이루어진 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 플로우 과정은 0.03초 내지 0.05초 동안 실시되는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 퍼지 과정은 0.8초 내지 1초 동안 실시되는 반도체 소자의 제조방법.
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