KR20090038349A - 반도체 게이트 구조 제조 방법 - Google Patents

반도체 게이트 구조 제조 방법 Download PDF

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Abstract

반도체 소자 제조 방법이 제공된다. 반도체 소자 제조 방법은 반도체 바디의 제 1 및 제 2 영역 상에 마스크가 형성되고, 제 1 및 제 2 영역들 사이에 수직 확산 장벽이 형성된다. 제 2 영역 상에 마스크가 형성된 다음, 제 1 영역 상의 마스크는 제거된다. 반도체 바디가 불순물에 노출되어, 제 1 영역에 불순물이 도핑되고, 제 2 영역은 마스크 및 수직 확산 장벽에 의해 불순물이 차단된다.
게이트, 수직 확산 장벽, 불순물

Description

반도체 게이트 구조 제조 방법{Method for fabricating a semiconductor gate structure}
본 발명은 반도체 소자 및 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 게이트의 구조 및 제조 방법에 관한 것이다.
컴퓨터 및 핸드폰 등과 같은 많은 전자 장치들에 반도체 소자들이 이용된다. 반도체 산업의 목표들 중 하나는, 각각의 소자들의 속도를 증가시키며 크기를 축소시키는 것이다. 소자의 사이즈가 축소됨에 따라, 소자들 간의 거리 또한 축소된다. 도핑(doping)과 같은, 공정 단계들은, 인접한 소자가 아닌, 타겟(target) 소자들에 영향을 미치도록, 인접 소자들을 처리하는 것이 목표이다.
반도체 공정에서 임계 치수(critical dimension)의 축소는 CMOS(complimentary metal oxide semiconductor) 트랜지스터용 게이트 스택을 제조하는데 어려움을 야기한다. CMOS 회로들 중, 특히 CMOS 로직 및 메모리 회로들에서, 서로 근접한 위치의 NMOS(n-channel MOS) 소자들과 PMOS(p-channel MOS) 소자들이 모두 해당된다. 이와 같이 소자들 간의 매우 근접함은 반도체 공정에 대한 중요한 문제가 된다.
MOS 소자들의 성능(performance)을 향상시키기 위해, MOS 소자들의 게이트들에 불순물을 이온주입하여, 문턱 전압(Vt)을 조절한다. 특히 작은 기하학적 CMOS 공정, 예를 들어, 45nm 또는 65nm의 공정에서, PMOS 소자들의 게이트들은 언도우프되어 있는 반면, NMOS 소자들의 게이트들은 패터닝하기 이전에 도핑될 수 있다. n+ 이온 주입 공정에 게이트층을 완전히 노출시키기 이전에, 일반적인 공정 진행으로, 레지스트층과 함께 PMOS 게이트 영역들을 마스킹할 것이다. 그러나, 작은 기하학적 공정에서, PMOS 영역들을 마스킹하는 것은 PMOS 게이트 영역들을 어떤 불순물의 도핑으로부터 이온 주입을 막는데 완전히 효과적이지 않다. NMOS 영역들과 PMOS 영역들이 매우 근접하기 때문에, n+ 도펀트들이 레지스트층의 가장자리를 따라 PMOS 게이트 영역에 침투할 수 있다. PMOS 게이트 영역들의 원치 않는 도핑은, PMOS 소자들에서 상당한 Vt 변동을 유발시킬 수 있기 때문에 불리하다. 이러한 Vt 변동은, 눈에 보이지 않는 회로 성능 및 소자의 오동작을 포함하는 성능 문제를 야기시킬 수 있다.
작은 분야에서, 작은 기하학적 트랜지스터들을 이용하는 조밀하게 밀집된 어플리케이션들은, 반도체 불순물 도핑 공정 동안, 반도체 바디의 영역들이 불순물 도핑되는 것을 선택적으로 정확하게 방지할 수 있는 방법 및 구조가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 불순물 도핑 공정 동안, 반도체 바디의 영역들이 불순물 도핑되는 것을 선택적으로 정확하게 방지할 수 있는 반도체 소자 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에서는, 반도체 소자의 제조 방법이 제공된다. 반도체 소자 제조 방법은 반도체 바디의 제 1 및 제 2 영역 상에 마스크가 형성되고, 제 1 및 제 2 영역들 사이에 수직 확산 장벽이 형성된다. 제 2 영역 상에 마스크가 형성된 다음, 제 1 영역 상의 마스크는 제거된다. 반도체 바디가 도펀트에 노출되어, 제 1 영역에 불순물이 도우프되고, 제 2 영역은 마스크 및 수직 확산 장벽에 의해 불순물이 차단된다.
이하 상세한 설명에서, 발명의 실시예들의 전반적인 이해를 제공하기 위해 다수의 상세한 항목들을 설명한다. 그러나, 본 발명이 속하는 기술분야의 당업자라면 상기와 같은 상세한 설명이 없더라도 본 발명을 실시할 수 있을 것이다. 다른 예들에서, 잘 알려진 방법 및 과정들은 본 발명의 실시예들이 불명료해지지 않도록 하기 위해 상세히 설명되지 않는다.
이하 설명에서, 다양한 도면들, 도표들, 흐름도, 모델들 및 설명들은 내용들을 효과적으로 전달하기 위해 다른 수단으로 나타내어지며, 본 명세서에서 제안된 발명의 다른 실시예들을 도시한다. 단지 실시예로서 제공된 전형적인 샘플들이 제공된 종래 기술들은 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이해될 수 있을 것이며, 본 발명은 이에 제한되지 않는다.
본 발명에서는 다수의 MOS 트랜지스터들을 제조하는 방법에 대해 주로 상세히 설명한다. 그러나, 본 발명의 사상은 근접한 불순물 확산을 방지하면서, 한정된 불순물 영역을 갖는 다른 전자 소자들에 적용될 수도 있다.
도 1a를 참조하면, 반도체 바디(102)가 제공된다. 본 발명의 일 실시예에서, p-웰 영역(104) 및 n-웰 영역(106)들이 반도체 바디(102) 내에 형성된다. 그리고, STI(shallow trench isolation) 영역들(108), 게이트 절연층(110) 및 게이트 전극층(112)들이 반도체 바디(102)의 표면 상에 위치한다.
본 발명의 일 실시예에서, 반도체 바디(102)는 벌크 모노크리스탈린(bulk monocrystalline) 기판이거나, SOI(silicon-on-insulator) 기판일 수 있다. 다른 실시예에서는, 다른 물질들이 이용될 수 있다. 도 1a 에 도시된 바와 같이, 종래 기술에 따라 제조된 STI 영역들(108)에 의해 절연된다. 다른 실시예에서는, 다른 절연 기술들이 이용될 수 있다. 예를 들어, STI 영역들(108)은 딥 트렌치 아이솔레이션(deep trench isolation) 영역들, 필드 산화 절연막(field oxide isolation) 영역들 또는 다른 영역들로 대체될 수 있다. STI 영역들(108)은 집적 회로 소자들 이 형성될 수 있는 NMOS 활성 영역(107) 및 PMOS 활성 영역을 정의한다.
또한, 도 1a에 도시된 바와 같이, 게이트 절연층(110)들이 형성된다. 게이트 절연층(110)은 반도체 바디(102)의 노출된 부분 상에 증착된다. 일 실시예에서, 게이트 절연층(110)은 산화막(예를 들어, SiO2), 질화막(예를 들어, Si3N4) 또는 산화막 및 질화막의 복합막(예를 들어, SiON 또는 ONO층)을 포함한다. 다른 실시예에서는, 약 5.0 이상의 유전 상수를 갖는 고유전율(high-k) 물질이 게이트 절연층(110)으로 이용된다. 적절한 고유전율 물질로는, 예를 들어, HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, 이들의 물질에 질소가 첨가된 물질, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1 -x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, 이들의 조합으로 이루어진 물질, 또는 SiO2와 이들의 조합으로 이루어진 물질을 포함한다. 이와 달리, 게이트 절연층(110)은 다른 고유전율 물질들 또는 다른 유전 물질들을 포함할 수 있다. 상술한 바와 같이, 게이트 절연층(110)은 단일층으로 이루어질 수 있으며, 2이상의 층으로 이루어질 수 있다.
게이트 절연층(110)은 화학 기상 증착(CVD), 원자층 증착(ALD), 유기 금속 화학 기상 증착(MOCVD), 물리 기상 증착(PVD), 분사 기상 증착(JVD)에 의해 증착될 수 있다. 다른 실시예로, 게이트 절연층(110)은 다른 적절한 증착 기술들을 이용하여 증착될 수도 있다. 게이트 절연층(110)은 약 10Å 내지 60Å의 두께로 이루어질 수 있으며, 다른 디멘젼으로 이루어질 수도 있다.
도시된 실시예에서, 동일한 절연층은 p채널 및 n 채널 트랜지스터들의 게이트 절연층(110)을 형성하는데 이용된다. 그러나, 이러한 특징에 한정되는 것은 아니다. 다른 실시예에서, p채널 트랜지스터 및 n채널 트랜지스터는 서로 다른 게이트 절연층을 가질 수 있다.
게이트 전극층(112)은 게이트 절연층(110) 상에 형성된다. 게이트 전극층(112)은 폴리실리콘 또는 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있으며, 이와 달리 게이트 전극층으로 이용될 수 있는 다른 반도체 물질로 이루어질 수 있다. 다른 실시예에서, 게이트 전극층(112)은 TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh이거나, Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW의 붕소화물, 인화물 또는 안티몬화물이거나, 부분적으로 실리사이드된 게이트 물질, 완전히 실리사이드된 게이트 물질(FUSI), 다른 물질들 및/또는 이들의 조합으로 이루어질 수 있다. 본 발명의 일 실시예에서, 게이트 전극층(112)의 두께는 약 800Å 내지 1500Å일 수 있으며, 이와 달리 다른 두께로 이루어질 수도 있다.
도 1b는 활성 영역들 외측의 STI 영역들(108) 상부를 덮지 않으면서, 활성 영역들(107, 109) 상에 레지스트층(114)의 형성을 도시한다. 본 발명의 실시예에서, 레지스트층은 일반적인 기술들을 이용하여 도포하고 패터닝한다. 예를 들어, 레지스트의 위 또는 아래에 반사 방지 코팅막(ARC: anti-reflective coating)과 함께 레지스트층이 위치한다. 이와 달리, 바로 아래에 실리콘 함유층 및 반사 방지 코팅막을 포함하는 3층 구조 레지스트층을 이용하는 다른 기술들이 이용될 수 있 다. 본 발명의 일 실시예에서, 레지스트층 패터닝용 마스크(미도시)는 STI 영역들(108)을 정의하는데 이용되는 마스크와 동일할 수 있다. STI 영역들(108)을 정의하는데 이용되는 마스크와 동일한 마스크를 이용함으로써, 추가적인 마스크 비용을 줄일 수 있다. 그러나, 다른 실시예에서는, 별도의 마스크를 이용할 수도 있다. 예를 들어, 활성 영역 및 웰을 정의하는 마스크로부터 발생된 별도의 마스크가 이용될 수 있다.
블록층 이온 주입(118; block layer implant)을 수행하여, 레지스트층(114)에 의해 덮이지 않은 게이트 전극층(112) 영역들에 수직 확산 장벽들(120)을 제조한다. 본 발명의 일 실시예에서, 반도체 바디(102)를 산소, 질소, 탄소 또는 텅스텐과 같은 텅스텐의 이온 주입에 노출시킴으로써, 블록층 이온 주입(118)이 수행된다. 이와 달리, 다른 실시에에서는 다른 물질들이 이용될 수 있다. 이온 주입은 실온에서 약 5kV 내지 약 10kV 사이의 이온 주입 에너지 및 약 2x1015 내지 약 9x1015 particles/cm2사이의 이온 주입 도우즈로 수행된다. 다른 실시예에서는 다른 이온 주입 에너지 및 이온 주입 도우즈가 이용될 수 있다.
도 1c는 레지스트층(114, 도 1b 참조)을 제거한 후, 다시 레지스트층(122)을 종래 기술에 따라 도포하고 패터닝한 공정의 단면도이다. 다음으로, 이온 주입(128)을 수행하여, 활성 영역(107) 상에 위치하는 게이트 전극층(130)에 불순물을 도핑한다. 본 발명의 일 실시예에서, NMOS 소자들의 게이트에만 n형 이온을 주입하여, 게이트 전극층의 n+ 영역(130)을 형성한다. n형 이온 주입(128)은 실온에 서 약 5 kV 내지 약 13kV 사이의 이온 주입 에너지 및 약 1014 내지 1016 particles/cm2의 이온 주입 도우즈로 비소(As) 또는 인(P) 이온을 이온 주입함으로써 수행된다. 다른 실시예에서는, 게르마늄(Ge)과 같은 다른 물질 및 다른 이온 주입 에너지와 이온 주입 도우즈가 이용될 수 있다. 이온 주입 공정(128) 동안, 레지스트층(122) 및 수직 확산 장벽들(120)은 PMOS 활성 영역(109) 상의 게이트 전극층(112) 영역에 n형 이온들이 이온 주입되는 것을 방지한다. 이온 주입(128)을 수행한 다음, 종래 기술을 이용하여 레지스트층(122)을 제거한다.
또한, 다른 실시예들에서, PMOS 소자들의 게이트에 불순물이 도핑되거나, NMOS 및 PMOS 소자들의 게이트에 불순물이 도핑될 수 있다. 예를 들어, PMOS 소자의 게이트 영역들에 불순물이 도핑될 경우, p웰(104) 상의 활성 영역(107)은 레지스트층(미도시)으로 덮이며, p형 이온 주입(미도시) 공정을 수행하여, 활성 영역(109) 및 P웰(104) 상에 위치하는 게이트 전극층(112)에 불순물을 도핑한다. 예를 들어, p형 이온 주입 공정은 실온에서 약 5 kV 내지 약 14kV 사이의 이온 주입 에너지 및 약 1014 내지 1016 particles/cm2의 이온 주입 도우즈로 보론(B) 이온을 주입함으로써 수행될 수 있다. 다른 실시예들에서는, 물질들, 도우즈 및 에너지가 다르게 이용될 수 있다. 또 다른 실시예에서, PMOS 활성 영역(109) 위의 게이트 전극층(112)은 n형 또는 p형 물질이 도핑될 수 있으며, NMOS 활성 영역(107) 위의 게이트 전극층(130) 은 불순물이 도핑되지 않거나, n형 또는 p형 물질이 도핑될 수 있다.
도 2a는 본 발명의 일 실시예에 따라 레지스트(122)를 제거한 후의 NMOS 소자(100) 및 PMOS 소자(101)의 레이아웃도이다. 도면은 NMOS 소자(100)의 도핑된 게이트 영역(130), PMOS 소자(101)의 비도핑된 게이트 영역(112) 및 수직 확산 장벽(120)에서 이온 주입되지 않은 게이트 영역들을 도시한다. 또한, NMOS 소스/드레인 영역들(134), PMOS 소스/드레인 영역들(138), p웰(104) 및 n 웰(106)들도 도시된다. 절단선(160, 162)는 도 2b의 단면도와 대응되며, 절단선(164)은 도 2c의 단면도에 대응된다.
도 2b는 본 발명의 일 실시예에 따라 형성된 NMOS 소자(100) 및 PMOS 소자(101)의 단면도이다. 스페이서(132), 소스/드레인 영역들(134, 138) 및 실리사이드 영역들(136)을 형성한 후의 소자들이 도시된다. 스페이서(132), 소스/드레인 영역들(134, 138) 및 실리사이드 영역들(136)의 형성 방법에 대해서는 후술하기로 한다. NMOS 소자(100)의 단면은 도 2a의 절단선(160)에 대응되며, PMOS 소자(101)의 단면은 도2c의 절단선(162)에 대응된다.
다시 도 2b를 참조하면, 공정을 계속하여, NMOS 소자(100) 및 PMOS 소자(101)의 제조를 완성한다. 게이트 전극층(112) 및 게이트 절연층(110)을 패터닝하고 종래 기술에 따라 식각한다. 그리고, NMOS 게이트 전극(130) 및 PMOS 게이트 전극(112)의 측벽에 산화물 및/또는 질화물과 같은 절연 물질로 형성된 스페이서(132)를 형성한다. 게이트 전극층(112)의 패터닝 및 식각 후, 게이트 영역들(112, 130)을 마스크로 이용하여 얕게 도핑된 소스/드레인 영역들(미도시)이 이온 주입될 수 있다. 경우에 따라, 다른 이온 주입들(예를 들어, 포켓(pocket) 이온 주입, 할로(halo) 이온주입 또는 더블 확산(double diffused) 영역들)이 수행될 수도 있다.
스페이서(132)들은 일반적으로 컨포말하게 막을 층작하고 이방성 식각하여 형성된다. 이 공정은 경우에 따라 다층에 걸쳐 반복될 수 있다. 스페이서(132)를 형성한 다음에는, 반도체 바디를 약 900 내지 1200℃ 사이의 온도에 약 2초 내지 30초 동안 열 활성화(thermal activation) 단계에 노출시킨다. 열 활성화 단계는 보다 균일한 수직 도핑 프로파일을 형성함으로써 게이트 전극층(112)의 불순물 도핑을 향상시킨다. 균일한 수직 도핑 프로파일(vertical doping profile)은 게이트 전극층(112)과 함께 공핍층이 형성되는 것을 방지한다.
NMOS 소자(100)의 상면을 n형 소스/드레인 이온 주입 공정에 노출시켜, 깊게 도핑된 소스/드레인 영역들(134)을 형성한다. 예를 들어, 아세닉(As) 이온은 약 1x1015cm-2 내지 약 5x1015cm-2의 도우즈 및 약 10keV 내지 50keV의 이온 주입 에너지로 이온주입된다. 다른 실시예들에서는 인(P)과 같은 다른 물질들이 이온주입될 수 있다.
n형 소스/드레인 이온주입을 진행한 다음에는, PMOS 소자(101)의 상면을 p형 이온 주입 공정에 노출시켜 깊게 도핑된 소스/드레인 영역들(138)을 형성한다. 예를 들어, 보론(B) 이온은 약 5x1014cm-2 내지 약 5x1015cm- 2 의 도우즈 및 약 1keV 내지 5keV의 이온 주입 에너지로 이온 주입될 수 있다. 다른 실시예에서는, BF2와 같은 다른 물질들로 이온 주입할 수 있다.
그리고 나서, 소스/드레인 영역(134, 138) 및 게이트 전극들(112, 130) 상에 실리사이드 영역(136)을 형성하여, 저저항 상면 영역을 형성한다. 실리사이드는 소스/드레인 영역들(134, 138) 및 게이트 전극들(112, 130) 상에 실리사이드용 금속을 증착한 다음, 기판을 어닐링 공정 처리하여 형성된다. 본 발명의 실시예에서, 실리사이드용 금속은 니켈(Ni)이며, 코발트(Co), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 에르븀(Er), 지르코늄(Zr), 백금(Pt) 또는 이들의 조합일 수도 있다. 예를 들어, 반도체 바디(102)에 약 600℃ 또는 약 700℃의 열을 가하여, 니켈 실리사이드 단일층을 형성한다.
소자들을 형성한 다음, 소자들(100, 101) 상에 층간 절연층(ILD; 미도시)을 형성한다. 층간 절연층은, 예를 들어, 불순물이 도핑된 글래스(BPSG, PSG, BSG), OSG(organo silicate glass), FSG(fluorinated silicate glass), SOG(spin-on-glass), 실리콘 질화막 및 PE-TEOS(plasma enhanced tetraethyloxysilane ) 등과 같은 물질을 포함한다. 콘택이 형성되는 영역, 예를 들어, 소스/드레인 영역들(134, 138)에, 통상의 식각 기술들을 이용하여 층간 절연층을 식각한 다음, 통상의 금속화 기술들을 이용하여 콘택을 형성한다.
도 2c는 도 2a의 절단선(164)에 대응하는NMOS 소자(100) 및 PMOS 소자(101)의 단면도이다. 어떻게 게이트 물질(166)의 단선(single stripe)이 NMOS 소자(100) 및 PMOS 소자(101)의 게이트를 형성할 수 있는지를 나타낸다. 하나의 게이트 라인(166)은 NMOS 소자(100)를 위한 불순물이 도핑된 게이트 영역(130)뿐만 아니라, 수직 확산 장벽(120)을 포함한다. 일 실시예에서는, PMOS 소자(101)의 게이트 영 역(112)은 불순물이 도핑되지 않은채 남아있으며, 다른 실시예에서는 PMOS 소자(101)의 게이트 영역(112)까지 불순물이 도핑될 수 있다. 도 2c는 n형 소스/드레인 영역들(134)이 p웰(104) 영역 내에 n형 불순물이 도핑된 게이트(130)와 인접하게 위치하는 것을 도시한다. 또한, 도 2c는 p형 소스/드레인 영역들(138)이 n웰 영역(106) 내에 불순물이 도핑되지 않은 게이트 영역(112)과 인접하게 위치하는 것을 도시한다. 도 2c에 도시된 바와 같이, 하나의 게이트 라인(166)을 공유하는 것은 SRAM 또는 다른 로직 어플리케이션과 같은. 조밀한 레이아웃이 요구되는 어플리케이션에 장점이 있다.
본 발명의 일 실시예는, 수직 확산 장벽(120)을 이용함으로써 선택적으로 반도체 바디의 영역들에 불순물이 도핑되는 것을 방지할 수 있다는 장점이 있다. 수직 확산 장벽(120) 없으면, n형 이온들이 PMOS 활성 영역(109) 상에 위치하는 게이트 전극 영역(112)의 주변에 흡수될 수 있다. 이온 주입 공정 후, 흡수된 n형 이온들은 PMOS 활성 영역(109) 상에 위치하지 않더라도, PMOS 활성 영역(109) 상의 게이트 전극 영역(112)과 인접한 n형 이온들은 PMOS 활성 영역(109) 상의 게이트 전극 영역(112)으로 확산될 수 있다. 이에 따라 문턱 전압의 변동이 발생되고, 파라메트릭 변동 및 소자 에러들이 발생할 수 있다.
다시 도 3을 참조하면, 본 발명의 일 실시예에 따른 공정 흐름도가 도시된다. 이하 각 단계들에 대해 설명한다. 공정(200)은 게이트 절연층 및 패터닝되지 않응 게이트 전극층이 상부에 형성된 반도체 웨이퍼를 제공하는 것으로 시작한다. 그리고, 반도체 바디 상에 레지스트를 도포한다(스텝202). 그리고 나서, 레지스트 를 수직 확산 장벽이 요구되는 반도체 바디의 부분들을 패터닝하고 식각한다(스텝 204). 수직 확산 장병을 이온 주입하고(스텝 206), 스텝 202에서 도포된 레지스트를 제거한다(스텝 208).
다음으로, 반도체 바디 상에 제 2 레지스트층을 도포한다(스텝 209). 그리고, 제 2 레지스트층을 패터닝하여, 게이트 이온 주입될 게이트 전극층의 영역을 노출시킨다(스텝 210). 본 발명의 일 실시예에서, 이러한 영역들은 NMOS 게이트 영역들을 포함한다. 게이트 이온 주입(스텝 212) 후, 제 2 레지스트층을 제거하고(스텝 214), 게이트 전극층을 패터닝 및 식각한다(스텝 216). 이 단계에서, 본 발명의 다른 실시예들에서는, 게이트 절연층을 함께 패터닝 및 식각한다.
계속해서 스페이서 산화막 공정을 진행하고(스텝 218), 열 활성화를 진행하고, 할로 이온 주입을 진행한다(스텝 222). 본 발명의 몇몇 실시예들에서, 게이트 영역 제 2 스페이서를 증착하거나, 제 1 스페이서를 완성한다(스텝 224). 스페이서를 완성한 후에, 할로 어닐 활성화를 수행한다(스텝 226).
본 발명의 다른 실시예에서, 상술한 스텝들 중 몇 개는 생략되거나, 추가되거나 변경될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보 다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 도시한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따라 형성된 소자 쌍의 레이아웃도 및 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자 형성 과정을 나타낸다.
<도면의 주요 부분에 관한 부호의 설명>
102: 반도체 바디 104: p 웰
106: n 웰 107: NMOS 소자
108: STI 영역 109: PMOS 소자
110: 게이트 절연층 112: 게이트 전극층
114: 레지스트층 120: 수직 확산 장벽
122: 레지스트층 130: n형 불순물 영역
132: 스페이서 134: NMOS 소스/드레인 영역
136: 실리사이드 영역 138: PMOS 소스/드레인 영역들

Claims (28)

  1. 반도체 바디 상에 위치하고, 게이트 절연층 상에 위치하는 게이트 전극층을 포함하는, 패터닝되지 않은 게이트 스택층을 제공하고,
    제 1 영역과 제 2 영역 사이의 게이트 전극층의 일 영역 내에 수직 확산 장벽을 형성하고,
    제 1 게이트 영역에 불순물을 도핑하고,
    상기 게이트 스택층을 패터닝하여, 제 1 게이트 영역 내에 제 1 게이트 스택을 형성하고, 제 2 게이트 영역 내에 제 2 게이트 스택을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 수직 확산 장벽을 형성하기 전에,
    상기 게이트 절연층 상의 상기 제 1 게이트 영역 상에 위치하는 제 1 레지스트 패턴 영역 및 상기 제 2 게이트 영역 상에 위치하는 제 2 레지스트 패턴 영역을 형성하되,
    상기 수직 확산 장벽을 형성하는 것은, 상기 제 1 및 제 2 레지스트 패턴 영역 사이의 상기 게이트 전극층의 일 영역 내에 상기 수직 확산 장벽을 형성하고,
    상기 수직 확산 장벽을 형성한 다음, 제 1 및 제 2 레지스트 패턴 영역들을 제거하고,
    상기 제 1 및 제 2 레지스트 패턴 영역을 제거한 다음, 상기 제 2 게이트 영 역 상에 제 3 레지스트 영역을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 수직 확산 장벽은 상기 제 1 게이트 영역에 도핑되는 불순물이 제 2 게이트 영역에 도핑되는 것을 방지하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 게이트 영역에 불순물을 도핑한 후에, 열적 활성화 단계를 더 포함하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 수직 확산 장벽은 상기 제 1 게이트 영역에 도핑되는 불순물이 제 2 게이트 영역에 도핑되는 것을 방지하는 반도체 소자 제조 방법.
  6. 제 4 항에 있어서,
    상기 열적 활성화 단계는 900℃ 내지 1200℃ 사이의 온도에서 2초 내지 30초 동안 상기 반도체 바디를 노출시키는 것을 포함하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 수직 확산 장벽을 형성하는 것은 이온 주입하는 것을 포함하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 이온 주입은 산소, 질소 탄소 또는 금속을 주입하는 것을 포함하는 반도체 소자 제조 방법.
  9. 반도체 바디를 제공하고,
    상기 반도체 바디 상에 게이트 절연층을 형성하고,
    상기 게이트 절연층 상에 게이트 전극층을 형성하고,
    상기 게이트 전극층의 제 1 게이트 영역 및 제 2 게이트 영역 상에 제 1 마스크를 형성하되, 상기 제 1 게이트 영역과 상기 제 2 게이트 영역 사이의 영역들은 상기 제 1 마스크에 의해 커버되지 않은 노출된 영역을 포함하고,
    상기 반도체 바디를 장벽 형성 공정에 노출시키되, 상기 제 1 및 제 2 게이트 영역들 사이의 상기 게이트 전극층의 상기 노출된 영역에 장벽 영역을 형성하고,
    상기 게이트 전극층의 상기 제 1 및 제 2 게이트 영역 상의 상기 제 1 마스크를 제거하고,
    상기 제 2 게이트 영역 상의 제 2 마스크를 형성하고,
    상기 반도체 바디에 불순물을 도핑하되, 상기 제 1 게이트 영역 상의 상기 게이트 전극층에 도핑되고, 상기 제 2 게이트 영역 상의 게이트 전극층은 상기 장 벽 영역 및/또는 상기 제 2 마스크에 의해 상기 불순물이 차단되는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 게이트 전극층을 패터닝하고 식각하는 것을 더 포함하되, 제 1 게이트 스택은 상기 제 1 게이트 영역으로부터 형성되고, 상기 제 2 게이트 스택은 상기 제 2 게이트 영역으로부터 형성되는 반도체 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 게이트 스택과 인접한 제 1 스페이서 산화막을 제조하고,
    상기 제 2 게이트 스택과 인접한 제 2 스페이서 산화막을 제조하는 것을 더 포함하는 반도체 소자 제조 방법.
  12. 제 10 항에 있어서,
    상기 제 1 게이트 영역 및 상기 제 2 게이트 영역을 열적으로 활성화하는 것을 더 포함하는 반도체 소자 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 1 게이트 영역 및 상기 제 2 게이트 영역과 인접한 활성 영역의 부분들에 불순물을 도핑하여 소스/드레인 영역을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 게이트 영역과 인접한 활성 영역의 부분들에 n형 불순물을 도핑하여, 제 1 게이트 영역에 NMOS 소자를 형성하는 반도체 소자 제조 방법.
  15. 제 13 항에 있어서,
    상기 제 2 게이트 영역과 인접한 활성 영역의 부분들에 p형 불순물을 도핑하여, 제 2 게이트 영역에 PMOS 소자를 형성하는 반도체 소자 제조 방법.
  16. 제 9 항에 있어서,
    상기 장벽 형성 공정은 상기 반도체 바디를 이온 주입 공정에 노출시키는 것을 포함하는 반도체 소자 제조 방법.
  17. 제 16 항에 있어서,
    상기 이온 주입 공정은 상기 반도체 바디를 산소, 질소, 탄소 또는 금속에 노출시키는 것을 포함하는 반도체 소자 제조 방법.
  18. 반도체 바디를 제공하고,
    제 1 영역 상에 제 1 마스크를, 제 2 영역 상에 제 2 마스크를 형성하되, 상 기 제 1 영역과 상기 제 2 영역들 사이의 마스크되지 않은 영역을 정의하고,
    상기 마스크되지 않은 영역에 수직 확산 장벽을 형성하고,
    상기 수직 확산 장벽을 형성한 후에, 상기 제 2 영역 상에 제 3 마스크를 형성하되, 상기 제 1 영역은 마스크되지 않고,
    상기 반도체 바디를 제 1 불순물에 노출시키되, 상기 제 1 영역은 도핑되고, 상기 제 2 영역은 상기 수직 확산 장벽 및 상기 제 3 마스크에 의해 상기 제 1 불순물이 차단되는 반도체 소자 제조 방법.
  19. 제 18 항에 있어서,
    NMOS 소자 및 PMOS 소자들을 형성하는 반도체 소자 제조 방법.
  20. 제 18 항에 있어서,
    상기 수직 확산 장벽을 형성하는 것은, 이온 주입 공정을 수행하는 것을 포함하는 반도체 소자 제조 방법.
  21. 제 18 항에 있어서,
    상기 제 1 불순물에 상기 반도체 바디를 노출시킨 다음, 열적 활성화 단계를 더 포함하는 반도체 소자 제조 방법.
  22. 제 18 항에 있어서,
    상기 제 1 영역 및 상기 제 2 영역을 패터닝하고 식각하는 것을 더 포함하는
  23. 제 18 항에 있어서,
    상기 수직 확산 장벽 및 상기 제 3 마스크는 상기 반도체 바디를 상기 제 1 불순물에 노출시키는 동안 모든 불순물들을 차단하는 반도체 소자 제조 방법.
  24. 제 18 항에 있어서,
    상기 제 3 마스크를 형성하기 전에, 상기 제 1 및 제 2 마스크 영역들을 제거하는 것을 더 포함하는 반도체 소자 제조 방법.
  25. 제 18 항에 있어서,
    상기 제 1 영역 상에 제 4 마스크를 형성하되, 상기 제 2 영역은 마스크되지 않고,
    상기 반도체 바디를 제 2 불순물에 노출시키되, 상기 제 2 영역은 도핑되고, 상기 제 1 영역은 상기 수직 확산 장벽 및 상기 제 4 마스크에 의해 상기 제 2 불순물이 차단되는 것을 더 포함하는 반도체 소자 제조 방법.
  26. 제 18 항에 있어서,
    상기 제 1 영역 상에 제 1 마스크를, 상기 제 2 영역 상에 제 2 마스크를 형성하는 것은, 레지스트층을 패터닝하는 것을 포함하는 반도체 소자 제조 방법.
  27. 제 26 항에 있어서,
    상기 패터닝하는 것은, STI 영역을 정의하는데 이용되는 마스크와 동일한 패턴을 갖는 반도체 마스크를 이용하여 상기 레지스트층을 노출시키는 것을 포함하는 반도체 소자 제조 방법.
  28. 제 26 항에 있어서,
    상기 패터닝하는 것은, 활성 영역 및 웰을 형성하는 반도체 마스크를 이용하여 상기 레지스트층을 노출시키는 것을 포함하는 반도체 소자 제조 방법.
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