KR20050110077A - 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을검출하는 방법 및 그 장치 - Google Patents

메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을검출하는 방법 및 그 장치 Download PDF

Info

Publication number
KR20050110077A
KR20050110077A KR1020040034897A KR20040034897A KR20050110077A KR 20050110077 A KR20050110077 A KR 20050110077A KR 1020040034897 A KR1020040034897 A KR 1020040034897A KR 20040034897 A KR20040034897 A KR 20040034897A KR 20050110077 A KR20050110077 A KR 20050110077A
Authority
KR
South Korea
Prior art keywords
sense amplifier
driving voltage
controlling
level driving
memory device
Prior art date
Application number
KR1020040034897A
Other languages
English (en)
Other versions
KR100587080B1 (ko
Inventor
이근일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040034897A priority Critical patent/KR100587080B1/ko
Priority to US10/882,442 priority patent/US7382671B2/en
Publication of KR20050110077A publication Critical patent/KR20050110077A/ko
Application granted granted Critical
Publication of KR100587080B1 publication Critical patent/KR100587080B1/ko

Links

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16L—PIPES; JOINTS OR FITTINGS FOR PIPES; SUPPORTS FOR PIPES, CABLES OR PROTECTIVE TUBING; MEANS FOR THERMAL INSULATION IN GENERAL
    • F16L9/00—Rigid pipes
    • F16L9/12—Rigid pipes of plastics with or without reinforcement
    • F16L9/121—Rigid pipes of plastics with or without reinforcement with three layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16L—PIPES; JOINTS OR FITTINGS FOR PIPES; SUPPORTS FOR PIPES, CABLES OR PROTECTIVE TUBING; MEANS FOR THERMAL INSULATION IN GENERAL
    • F16L59/00—Thermal insulation in general
    • F16L59/14—Arrangements for the insulation of pipes or pipe systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Abstract

본 발명의 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 방법은 상기 메모리 장치의 메모리 셀의 워드라인을 인에이블시키는 단계; 상기 감지 증폭기에 인가되는 하이 레벨의 구동전압과 접지 전압의 인가 시점에 차이를 두는 가계; 상기 감지 증폭기의 증폭 결과를 검출하는 단계를 포함한다.

Description

메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 방법 및 그 장치{A method for detecting the column fail by controlling the sense amplifier of a memory device and the devide thereof}
본 발명은 메모리 장치의 감지 증폭기를 제어하여 메모리 셀을 테스트하는 방법에 관한 것으로, 특히 웨이퍼 레벨 테스트시, 감지 증폭기에 인가되는 구동전압의 인가 타이밍을 조절하여 메모리 장치의 컬럼성 페일을 사전에 검출할 수 있는 테스트 방법에 관한 것이다.
일반적으로 웨이퍼상에 집적된 반도체 장치를 집적하여 제품화전까지 최소한 2 번의 테스트 과정(즉, 웨이퍼 레벨 테스트와 패키지 레벨 테스트)을 거치게 된다. 반도체 장치에 대한 이러한 테스트 작업은 하자없는 제품을 만들기 위한 필수 과정이다.
이러한 테스트 과정은 반도체 장치(예컨대, 메모리 장치)의 모든 내부 구성 요소에 대하여 실시된다. 따라서, 이러한 테스트 과정은, 본 발명에서 다루고자 하는, 데이타를 저장하는 메모리 장치의 메모리 셀에 대하여도 동일하게 적용된다.
통상, 웨이퍼 레벨 테스트에서 메모리 셀의 하자가 발견된 경우, 불량 셀과 연결된 워드라인 또는 비트라인은 리페어 휴즈를 커팅하여, 하자있는 불량 셀을 리던던시 셀로 대체한다.
이에 대하여, 패키지 레벨 테스트에서 메모리 셀의 하자가 발견된 경우에는 안티-휴즈(anti-fuse)를 이용한 방법이 제안되고 있다. 그러나, 이 경우, 상기 방법을 적용하기 위한 회로가 추가로 필요하며, 이 때문에 메모리 칩의 사이즈가 커지고, 수율이 저하된다는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 현재 일반적으로 적용하고 있는 웨이퍼 테스트 조건을 변경하여, 패키지 레벨 테스트시에 발견할 수 있는 불량 셀을 웨이퍼 레벨 테스트로 검출할 수 있는 방법을 제안한다.
또한, 본 발명은 패키지 레벨 테스트에서 불량 셀이 발견되는 확률을 감소시켜 수율을 증가시키는 방법을 제공한다.
또한, 본 발명은 감지 증폭기에 인가되는 구동 전압의 인가 시점을 조절하여 컬럼성 페일을 검출하는 방법을 제안한다.
본 발명에 의한 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 방법은 (a)상기 메모리 장치의 메모리 셀의 워드라인을 인에이블시키는 단계; (b)상기 감지 증폭기에 인가되는 하이 레벨의 구동전압과 로우 레벨의 구동전압의 인가 시점을 조절하는 단계; (c)상기 감지 증폭기의 증폭 결과를 검출하는 단계를 포함한다.
본 발명의 (b)단계에서, 테스트 모드시, 하이 레벨의 구동전압을 상기 감지 증폭기에 인가한 다음, 일정 시간 경과 후 로우 레벨의 구동전압을 상기 감지 증폭기에 인가한다.
본 발명의 (b)단계에서, 테스트 모드시, 로우 레벨의 구동전압을 상기 감지 증폭기에 인가한 다음, 일정 시간 경과 후 하이 레벨의 구동전압을 상기 감지 증폭기에 인가한다.
본 발명의 (b)단계에서, 테스트 모드시, 로우 레벨의 구동전압은 상기 워드라인 을 인에이블시키는 제어신호에 연동되어 상기 감지 증폭기에 인가되며, 상기 하이 레벨의 구동전압이 상기 감지 증폭기에 인가되는 시점을 조절한다.
본 발명의 (b)단계에서, 테스트 모드시, 하이 레벨의 구동전압은 상기 워드라인 을 인에이블시키는 제어신호에 연동되어 상기 감지 증폭기에 인가되며, 상기 로우 레벨의 구동전압이 상기 감지 증폭기에 인가되는 시점을 조절한다.
본 발명의 (b)단계에서, 정상 모드시, 로우 레벨의 구동전압과 하이 레벨의 구동전압이 상기 감지 증폭기에 동시에 인가된다.
본 발명의 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 장치는 상기 감지 증폭기에 하이 레벨의 구동전압을 인가하는 제 1 구동부의 동작를 제어하는 제 1 제어 신호를 생성하는 제 1 제어신호 생성 회로와, 상기 감지 증폭기에 로우 레벨의 구동전압을 인가하는 제 2 구동부의 동작를제어하는 제 2 제어 신호를 생성하는 제 2 제어 신호 생성 회로를 구비하며, 테스트 모드시, 상기 제 1 및 제 2 제어 신호의 생성 시점에 차이를 두어 상기 제 1 구동부의 인에이블 시점과 상기 제 2 구동부의 인에이블 시점을 다르게 함으로써 상기 감지 증폭기에 의하여 증폭된 데이타를 검출한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 1은 일반적인 메모리 장치에 사용되는 감지 증폭기의 일예이다. 참고로, 도 1에서 사용되는 감지 증폭기는 일반적인 휘발성 메모리 장치에 사용되는 감지 증폭기이다.
도시된 바와같이, 도 1 감지 증폭기는 래치 회로로서, 2 개의 CMOS 인버터로 이루어진다. 즉, 감지 증폭기는 노드(a)와 노드(b) 사이에 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터(P12, N12)와, 노드(a)와 노드(b) 사이에 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터(P13, N13)로 구성된다. 여기서, PMOS 트랜지스터와 NMOS 트랜지스터(P12, N12)의 공통 게이트는 노드(d)와 연결되며, PMOS 트랜지스터와 NMOS 트랜지스터(P13, N13)의 공통 게이트는 노드(c)와 연결된다. 또한, 노드(c)는 NMOS 트랜지스터(N12)의 드레인으로서 비트라인(Bit)과 연결되며, 노드(d)는 NMOS 트랜지스터(N13)의 드레인으로서 비트라인(/Bit)과 연결된다.
도 1 에서, PMOS 트랜지스터(P11)는 제어 신호(C1)가 로우 레벨을 유지하는 동안 하이 레벨의 구동 전압(Vcore)을 노드(a)로 전달하는 구동 트랜지스터이다. 또한, NMOS 트랜지스터(N11)는 제어 신호(C2)가 하이 레벨을 유지하는 동안 접지 전압을 노드(b)로 전달하는 구동 트랜지스터이다.
도 1의 일반적인 감지 증폭기의 동작은 다음과 같다.
메모리 셀의 워드라인이 인에이블되어 메모리 셀에 저장된 전하가 비트라인으로 전달되며 따라서 비트라인의 전압은 변동하게 된다. 예컨대, 메모리 셀에 하이 데이타 정보가 저장되어 있었다면, 비트라인의 전위는 프리차지 전압보다 상승한다.
다음, 제어신호(C1, C2)가 인에이블되어 감지 증폭기의 노드(a)에는 구동전압(Vcore)이 전달되고, 노드(b)에는 접지 전압이 전달된다.
이 경우, 주지된 바와같이, NMOS 트랜지스터(N12, N13)가 턴온 상태가 되어 노드(c, d)의 전압은 순간적으로 내려가게 된다(도 5b 참조). 즉, 비트라인(Bit)과 비트라인(/Bit)의 전압 레벨은 소정 시간 동안 도 5b와 같이 다운된다. 그러나, 비트라인(/Bit)의 전압이 더 빨리 다운되기 때문에 PMOS 트랜지스터(P12)가 턴온 상태로 진입한다. 따라서, 비트라인(Bit)의 전압은 도 5b와 같이 상승하게 된다.
지금까지 설명한 감지 증폭기의 동작은 정상적으로 동작하는 경우이다. 그런데, 메모리 셀의 커패시터 용량이 평균치 보다 조금 떨어지거나 감지 증폭기를 구성하는 일부 트랜지스터의 특성이 설계자가 원하는 성능을 갖지 못하는 경우에는 오동작을 일으킬 우려가 있을 것이다. 특히, 이러한 오류가 패키지 레벨 테스트에서 발견되는 경우에는 수율 저하로 이어지는 문제점이 있음은 이미 지적한 바와같다.
본 발명에서는 메모리 셀 또는 감지 증폭기의 하자를 웨이퍼 레벨에서 용이하게 테스트하기 위하여, 감지 증폭기의 구동 전압 인가 시점에 시간차를 두는 방법을 제안하고 있다.
도 2a, 2b는 본 발명에 따른 감지 증폭기의 제어 신호 생성 회로의 일예이다.
도 2a는 감지 증폭기의 제어 전압(C1)을 발생하기 위한 제어 신호 생성 회로로 테스트 모드 신호(test mode 1)의 논리 레벨에 의하여 턴온/오프되는 전송 게이트(20, 21)를 통하여 입력 신호(source_in)를 도 1의 감지 증폭기의 구동 트랜지스터(P11)의 게이트에 인가한다.
도시된 바와같이, 테스트 모드 신호(test mode 1)가 로우 레벨인 경우, 전송 게이트(20)가 턴온된다. 따라서, 입력신호(source_in)는 전송 게이트(20)를 통하여 도 1의 트랜지스터(P11)의 게이트에 인가된다.
반면에, 테스트 모드 신호(test mode 1)가 하이 레벨인 경우, 전송 게이트(21)가 턴온된다. 따라서, 입력신호(source_in)는 딜레이 수단(22)을 통과한 후, 전송 게이트(20)를 통하여 도 1의 트랜지스터(P11)의 게이트에 인가된다. 따라서, 입력신호(source_in)는 일정 시간이 경과한 후 트랜지스터(P11)의 게이트에 인가된다.
도 2b는 감지 증폭기의 제어 전압(C2)을 발생하기 위한 제어 신호 생성 회로로 테스트 모드 신호(test mode 2)의 논리 레벨에 의하여 턴온/오프되는 전송 게이트(23, 24)를 통하여 입력 신호(sink_in)를 도 1의 감지 증폭기의 구동 트랜지스터(N11)의 게이트에 인가한다.
도시된 바와같이, 테스트 모드 신호(test mode 2)가 로우 레벨인 경우, 전송 게이트(23)가 턴온된다. 따라서, 입력신호(sink_in)는 전송 게이트(23)를 통하여 도 1의 트랜지스터(N11)의 게이트에 인가된다.
반면에, 테스트 모드 신호(test mode 2)가 하이 레벨인 경우, 전송 게이트(24)가 턴온된다. 따라서, 입력신호(sink_in)는 딜레이 수단(25)을 통과한 후, 전송 게이트(24)를 통하여 도 1의 트랜지스터(N11)의 게이트에 인가된다. 따라서, 입력신호(sink_in)는 일정 시간이 경과한 후 트랜지스터(N11)의 게이트에 인가된다.
도 2a, 2b에 도시된 제어 신호 생성 회로를 이용하여 감지 증폭기에 인가되는 구동전압(Vcore, Vss)의 인가 시점을 조절할 수 있다. 즉, 테스트 모드 신호(test mode 1, test mode 2)의 논리 레벨을 조절하여 입력신호(source_in, sink_in)가 도 1의 구동 트랜지스터(P11, N11)에 인가되는 시점을 조절할 수 있다.
도 3a, 3b는 본 발명에 따른 감지 증폭기의 제어 신호 생성 회로의 다른 일예이다.
도 3a, 3b는 외부 신호(external_source_in, external_sink_in)를 이용하여 제어 신호(C1, C2)를 발생하는 회로이다.
즉, 테스트 모드 신호(test mode1, test mode 2)가 하이 레벨이 된 경우, 외부 신호의 인가 시점을 조절하여 감지 증폭기에 인가되는 구동 전압이 인가 시점을 조잘하는 회로이다.
도 2, 도 3에 도시된 회로는 제어 신호 발생 회로의 일예로서, 그 다양한 변형이 가능하다.
도 4는 도 1에 도시된 감지 증폭기의 구동 트랜지스터(P11, N11)의 게이트에 인가되는 제어 신호(C1, C2)의 인가 시점을 설명하기 위한 타이밍도이다.
도 4에서, (a)는 일반적인 경우를 나타내고, (b), (c)는 본 발명에 따른 감지 증폭기 구동 방법을 설명하는 도면이다.
도 4의 (a)는 제어신호(C1, C2)가 동시에 인에이블되어 구동 트랜지스터 (P11, N11)를 동시에 동작시키는 일반적인 경우를 설명한다.
도 4의 (b)는 제어 신호(C1)에 의하여 구동 트랜지스터(P11)가 턴온된 후, 일정 시간 경과 후에 제어 신호(C2)에 의하여 구동 트랜지스터(N11)가 턴온하는 방법을 설명하는 도면이다.
도 4의 (c)는 제어 신호(C2)에 의하여 구동 트랜지스터(N11)가 턴온된 후, 일정 시간 경과 후에 제어 신호(C1)에 의하여 구동 트랜지스터(P11)가 턴온하는 방법을 설명하는 도면이다.
도 5는 본 발명에 따른 테스트 결과의 일예를 도시하는 시뮬레이션 결과로서, 도 5a는 메모리 셀 또는 감지 증폭기를 구성하는 트랜지스터에 하자가 있는 경우이고, 도 5b는 테스트 결과 정상적으로 동작하는 경우를 나타낸다.
먼저, 도 5a 에 대하여 설명한다.
예컨대, 메모리 셀의 커패시터 용량이 작은 관계로 비트라인(Bit)의 전압 변동이 작은 경우, 도 4의 (a)와 같이 정상적으로 감지 증폭기를 동작시켜 테스트 하는 경우에는 셀의 하자를 발견하지 못하는 경우도 있다.
그러나, 본 발명에서와 같이, 감지 증폭기에 인가되는 구동 전압의 인가 시점을 조절하는 경우에는 도 5a와 같이 메모리 셀 또는 감지 증폭기를 구성하는 트랜지스터의 하자를 검출할 수 있다.
즉, 도 4의 (c)와 같이, 도 1에 도시된 감지 증폭기의 구동 트랜지스터(N11)을 턴온 시킨 다음, 일정 시간 후, 구동 트랜지스터(P11)를 턴온시키는 경우를 살펴보자.
이 경우, 도 5a와 같이, 비트라인(Bit, /Bit)의 전압은 일시적으로 다운된다.
그 다음, 구동 트랜지스터(P11)이 턴온되면, 정상적인 경우에는 도 5b와 같동작하여야 한다. 그러나, 메모리 셀 또는 감지 증폭기를 구성하는 트랜지스터(P12, P13)의 특성에 하자가 있는 경우에는 도 5a와 같이 정상적인 증폭 과정을 수행하지 못하는 경우가 발생한다.
이러한 결과는 도 4의 (b)를 적용하는 경우에도 동일하게 초래될 수 있다.
이상에서 설명한 바와같이, 본 발명에서는 감지 증폭기에 인가되는 구동 전압의 인가 시점을 조절함으로써, 감지 증폭기의 오동작 여부를 테스트할 수 있다. 테스트 결과, 감지 증폭기의 오동작이 발생하는 경우에는 컬럼성 페일이 발생한 것이므로 리던던시 셀로 대체할 수 있을 것이다.
또한, 본 발명에 따른 제어 신호 발생 회로는 하나만을 사용하여도 본 발명의 기술적 사상을 그대로 구현할 수 있다. 즉, 감지 증폭기에 인가되는 구동전압중의 하나는 워드라인 인에이블 신호에 연동되어 감지 증폭기에 인가되도록 한 다음, 도 2, 3, 에 개시된 제어 신호 발생 회로중의 하나를 이용하여 감지 증폭기의 동작 시점을 조절할 수 있다.
또한, 테스트가 종료된 후, 정상 동작시에는 감지 증폭기의 구동전압은 동시에 인에이블될 것이다.
이상에서 알 수 있는 바와같이, 본 발명은 웨이퍼 레벨 테스트 단계에서 메모리 장치의 불량 셀 검출 조건을 강화하여 리던던시 셀로 미리 대체하므로써, 패키지후 불량 셀을 발견하는 확률을 낮추고자 하는 기술이다. 따라서, 메모리 셀, 감지증폭기의 특성의 하자 등으로 인한 컬럼성 페일을 패키지 단계 전에 발견함으로써 제품의 수율을 증가시킬 수 있다.
도 1은 일반적인 메모리 장치에 사용되는 감지 증폭기의 일예이다.
도 2a, 2b는 본 발명에 따른 감지 증폭기의 제어 신호 생성 회로의 일예이다.
도 3a, 3b는 본 발명에 따른 감지 증폭기의 제어 신호 생성 회로의 다른 일예이다.
도 4는 도 1에 도시된 감지 증폭기의 구동 트랜지스터(P11, N11)의 게이트에 인가되는 제어 신호(C1, C2)의 인가 시점을 설명하기 위한 타이밍도이다.
도 5a, 5b는 본 발명에 따른 테스트 결과의 일예를 도시하는 시뮬레이션 결과이다.

Claims (7)

  1. 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 방법으로서,
    (a)상기 메모리 장치의 메모리 셀의 워드라인을 인에이블시키는 단계;
    (b)상기 감지 증폭기에 인가되는 하이 레벨의 구동전압과 로우 레벨의 구동전압의 인가 시점을 조절하는 단계;
    (c)상기 감지 증폭기의 증폭 결과를 검출하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 방법.
  2. 제 1 항에 있어서,
    상기 (b)단계에서, 테스트 모드시, 하이 레벨의 구동전압을 상기 감지 증폭기에 인가한 다음, 일정 시간 경과 후 로우 레벨의 구동전압을 상기 감지 증폭기에 인가하는 것을 특징으로 하는 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 방법.
  3. 제 1 항에 있어서,
    상기 (b)단계에서, 테스트 모드시, 로우 레벨의 구동전압을 상기 감지 증폭기에 인가한 다음, 일정 시간 경과 후 하이 레벨의 구동전압을 상기 감지 증폭기에 인가하는 것을 특징으로 하는 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 방법.
  4. 제 1 항에 있어서,
    상기 (b)단계에서, 테스트 모드시, 로우 레벨의 구동전압은 상기 워드라인 을 인에이블시키는 제어신호에 연동되어 상기 감지 증폭기에 인가되며, 상기 하이 레벨의 구동전압이 상기 감지 증폭기에 인가되는 시점을 조절하는 것을 특징으로 하는 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 방법.
  5. 제 1 항에 있어서,
    상기 (b)단계에서, 테스트 모드시, 하이 레벨의 구동전압은 상기 워드라인 을 인에이블시키는 제어신호에 연동되어 상기 감지 증폭기에 인가되며, 상기 로우 레벨의 구동전압이 상기 감지 증폭기에 인가되는 시점을 조절하는 것을 특징으로 하는 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 방법.
  6. 제 1 항에 있어서,
    상기 (b)단계에서, 정상 모드시, 로우 레벨의 구동전압과 하이 레벨의 구동전압이 상기 감지 증폭기에 동시에 인가하는 것을 특징으로 하는 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 방법.
  7. 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 장치로서,
    상기 감지 증폭기에 하이 레벨의 구동전압을 인가하는 제 1 구동부의 동작를 제어하는 제 1 제어 신호를 생성하는 제 1 제어신호 생성 회로와,
    상기 감지 증폭기에 로우 레벨의 구동전압을 인가하는 제 2 구동부의 동작를제어하는 제 2 제어 신호를 생성하는 제 2 제어 신호 생성 회로를 구비하며,
    테스트 모드시, 상기 제 1 및 제 2 제어 신호의 생성 시점에 차이를 두어 상기 제 1 구동부의 인에이블 시점과 상기 제 2 구동부의 인에이블 시점을 다르게 함으로써 상기 감지 증폭기에 의하여 증폭된 데이타를 검출하는 것을 특징으로 하는 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을 검출하는 장치.
KR1020040034897A 2004-05-17 2004-05-17 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을검출하는 방법 및 그 장치 KR100587080B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040034897A KR100587080B1 (ko) 2004-05-17 2004-05-17 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을검출하는 방법 및 그 장치
US10/882,442 US7382671B2 (en) 2004-05-17 2004-07-01 Method for detecting column fail by controlling sense amplifier of memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040034897A KR100587080B1 (ko) 2004-05-17 2004-05-17 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을검출하는 방법 및 그 장치

Publications (2)

Publication Number Publication Date
KR20050110077A true KR20050110077A (ko) 2005-11-22
KR100587080B1 KR100587080B1 (ko) 2006-06-08

Family

ID=35309255

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040034897A KR100587080B1 (ko) 2004-05-17 2004-05-17 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을검출하는 방법 및 그 장치

Country Status (2)

Country Link
US (1) US7382671B2 (ko)
KR (1) KR100587080B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101143443B1 (ko) * 2010-03-29 2012-05-23 에스케이하이닉스 주식회사 반도체 장치 및 그 리페어 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7372746B2 (en) 2005-08-17 2008-05-13 Micron Technology, Inc. Low voltage sensing scheme having reduced active power down standby current
KR100761381B1 (ko) * 2006-09-06 2007-09-27 주식회사 하이닉스반도체 비트라인 센스앰프 미스매치판단이 가능한 메모리장치.

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4421996A (en) * 1981-10-09 1983-12-20 Advanced Micro Devices, Inc. Sense amplification scheme for random access memory
US4551641A (en) * 1983-11-23 1985-11-05 Motorola, Inc. Sense amplifier
US4694205A (en) * 1985-06-03 1987-09-15 Advanced Micro Devices, Inc. Midpoint sense amplification scheme for a CMOS DRAM
JP3076606B2 (ja) * 1990-12-14 2000-08-14 富士通株式会社 半導体記憶装置およびその検査方法
KR960014602B1 (ko) 1994-03-09 1996-10-16 현대전자산업 주식회사 반도체 메모리 장치
US5594697A (en) * 1994-06-28 1997-01-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP3607407B2 (ja) * 1995-04-26 2005-01-05 株式会社日立製作所 半導体記憶装置
US5559745A (en) * 1995-09-15 1996-09-24 Intel Corporation Static random access memory SRAM having weak write test circuit
US5781483A (en) * 1996-12-31 1998-07-14 Micron Technology, Inc. Device and method for repairing a memory array by storing each bit in multiple memory cells in the array
JPH10284705A (ja) * 1997-04-10 1998-10-23 Hitachi Ltd ダイナミック型ｒａｍ
JP3803463B2 (ja) 1997-07-23 2006-08-02 エルピーダメモリ株式会社 半導体記憶装置
JP3488612B2 (ja) * 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US6034886A (en) * 1998-08-31 2000-03-07 Stmicroelectronics, Inc. Shadow memory for a SRAM and method
US6115300A (en) * 1998-11-03 2000-09-05 Silicon Access Technology, Inc. Column redundancy based on column slices
US6111797A (en) * 1998-12-04 2000-08-29 Micron Technology, Inc. DRAM array with gridded sense amplifier power source for enhanced column repair
TW546664B (en) * 2001-01-17 2003-08-11 Toshiba Corp Semiconductor storage device formed to optimize test technique and redundancy technology
US6373758B1 (en) * 2001-02-23 2002-04-16 Hewlett-Packard Company System and method of operating a programmable column fail counter for redundancy allocation
US6529436B1 (en) * 2001-04-26 2003-03-04 Lsi Logic Corporation Supply degradation compensation for memory self time circuits
KR100447224B1 (ko) * 2001-09-20 2004-09-04 주식회사 하이닉스반도체 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로
US6915467B2 (en) * 2001-12-11 2005-07-05 International Business Machines Corporation System and method for testing a column redundancy of an integrated circuit memory
KR100437461B1 (ko) * 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법
KR100419992B1 (ko) * 2002-01-12 2004-02-26 삼성전자주식회사 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법
JP2004071093A (ja) * 2002-08-08 2004-03-04 Fujitsu Ltd 出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路
US6934208B2 (en) * 2002-12-03 2005-08-23 Boise Technology, Inc. Apparatus and method for a current limiting bleeder device shared by columns of different memory arrays
JP4336212B2 (ja) * 2004-01-26 2009-09-30 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US7042776B2 (en) * 2004-02-18 2006-05-09 International Business Machines Corporation Method and circuit for dynamic read margin control of a memory array
KR100687866B1 (ko) * 2004-04-13 2007-02-27 주식회사 하이닉스반도체 메모리장치의 데이터 입출력 장치
US7038959B2 (en) * 2004-09-17 2006-05-02 Freescale Semiconductor, Inc. MRAM sense amplifier having a precharge circuit and method for sensing

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101143443B1 (ko) * 2010-03-29 2012-05-23 에스케이하이닉스 주식회사 반도체 장치 및 그 리페어 방법
US8375558B2 (en) 2010-03-29 2013-02-19 SK Hynix Inc. Semiconductor apparatus and repairing method thereof

Also Published As

Publication number Publication date
US20050254323A1 (en) 2005-11-17
US7382671B2 (en) 2008-06-03
KR100587080B1 (ko) 2006-06-08

Similar Documents

Publication Publication Date Title
US8098074B2 (en) Monitoring circuit for semiconductor device
US7345935B2 (en) Semiconductor wafer and method for testing ferroelectric memory device
KR101110794B1 (ko) 퓨즈 회로 및 리던던시 회로
US20090059682A1 (en) Semiconductor memory device having antifuse circuitry
US6859067B2 (en) Semiconductor apparatus
US20090168580A1 (en) Fuse monitoring circuit for semiconductor memory device
KR100587080B1 (ko) 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을검출하는 방법 및 그 장치
US7286426B2 (en) Semiconductor memory device
US7697356B2 (en) Method of testing semiconductor apparatus
US7760566B2 (en) Semiconductor memory device for preventing supply of excess specific stress item and test method thereof
US7495472B2 (en) Circuits/methods for electrically isolating fuses in integrated circuits
US6657904B2 (en) Semiconductor device
KR20100001161A (ko) 반도체 메모리 장치
KR100582396B1 (ko) 리페어 퓨즈의 손상을 감지하는 반도체메모리소자
KR100480906B1 (ko) 반도체 메모리 소자의 리페어 회로
US6950359B2 (en) Memory bit line leakage repair
KR100761353B1 (ko) 반도체 장치의 리페어 퓨즈 불량 검출회로
JP2009117478A (ja) 電気ヒューズ判定回路及び判定方法
US6166974A (en) Dynamic precharge redundant circuit for semiconductor memory device
US20020036932A1 (en) Semiconductor memory device and method of repairing same
KR100618703B1 (ko) 반도체 메모리의 불량패턴 조기 검출 및 개선 방법
KR100498596B1 (ko) 리페어 회로의 피크 전류를 감소시킬 수 있는 반도체메모리 장치
KR100195194B1 (ko) 반도체 메모리 장치를 위한 번인스트레스회로
JPH0574190A (ja) ヒユーズ回路、冗長救済判定回路、及び半導体記憶装置
KR20080088171A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130513

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee