KR20050099703A - 플라즈마 디스플레이 패널의 구동 방법, 플라즈마디스플레이 패널의 구동 장치 및 플라즈마 표시 장치 - Google Patents

플라즈마 디스플레이 패널의 구동 방법, 플라즈마디스플레이 패널의 구동 장치 및 플라즈마 표시 장치 Download PDF

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Abstract

본 발명은 어드레스 오방전을 막는 플라즈마 디스플레이 패널의 구동 방법에 관한 것이다. 어드레스 기간에서 시간적으로 뒤에 스캔되는 주사 전극에 인가하는 스캔 로우 펄스 전압을 더욱 낮은 전압을 인가한다. 또한, 메인 리셋을 포함하는 서브필드의 어드레스 기간에서 인가하는 스캔 로우 펄스 전압보다 보조 리셋을 포함하는 서브필드의 어드레스 기간에서 인가하는 스캔 로우 펄스 전압을 더욱 낮은 전압으로 인가한다. 이를 통해, 리셋 기간에서 형성된 벽전하의 손실로 인한 어드레스 기간에서의 오방전을 막을 수 있다.

Description

플라즈마 디스플레이 패널의 구동 방법, 플라즈마 디스플레이 패널의 구동 장치 및 플라즈마 표시 장치{DRIVING METHOD OF PLASMA DISPLAY PANEL AND DIRIVING APPARATUS THEREOF AND PLASMA DISPLAY DEVICE}
본 발명은 플라즈마 디스플레이 패널(plasma display panel, PDP)의 구동 방법, 그 구동 장치 및 플라즈마 표시 장치에 관한 것이다.
최근 액정 표시 장치(liquid crystal display, LCD), 전계 방출 표시 장치(field emission display, FED), 플라즈마 디스플레이 패널 등의 평면 표시 장치가 활발히 개발되고 있다. 이들 평면 표시 장치 중에서 플라즈마 디스플레이 패널은 다른 평면 표시 장치에 비해 휘도 및 발광효율이 높으며 시야각이 넓다는 장점이 있다. 따라서, 플라즈마 디스플레이 패널이 40인치 이상의 대형 표시 장치에서 종래의 음극선관(cathode ray tube, CRT)을 대체할 표시 장치로서 각광받고 있다.
플라즈마 디스플레이 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 이러한 플라즈마 디스플레이 패널은 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형과 교류형으로 구분된다.
직류형 플라즈마 디스플레이 패널은 전극이 방전 공간이 절연되지 않은 채 노출되어 있어서 전압이 인가되는 동안 전류가 방전 공간에 그대로 흐르게 되며, 이를 위해 전류 제한을 위한 저항을 만들어 주어야 하는 단점이 있다. 반면 교류형 플라즈마 디스플레이 패널에서는 전극을 유전체층이 덮고 있어 자연스러운 캐패시턴스 성분의 형성으로 전류가 제한되며 방전시 이온의 충격으로부터 전극이 보호되므로 직류형에 비해 수명이 길다는 장점이 있다.
도 1은 교류형 플라즈마 디스플레이 패널의 일부 사시도이다.
도 1에 나타낸 바와 같이, 유리 기판(1) 위에 유전체층(2) 및 보호막(3)으로 덮인 주사 전극(4)과 유지 전극(5)이 쌍을 이루어 평행하게 형성된다. 유전체층(2)은 주사 전극(4)와 유지 전극(5) 뒤족에 전면 도포되어 형성되어 방전시 방전전류를 제어하고 벽전하의 생성을 용이하게 한다. 그리고 보호막(3)은 산화마그네슘(MgO)으로 이루어지고 강한 전계로부터 패널을 보호한다. 유리 기판(6) 위에는 절연체층(7)으로 덮인 복수의 어드레스 전극(8)이 형성된다. 어드레스 전극(8) 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 평행하게 격벽(9)이 형성되어 있으며, 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 유리 기판(1, 6)은 주사 전극(4)과 어드레스 전극(8) 및 유지 전극(5)과 어드레스 전극(8)이 직교하도록 방전 공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스 전극(8)과 쌍을 이루는 주사 전극(4)과 유지 전극(5)과의 교차부에 있는 방전 공간이 방전셀(12)을 형성한다.
도 2는 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다.
도 2에 나타낸 바와 같이, 플라즈마 디스플레이 패널의 전극은 m×n의 매트릭스 형태로 배열되며, 구체적으로 열 방향으로는 어드레스 전극(A1-Am)이 배열되어 있고 행 방향으로는 n행의 주사 전극(Y1-Yn) 및 유지 전극(X1-Xn)이 지그재그로 배열되어 있다. 도 2의 방전셀(12)은 도 1의 방전셀(12)에 대응한다.
도 3은 종래의 플라즈마 디스플레이 패널의 구동 파형도이다. 도 3에 나타낸 종래의 플라즈마 디스플레이 패널의 구동 방법은 Lim 등의 미국 공개특허 2003-0006945A1에 기재된 방법이다. 상기 종래의 구동 방법은 스캔 로우 전압(Vscl)의 전압을 리셋 기간의 마지막에 인가하는 전압(Vnf)보다 낮게 설정하는 방법이다.
도 3에 나타낸 바와 같이, 각 서브필드는 리셋 기간, 어드레스 기간 및 유지기간으로 이루어진다. 리셋 기간의 상승기간에서는 주사 전극(Y1-Yn)에 Vset 전압까지 완만하게 상승하는 전압을 인가하여 모든 셀에 미약한 방전을 발생시킨다. 다음으로 리셋 기간의 하강기간에서는 유지 전극(X1-Xn)을 일정한 전압(Ve)으로 바이어스 시킨 상태에서 음의 레벨인 Vnf 전압까지 완만하게 하강하는 전압을 인가하여 벽전하를 소거킨다. 이를 통해 각 셀의 벽전하 상태를 초기화시킨다. 어드레스 기간에서는 주사 전극(Y1-Yn)을 일정한 전압(Vsch)을 바이어스 시킨 상태에서 각 주사 전극의 라인에 순차적으로 Vnf 전압보다 낮은 펄스 전압(Vscl)을 인가한다. 이때, 어드레스 전극(A1-An)에 선택하고자 하는 방전셀을 선택하기 위해 어드레스 전압(Va)를 인가한다. 이와 같이 어드레스 기간에서 주사 전극에 순차적으로 인가하는 스캔 로우 전압(Vscl)을 리셋 기간에 최종적으로 인가되는 Vnf 전압보다 더욱 낮게 함으로써 어드레스 전압(Va)을 줄일 수 있다. 유지 기간에서는 유지 방전 전압(Vs)을 주사 전극(Y1-Yn)과 유지 전극(X1-Xn)에 교대로 인가함으로써 어드레스싱된 셀에 실제로 화상을 표시하기 위한 방전을 발생시킨다.
하지만, 도 3과 같은 종래의 구동 방법에서는 스캔 로우 전압(Vscl)이 모든 주사 전극 라인마다 동일하게 적용되므로, 리셋 기간에서 형성된 벽전하의 상태로부터 상대적으로 오랜 시간 후에 어드레싱 되는 주사 전극의 라인(예를 들면, Yn 라인)의 경우는 벽전하가 소실되어 어드레싱이 제대로 이루어지지 않는 문제가 발생한다.
도 4는 종래의 플라즈마 디스플레이 패널의 구동 파형도이다. 도 4에 나타낸 종래의 플라즈마 디스플레이 패널의 구동 방법은 Kurata 등의 미국특허 6,294,875호에 기재된 방법이 있다. '875호의 구동 방법은 1 필드를 8개의 서브필드로 나눈 후, 제1 서브필드와 제2 내지 제8 서브필드의 리셋 기간에서 인가되는 파형을 달리하는 방법이다.
도 4에 나타낸 바와 같이, 각 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다. 제1 서브필드의 리셋 기간의 파형과 제2 서브필드의 리셋 기간의 파형이 달리하는데, 제1 서브필드의 리셋 기간의 파형은 완만하게 상승하는 램프 파형의 인가하고 하강하는 램프 파형을 인가하여 모든 방전셀을 초기화 시킨다. 어드레스 기간에서는 주사 전극에 스캔 로우 전압(GND)을 순차적으로 인가하고 어드레스 전극에 선택하고자 하는 셀을 선택하기 위해 어드레스 전압(Vw)을 인가한다. 그리고, 유지 기간에서는 주사 전극(Y1-Yn)과 유지 전극(X1-Xn)에 교대로 유지 방전 펄스 전압(Vs)을 인가한다.
다음, 제1 서브필드의 유지 기간에서 주사 전극(Y1-Yn)에 인가되는 마지막 유지 펄스의 전압 레벨은 리셋 기간의 Vr 전압과 동일하고, 유지 전극(X1-Xn )에는 Vr 전압과 유지 전압(Vs)의 차이에 해당되는 전압(Vr-Vs)이 인가된다. 그러면 어드레스 기간에서 선택된 방전 셀에서는 어드레스 방전에 의해 형성된 벽 전압에 의해 주사 전극(Y1-Yn)으로부터 어드레스 전극(A1-Am)으로 방전이 일어나고, 또한 주사 전극(Y1-Yn)으로부터 유지 전극(X1-Xn)으로 유지 방전이 일어난다. 이 방전이 제1 서브필드의 리셋 기간에서 상승 램프 전압에 의해 발생한 방전에 해당한다. 그리고 선택되지 않은 방전 셀에서는 어드레스 방전이 없었으므로 방전이 일어나지 않는다.
이어지는 제2 서브필드의 리셋 기간에서는 유지 전극(X1-Xn)에 Vh 전압이 인가되고 주사 전극(Y1-Yn)에 Vq 전압에서 0V까지 완만하게 하강하는 램프 전압이 인가된다. 즉, 제1 서브필드의 리셋 기간에서 인가된 하강 램프 전압과 동일한 전압이 주사 전극(Y1-Yn)에 인가된다. 그러면 제1 서브필드에서 선택된 방전 셀에서는 미약한 방전이 일어나고 선택되지 않은 방전 셀에서는 방전이 일어나지 않는다.
그리고 이어지는 나머지 서브필드의 리셋 기간에서도 제2 서브필드의 리셋 기간과 동일한 파형이 인가된다. 한편, 제8 서브필드에서는 유지 기간 이후에 소거 기간이 형성된다. 소거 기간에서는 유지 전극(X1-Xn)에 0V에서 Ve 전압까지 완만하게 상승하는 램프 전압이 인가된다. 이 램프 전압에 의해 방전 셀에 형성되어 있는 벽 전하들이 소거된다.
이러한 도 4와 같은 종래 구동 파형에서, 제1 서브필드와 같이 상승 및 하강하는 램프 전압을 인가하는 구간이 있는 서브필드의 어드레싱과 제2 서브필드와 같이 하강하는 램프 전압을 인가하는 구간이 있는 서브필드의 어드레싱이 동일한 조건에서 이루어지지 않아 문제가 발생한다. 즉, 제1 서브필드 같은 리셋 파형의 경우는 모든 방전 셀이 방전되어 리셋이 이루어지지만 제2 서브필드 같은 리셋 파형은 이전의 서브필드에서 방전된 셀에 대해서만 리셋이 이루어지므로, 이전의 서브필드에서 방전하지 않은 셀이 제2 서브필드와 같은 서브필드에서 어드레싱 되는 경우 벽전하 및 프라이밍 입자가 소실되어 어드레싱 오방전이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래 기술의 문제점을 해결하기 위한 것으로 어드레스 기간에서 오방전을 막는 플라즈마 디스플레이 패널의 구동 방법, 그 구동 장치 및 플라즈마 표시 장치를 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동 방법은
복수의 제1 전극 및 제2 전극에 의해 방전 공간이 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,
어드레스 기간에서,
(a) 상기 복수의 제1 전극 중 I 번째 전극에 제1 스캔 펄스 전압을 인가하는 단계;
(b) 상기 I 번째 전극보다 늦게 스캔되는 J 번째 전극에 상기 제1 스캔 펄스 전압보다 낮은 제2 스캔 펄스 전압을 인가하는 단계를 포함한다.
본 발명의 다른 특징에 따른 플라즈마 디스플레이 패널의 구동 방법은
복수의 제1 전극 및 제2 전극에 의해 방전 셀이 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,
(a) 상기 방전 셀이 모두 방전하도록 상기 제1 전극을 제1 전압에서 제2 전압까지 상승시킨 후 하강시키는 리셋 기간을 포함하는 제1 서브필드의 어드레스 기간에서, 상기 제1 전극 중 임의의 전극과 이에 대응하는 제2 전극에 제1 전압 차가 발생하도록 전압을 인가하는 단계; 및
(b) 이전의 서브필드의 유지 기간에서 방전한 셀에 대해서만 방전하도록 상기 제1 전극을 제3 전압에서 제4 전압까지 완만하게 하강시키는 리셋 기간을 포함하는 제2 서브필드의 어드레스 기간에서, 상기 제1 전극 중 임의의 전극과 이에 대응하는 제2 전극에 상기 제1 전압 차보다 큰 제2 전압 차가 발생하도록 전압을 인가하는 단계를 포함한다. 여기서, 상기 제1 서브필드의 어드레스 기간에서, 상기 복수의 제1 전극 중 I 번째 전극과 이에 대응하는 제2 전극에 제1 전압 차가 발생하도록 전압을 인가하는 단계 및 상기 I 번째 전극보다 늦게 스캔되는 J 번째 전극과 이에 대응하는 제2 전극에 상기 제1 전압 차보다 더 큰 제3 전압 차가 발생하도록 전압을 인가하는 단계를 더 포함한다. 또한, 상기 제2 서브필드의 어드레스 기간에서, 상기 복수의 제1 전극 중 K 번째 전극과 이에 대응하는 제2 전극에 제2 전압 차가 발생하도록 전압을 인가하는 단계 및 상기 K 번째 전극보다 늦게 스캔되는 H 번째 전극과 이에 대응하는 제2 전극에 제2 전압 차 보다 큰 제4 전압 차가 발생하도록 전압을 인가하는 단계를 더 포함한다.
본 발명의 또 다른 특징에 따른 플라즈마 디스플레이 패널의 구동 장치는
복수의 제1 전극, 서로 쌍을 이루며 배열된 복수의 제2 전극 및 제3 전극, 및 상기 제1 전극, 제2 전극 및 제3 전극 사이에 형성되는 패널 커패시터를 포함하는 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 패널의 구동 장치에 있어서,
상기 패널 커패시터의 제1 단에 각각 제1 단이 전기적으로 연결되는 제1 스위치 및 제2 스위치;
상기 제1 스위치의 제2 단과 상기 제2 스위치의 제2 단 사이에 각각 제1 단과 제2 단이 전기적으로 연결되어 제1 전원을 충전하는 커패시터;
상기 커패시터의 제2 단과 제2 전원 사이에 전기적으로 연결되는 제3 스위치;
상기 커패시터의 제2 단과 상기 제2 전원 사이에 전기적으로 연결되는 적어도 하나의 제너 다이오드를 포함한다. 여기서, 상기 커패시터의 제2 단과 상기 제너 다이오드 사이에 전기적으로 연결되는 제4 스위치를 더 포함한다.
본 발명의 또 다른 특징에 따른 플라즈마 표시 장치는
제1 기판,
상기 제1 기판 위에 각각 나란히 형성되는 복수의 제1 전극 및 제2 전극,
상기 제1 기판과 마주보며 떨어져 있는 제2 기판,
상기 제1 및 제2 전극에 교차하는 방향으로 제2 기판 위에 형성되는 복수의 제3 전극, 그리고
인접한 상기 제1 전극, 제2 전극 및 제3 전극에 의해 형성되는 방전 셀을 방전시키기 위해 상기 제1 전극, 제2 전극 및 제3 전극에 구동 전압을 공급하는 구동 회로를 포함하며,
상기 구동 회로는 상기 방전 셀이 모두 방전하도록 상기 제1 전극을 제1 전압에서 제2 전압까지 상승시킨 후 하강시키는 리셋 기간을 포함하는 제1 서브필드의 어드레스 기간에서 상기 제1 전극 중 임의의 전극에 제1 스캔 펄스 전압을 인가하며, 이전의 서브필드의 유지 기간에서 방전한 셀에 대해서만 방전하도록 상기 제1 전극을 제3 전압에서 제4 전압까지 완만하게 하강시키는 리셋 기간을 포함하는 제2 서브필드의 어드레스 기간에서 상기 제1 전극 중 임의의 전극에 상기 제1 스캔 펄스 전압보다 더 작은 제2 스캔 펄스 전압을 인가한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
아래에서는 도 5 및 도 6을 참조하여 각 서브필드에서 어드레스 전극(A1-Am), 유지 전극(X1-Xn) 및 주사 전극(Y1-Yn)에 인가되는 파형에 대하여 설명한다. 그리고 아래에서는 하나의 어드레스 전극, 유지 전극 및 주사 전극에 의해 형성되는 방전 셀을 기준으로 설명한다.
도 5는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이며, 도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.
도 5 및 도 6에 나타낸 바와 같이, 본 발명의 제1 및 제2 실시예에 따른 구동 파형은 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다. 그리고, 플라즈마 디스플레이 패널에는 각 기간에서 주사 전극(Y1-Yn)(이하 'Y 전극'이라 함) 및 유지 전극(X1-Xn)(이하 'X 전극'이라 함)에 구동 전압을 인가하는 주사/유지 구동 회로(도시하지 않음)와 어드레스 전극(A1-Am)에 구동 전압을 인가하는 어드레스 구동 회로(도시하지 않음)가 연결된다. 이러한 구동 회로와 플라즈마 디스플레이 패널이 연결되어 하나의 플라즈마 표시 장치를 이룬다.
도 5에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도는 도 3과 같은 종래의 구동 파형도와 유사하나 어드레스 기간에서 인가되는 스캔 펄스 전압(Vscl1, Vscl2)이 다르다.
우선, 리셋 기간에서는 Y 전극에 완만하게 상승하는 램프 전압을 Vset 전압까지 인가한다. 이를 통해 Y 전극에서 X 전극 및 A 전극으로 모든 방전셀에서 약한 방전이 발생하여 Y 전극에 많은 양의 음(-)의 벽전하가 형성된다. 그리고, X 전극에 Ve 전압을 바이어스한 상태에서 Y 전극에 완만하게 하강하는 램프 전압을 Vnf(음의 전압임)까지 인가한다. 이때, X 전극 및 A 전극에서 Y전극으로 미약한 방전이 발생하여 X 전극, Y 전극 및 A 전극에 형성되어 있던 벽전하들이 일부 소거되어 어드레싱에 적절한 상태로 설정된다. 즉, 모든 방전 셀에 약한방전을 일으켜 모든 방전셀의 벽전하를 상태를 어드레스 기간의 어드레싱에 적절한 상태로 만든다.
어드레스 기간(Pa)은 두 부분(Ⅰ, Ⅱ)으로 나누어지는데, 첫 번째 기간(I)과 두 번째 기간(Ⅱ)에 Y전극에 순차적으로 인가되는 스캔 로우 펄스 전압이 다르다. 즉, 첫 번째 기간(Ⅰ)보다 두 번째 기간(Ⅱ)에서 Y 전극에 인가되는 스캔 로우 펄스 전압(Vscl)을 더욱 낮추어 인가한다.
도 5에 나타낸 바와 같이, 어드레스 기간의 첫 번째 기간(Ⅰ)에서는 Y전극에 일정한 전압(Vsch)을 바이어스한 상태에서 Y 전극(Y1, Y2,...)에 순차적으로 스캔 로우 펄스 전압(Vscl1)을 인가한다. 이때, 선택하고자 하는 셀을 선택하기 위해 A전극에 어드레스 전압(Va)을 인가한다. 이와 같이, Y전극에 인가하는 스캔 로우 펄스 전압(Vscl1)의 전압이 리셋 기간의 하강기간에서 마지막으로 인가되는 전압(Vnf)보다 더욱 낮은 전압을 인가함으로써 더욱 낮은 어드레스 전압(Va)을 통해 어드레싱이 가능하다.
어드레스 기간의 두 번째 기간(Ⅱ)에서는 상기 첫 번째 기간(Ⅰ)에서 Y 전극에 순차적으로 인가되는 스캔 로우 전압(Vscl1)보다 더욱 낮은 전압(Vscl2)을 스캔 로우 전압으로 인가한다. 즉, 첫 번째 기간(Ⅰ)과 두 번째 기간(Ⅱ)에서 인가되는 스캔 로우 전압이 ΔV만큼의 전압차가 발생하도록 인가한다. 이때, A전극에 인가하는 어드레스 전압(Va)은 첫 번째 기간과 동일하다.
여기서, 상기 첫 번째 기간(Ⅰ)은 어드레스 기간에서 시간적으로 먼저 어드레싱 되는 라인의 어드레스 기간이며, 두 번째 기간(Ⅱ)은 시간적으로 뒤에 어드레싱 되는 라인의 어드레스 기간을 의미한다. 즉, 먼저 어드레싱 되는 셀의 Y전극에 인가하는 스캔 로우 전압(Vscl1)보다 뒤에 어드레싱 되는 셀의 Y전극의 인가되는 스캔 로우 전압(Vscl2)을 더 낮게 낮춘다. 이를 통해, 리셋 기간 후에 시간적으로 나중에 어드레싱되는 셀의 벽전하(또는 프라이밍 입자)가 더욱 많이 소실되는 문제점을 스캔 로우 전압(Vscl2)을 더욱 낮게 인가함으로써 해결할 수 있다. 다시 말하면, 나중에 스캔되어 벽전하가 많이 소실되는 Y전극의 라인에 인가하는 스캔 로우 전압(Vscl1)을 먼저 스캔되는 Y전극 라인에 인가하는 스캔 로우 전압(Vscl2)보다 더욱 낮게 인가함으로써 벽전하 소실(또는 프라이밍 입자)에 따라 어드레스 방전이 발생하지 않는 문제를 막을 수 있다.
다음으로, 유지 기간에서는 Y 전극과 X 전극에 교대로 유지 방전 펄스 전압(Vs)을 인가함으로써 어드레스 기간에서 선택된 셀을 유지 방전시킨다. 제2 서브필드에서는 상기 제1 서브필드와 동일한 구동파형이 인가된다.
상기 본 발명의 제1 실시예에서는 스캔 로우 전압(Vscl)을 두 전압(Vscl1, Vscl2)으로 하여 인가하였지만 이를 복수개로 하여 나중에 어드레싱 되는 셀에 대해서 더욱 낮은 스캔 로우 전압(Vscl)을 인가하여 동일한 효과를 볼 수 있다.
도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다. 도 6에 나타낸 바와 같이 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형은 모든 방전셀에 리셋 방전을 일으키는 리셋 기간(Prm)(이하, '메인 리셋 기간'이라 함)을 포함하는 서브필드에서 Y전극에 인가하는 스캔 로우 펄스 전압(Vscl1)과 이전의 서브필드에서 유지 방전할 셀에 대해서만 리셋 방전을 일으키는 리셋 기간(Prs)(이하, '서브 리셋 기간'이라 함)을 포함하는 서브필드에서 Y 전극에 인가하는 스캔 로우 펄스 전압(Vscl2)을 다르게 인가한다.
먼저, 제1 서브필드의 리셋 기간(Prm)은 본 발명의 제1 실시예의 리셋 기간과 동일하게 상승하는 램프 파형과 하강하는 램프 파형을 Y전극에 인가하여 어드레싱에 적절한 벽전하를 설정한다. 이때, 제1 서브필드의 리셋 기간(Prm)은 메인 리셋 기간으로서 모든 방전셀에 리셋 방전을 일으켜 어드레싱에 적절한 벽적하를 형성한다.
다음으로, 어드레스 기간(Pa)에서는 Y전극에 일정한 전압(Vsch)을 바이어스한 상태에서 순차적으로 스캔 로우 전압(Vscl1)을 인가한다. 이때, 스캔 로우 전압(Vscl1)은 메인 리셋 기간(Prm)에서 마지막으로 인가하는 전압(Vnf)보다 더욱 낮은 전압을 인가함으로써 어드레싱 방전이 더욱 잘 일어나도록 한다. 이를 통해, A전극에 인가하는 어드레스 전압(Va)을 더욱 낮출 수 있다.
유지 기간에서는 Y전극과 X 전극에 교대로 유지 방전 펄스 전압(Vs)을 인가하여 유지 방전이 발생한다.
이때, 제1 서브필드의 유지 기간에서 Y 전극에 마지막으로 인가되는 유지 펄스 전압레벨은 Vs 전압과 동일하고, X 전극에는 그라운드 전압레벨(0V)이 인가된다. 그러면, 어드레스 기간(Pa)에서 선택된 방전 셀에서는 어드레스 방전에 의해 형성된 벽전압에 의해 Y전극으로부터 A전극으로 방전이 일어나고, 또한 Y 전극으로부터 X전극으로 유지 방전이 일어난다. 이 방전이 제1 서브필드의 리셋 기간(Prm)에서 상승 램프 전압에 의해 발생한 방전에 해당한다. 그리고, 선택되지 않은 셀에서는 어드레스 방전이 없었으므로 방전이 일어나나지 않는다.
제2 서브필드의 리셋 기간(Prs)의 리셋 기간에서는 X 전극에 Ve 전압을 인가한 상태에서 Y 전극에 Vs 전압에서 Vnf 전압(음의 전압)까지 완만하게 하강하는 램프 전압을 인가한다. 즉, 제1 서브필드의 리셋 기간(Prm)에서 인가된 하강 램프 전압과 동일한 전압이 Y전극에 인가된다. 그러면, 제1 서브필드에서 선택된 방전셀에서는 미약한 방전이 일어나고 선택되지 않은 방전 셀에서는 방전이 일어나지 않는다. 이러한 제2 서브필드의 리셋 기간(Prs)은 도 4와 같은 종래 파형과 실질적으로 동일하다.
제2 서브필드의 어드레스 기간(Pa')에서는 일정한 전압(Vsch)을 Y전극에 인가한 상태에서 순차적으로 Y전극 라인에 스캔 로우 전압(Vscl2)을 인가한다. 이때, 제2 서브필드의 어드레스 기간에서 Y전극에 인가하는 스캔 로우 전압(Vscl2)은 제1 서브필드의 어드레스 기간에서 Y전극에 인가하는 스캔 로우 전압(Vscl1)보다 더욱 낮은 전압을 인가한다. 여기서, A전극에 인가하는 어드레스 전압(Va)은 제1 서브필드에서 A전극에 인가하는 어드레스 전압(Va)과 동일하다. 즉, 제2 서브필드에서 Y전극에 인가하는 스캔 로우 전압(Vscl2)과 제1 서브필드에서 Y 전극에 인가하는 스캔 로우 전압(Vscl1)이 ΔV만큼 차이가 나도록 스캔 로우 전압을 달리 인가한다.
이와 같이, 이전의 서브필드의 유지 기간에서 방전할 셀에 대해서만 리셋 방전을 일으키는 보조 리셋 기간(Prs)이 포함된 서브필드(제2 서브필드)의 어드레스 기간에서 인가하는 스캔 로우 전압(Vscl2)을 메인 리셋 기간(Prm)이 포함된 서브필드(제1 서브필드)의 어드레스 기간에서 인가하는 스캔 로우 전압(Vscl2)보다 더 낮게 인가한다. 이를 통해, 제1 서브필드에서 선택되지 않은 셀이 제2 서브필드에서 선택될 경우 제2 서브필드에서 리셋 방전이 발생하지 않아 벽전하가 많이 손실되는 것을 보상할 수 있다. 즉, 보조 리셋 기간(Prs)이 포함된 서브필드에서 인가하는 스캔 로우 전압(Vscl2)을 더욱 낮은 전압을 인가함으로써 벽전하(또는 프라이밍 입자)의 손실로 인한 어드레스 기간의 오방전을 막을 수 있다.
다음으로, 제2 서브필드의 유지 기간에서는 Y전극과 X전극에 교대로 유지 방전 펄스 전압(Vs)을 인가하여 유지 방전을 발생시킨다.
한편, 상기 제2 실시예에서는 제1 서브필드에서 인가하는 스캔 로우 펄스 전압(Vscl1)을 모든 스캔 라인(Y전극 라인)에 동일한 전압으로 인가하였으나 본 발명의 제1 실시예와 같이 나중에 스캔되는 라인에는 벽전하의 손실로 인한 오방전을 막기 위해 더욱 낮은 전압을 인가할 수 있다. 또한, 상기 제2 실시예에서 제2 서브필드에서 인가하는 스캔 로우 펄스 전압(Vscl2)도 모든 스캔 라인(Y전극 라인)에 동일한 전압을 인가하는 것이 아니라 나중에 스캔되는 라인에는 상기 스캔 로우 펄스 전압(Vscl2)보다 더욱 낮은 전압을 인가하여 벽전하 손실로 인한 오방전을 더욱 막을 수 있다.
이하에서는 상기 제1 실시예와 제2 실시예에서 스캔 로우 펄스 전압(Vscl1, Vscl2)을 인가하기 위한 플라즈마 디스플레이 패널의 구동 장치에 대해서 알아본다. 즉, 하나의 전원을 이용하여 두 개의 스캔 로우 펄스 전압을 생성하는 플라즈마 디스플레이 패널의 구동 장치에 대해 알아본다.
도 7은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 장치를 나타내는 도면이며, 도 8은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 장치를 나타내는 도면이다. 도 7 및 도 8은 어드레스 기간에서 스캔 펄스 로우 전압(Vscl1, Vscl2)을 인가하는 부분만을 나타낸 것이며, 리셋 기간 및 유지 기간에서 인가되는 파형을 구현한 회로는 도 7 및 도 8의 A 지점에 연결되나 이는 편의상 생략하였다.
도 7에 나타낸 바와 같이 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 장치는 방전 셀을 커패시터로 등가한 패널 커패시터(Cp), 패널 커패시터(Cp)의 제1 단자에 스캔 하이 전압(Vsch)과 스캔 로우 전압(Vscl)을 각각 스위칭하는 두 개의 스위치(Ysch, Yscl), 어드레스 기간에서 Y전극(즉, 패널 커패시터의 제1 단자)에 스캔 하이 전압을 바이어스하기 위한 커패시터(Csc) 및 두 개의 스캔 로우 전압(Vscl1, Vscl2)을 각각 스위칭하는 두 개의 스위치(Yscl1, Yscl2)를 포함한다. 또한, 하나의 전압(Vscl1)을 이용하여 Vscl2의 전압을 만들기 위한 다수의 제너 다이오드(D1, D2.. Dn)를 더 포함한다. 여기서, 패널 커패시터(Cp)의 제1 단자는 Y전극에 대응되는 부분이며, 패널 커패시터(Cp)의 제2 단자는 다른 전극(X 전극 및 A전극)에 대응되는 부분으로서 이하에서는 패널 커패시터(Cp)의 제2 단자는 편의상 접지에 연결되어 있는 것으로 가정한다.
패널 커패시터의 제1 단자에는 스위치(Ysch) 및 스위치(Yscl)의 제1 단자가 각각 병렬로 연결되어 있으며, 커패시터(Csc)는 상기 스위치(Ysch) 및 스위치(Ysc)의 제2 단자사이에 연결된다. 이때, 커패시터(Csc)는 어드레스 기간에서 전압(스캔 하이 전압)(Vsch)로 충전되어 있다. 스위치(Yscl1) 및 스위치(Yscl2)는 각각 상기 커패시터(Csc)와 스위치(Yscl)의 접점과 전원(Vscl1)사이에 병렬로 연결된다. 그리고, 제너 다이오드(D1, D2,..Dn)는 직렬로 연결되어 스위치(Yscl2)와 전원(Vscl1)사이에 연결된다.
이하에서는 도 7과 같은 플라즈마 디스플레이 패널의 구동 장치에서 두 개의 스캔 로우 전압(Vscl1, Vscl2)을 Y전극(패널 커패시터(Cp)의 제1 단자)에 인가하는 방법에 대해서 알아본다.
우선, 어드레스 기간에서 커패시터(Csc)에는 전압(Vsch)이 충전되어 있다. 따라서, 스위치(Ysch)가 온(ON)되는 경우 패널 커패시터의 제1 단자(Y전극)에는 스캔 하이 전압(Vsch)이 인가된다.
다음으로, 스캔 로우 펄스 전압(Vscl1)을 인가하기 위해서는 스위치(Yscl) 및 스위치(Yscl1)를 온(ON)시킨다. 그러면, 패널 커패시터의 제1 단자(Y전극)에는 스캔 로우 펄스 전압(Vscl1)이 인가된다.
그리고, 스캔 로우 펄스 전압(Vscl2)을 인가하기 위해서는 스위치(Yscl) 및 스위치(Yscl2)를 온(ON)시킨다. 이때, 제너다이오드(D1, D2,... Dn)에 항복전압(dVDiode)이상이 인가되는 경우 패널 커패시터의 제1 단자(Y전극)에는 Vscl1 + n*dVDiode 전압이 인가된다. 이와 같이 제너다이오드의 항복전압(dVDiode)을 이용하여 하나의 전원(Vscl1)을 이용하여 스캔 로우 펄스 전압(Vscl2)을 만들 수 있다. 여기서, 적절한 항복전압(dVDiode)을 가지는 제너 다이오드(D1, D2,..Dn)를 선택하여 Vscl2 = Vscl1 + n*dVDiode가 되도록 한다.
도 8은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 장치로서 본 발명의 제1 실시예의 구동 장치와 거의 유사하며, 제너다이오드(D1, D2,..Dn)과 스위치(Yscl2)의 위치가 서로 바뀐 것을 제외하고 동일하다. 여기서, 본 발명의 제2 실시예에서 스캔 로우 펄스 전압(Vscl1, Vscl2)를 발생시키는 방법은 본 발명의 제1 실시예와 동일하므로 이하 구체적 설명은 생략한다.
이와 같이 본 발명의 제1 실시예 및 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 장치를 통해서 두 개의 스캔 로우 전압(Vscl1, Vscl2)을 하나의 전원(Vscl1)을 통해 구현가능하며, 이 두 스캔 로우 전압(Vscl1, Vscl2)은 도 5 및 도 6에서와 같은 방법으로 상기 스위치들(Ysch, Yscl, Yscl1, Yscl2)의 적절한 스위칭 동작을 통해 인가된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따르면 어드레스 기간에서 인가되는 스캔 로우 펄스 전압을 벽전하(또는 프라이밍 입자가)가 손실된 셀에 대해서 더욱 낮게 인가함으로써 벽전하 손실로 인한 어드레스 오방전을 막을 수 있다.
도 1은 교류형 플라즈마 디스플레이 패널의 일부 사시도이다.
도 2는 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다.
도 3은 종래의 플라즈마 디스플레이 패널의 구동 파형도이다.
도 4는 종래의 플라즈마 디스플레이 패널의 구동 파형도이다.
도 5는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.
도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.
도 7은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 장치를 나타내는 도면이다.
도 8은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 장치를 나타내는 도면이다.

Claims (16)

  1. 복수의 제1 전극 및 제2 전극에 의해 방전 공간이 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,
    어드레스 기간에서,
    (a) 상기 복수의 제1 전극 중 I 번째 전극에 제1 스캔 펄스 전압을 인가하는 단계;
    (b) 상기 I 번째 전극보다 늦게 스캔되는 J 번째 전극에 상기 제1 스캔 펄스 전압보다 낮은 제2 스캔 펄스 전압을 인가하는 단계를 포함하는 플라즈마 디스플레이 패널의 구동 방법.
  2. 제1항에 있어서,
    상기 제1 스캔 펄스 전압은 리셋 기간에서 최종적으로 상기 제1 전극에 인가되는 전압보다 더 낮은 전압인 플라즈마 디스플레이 패널의 구동 방법.
  3. 제1항에 있어서,
    상기 제1 스캔 펄스 전압 및 제2 스캔 펄스 전압이 인가되는 제1 전극은 복수 개 존재하며, 각각 순차적으로 상기 제1 스캔 펄스 전압과 제2 스캔 펄스 전압이 인가되는 플라즈마 디스플레이 패널의 구동 방법.
  4. 제1항에 있어서,
    상기 단계(a) 및 상기 단계(b)에서 상기 제1 및 제2 스캔 펄스 전압이 각각 인가되는 동안에 상기 제2 전극에 상기 제1 스캔 펄스 전압보다 큰 제3 전압을 인가하는 플라즈마 디스플레이 패널의 구동 방법.
  5. 복수의 제1 전극 및 제2 전극에 의해 방전 셀이 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,
    (a) 상기 방전 셀이 모두 방전하도록 상기 제1 전극을 제1 전압에서 제2 전압까지 상승시킨 후 하강시키는 리셋 기간을 포함하는 제1 서브필드의 어드레스 기간에서, 상기 제1 전극 중 임의의 전극과 이에 대응하는 제2 전극에 제1 전압 차가 발생하도록 전압을 인가하는 단계; 및
    (b) 이전의 서브필드의 유지 기간에서 방전한 셀에 대해서만 방전하도록 상기 제1 전극을 제3 전압에서 제4 전압까지 완만하게 하강시키는 리셋 기간을 포함하는 제2 서브필드의 어드레스 기간에서, 상기 제1 전극 중 임의의 전극과 이에 대응하는 제2 전극에 상기 제1 전압 차보다 큰 제2 전압 차가 발생하도록 전압을 인가하는 단계를 포함하는 플라즈마 디스플레이 패널의 구동 방법.
  6. 제5항에 있어서,
    상기 단계(a) 및 단계(b)에서 상기 제2 전극에 동일한 전압을 인가하고, 상기 단계(a)에서의 상기 임의의 전극에 제1 스캔 펄스 전압을 인가하며, 상기 단계(b)에서의 상기 임의의 전극에 상기 제1 스캔 펄스 전압보다 낮은 제2 스캔 펄스 전압을 인가하는 플라즈마 디스플레이 패널의 구동 방법.
  7. 제6항에 있어서,
    상기 단계(a)에서 상기 제1 스캔 펄스 전압은 상기 복수의 제1 전극에 순차적으로 인가되며, 상기 단계(b)에서 상기 제2 스캔 펄스 전압은 상기 복수의 제1 전극에 순차적으로 인가되는 플라즈마 디스플레이 패널의 구동 방법.
  8. 제5항에 있어서,
    상기 제1 서브필드의 어드레스 기간에서,
    상기 복수의 제1 전극 중 I 번째 전극과 이에 대응하는 제2 전극에 제1 전압 차가 발생하도록 전압을 인가하는 단계;
    상기 I 번째 전극보다 늦게 스캔되는 J 번째 전극과 이에 대응하는 제2 전극에 상기 제1 전압 차보다 더 큰 제3 전압 차가 발생하도록 전압을 인가하는 단계를 더 포함하는 플라즈마 디스플레이 패널의 구동 방법.
  9. 제5항 또는 제8항에 있어서,
    상기 제2 서브필드의 어드레스 기간에서,
    상기 복수의 제1 전극 중 K 번째 전극과 이에 대응하는 제2 전극에 제2 전압 차가 발생하도록 전압을 인가하는 단계;
    상기 K 번째 전극보다 늦게 스캔되는 H 번째 전극과 이에 대응하는 제2 전극에 제2 전압 차 보다 큰 제4 전압 차가 발생하도록 전압을 인가하는 단계를 더 포함하는 플라즈마 디스플레이 패널의 구동 방법.
  10. 복수의 제1 전극, 서로 쌍을 이루며 배열된 복수의 제2 전극 및 제3 전극, 및 상기 제1 전극, 제2 전극 및 제3 전극 사이에 형성되는 패널 커패시터를 포함하는 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 패널의 구동 장치에 있어서,
    상기 패널 커패시터의 제1 단에 각각 제1 단이 전기적으로 연결되는 제1 스위치 및 제2 스위치;
    상기 제1 스위치의 제2 단과 상기 제2 스위치의 제2 단 사이에 각각 제1 단과 제2 단이 전기적으로 연결되어 제1 전원을 충전하는 커패시터;
    상기 커패시터의 제2 단과 제2 전원 사이에 전기적으로 연결되는 제3 스위치;
    상기 커패시터의 제2 단과 상기 제2 전원 사이에 전기적으로 연결되는 적어도 하나의 제너 다이오드를 포함하는 플라즈마 디스플레이 패널의 구동 장치.
  11. 제10항에 있어서,
    상기 커패시터의 제2 단과 상기 제너 다이오드 사이에 전기적으로 연결되는 제4 스위치를 더 포함하는 플라즈마 디스플레이 패널의 구동 장치.
  12. 제10항에 있어서,
    상기 제너 다이오드와 상기 제2 전원 사이에 전기적으로 연결되는 제4 스위치를 더 포함하는 플라즈마 디스플레이 패널의 구동 장치.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 패널 커패시터의 제1 단은 상기 제2 전극인 주사 전극인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  14. 제11항 또는 제12항에 있어서,
    상기 제2 전원은 어드레스 기간에서 상기 패널 커패시터의 제1 단에 인가되는 제1 스캔 펄스 전압이며, 상기 제2 스위치 및 상기 제4 스위치의 턴온에 의해 상기 제2 전원에 상기 제너 다이오드의 항복전압만큼 더해져 상기 제1 스캔 로우 펄스 전압보다 낮은 제2 스캔 펄스 전압이 상기 패널 커패시터의 제1 단에 인가되는 플라즈마 디스플레이 패널의 구동 장치.
  15. 제1 기판,
    상기 제1 기판 위에 각각 나란히 형성되는 복수의 제1 전극 및 제2 전극,
    상기 제1 기판과 마주보며 떨어져 있는 제2 기판,
    상기 제1 및 제2 전극에 교차하는 방향으로 제2 기판 위에 형성되는 복수의 제3 전극, 그리고
    인접한 상기 제1 전극, 제2 전극 및 제3 전극에 의해 형성되는 방전 셀을 방전시키기 위해 상기 제1 전극, 제2 전극 및 제3 전극에 구동 전압을 공급하는 구동 회로를 포함하며,
    상기 구동 회로는 상기 방전 셀이 모두 방전하도록 상기 제1 전극을 제1 전압에서 제2 전압까지 상승시킨 후 하강시키는 리셋 기간을 포함하는 제1 서브필드의 어드레스 기간에서 상기 제1 전극 중 임의의 전극에 제1 스캔 펄스 전압을 인가하며, 이전의 서브필드의 유지 기간에서 방전한 셀에 대해서만 방전하도록 상기 제1 전극을 제3 전압에서 제4 전압까지 완만하게 하강시키는 리셋 기간을 포함하는 제2 서브필드의 어드레스 기간에서 상기 제1 전극 중 임의의 전극에 상기 제1 스캔 펄스 전압보다 더 작은 제2 스캔 펄스 전압을 인가하는 플라즈마 표시 장치.
  16. 제15항에 있어서,
    상기 구동 회로는, 상기 제1 서브필드의 어드레스 기간에서 상기 제1 스캔 펄스 전압이 인가되는 상기 임의의 전극보다 뒤에 스캔되는 전극에 상기 제1 스캔 펄스 전압보다 낮은 제3 스캔 펄스 전압을 인가하며, 상기 제2 서브필드의 어드레스 기간에서 상기 제2 스캔 펄스 전압이 인가되는 상기 임의의 전극보다 뒤에 스캔되는 전극에 상기 제2 스캔 펄스 전압보다 낮은 제4 스캔 펄스 전압을 인가하는 플라즈마 표시 장치.
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