KR20050045146A - 플라즈마 디스플레이 패널, 그의 구동 장치 및 구동 방법 - Google Patents

플라즈마 디스플레이 패널, 그의 구동 장치 및 구동 방법 Download PDF

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Abstract

본 발명은 플라즈마 디스플레이 패널과 그의 구동 장치 및 구동 방법에 관한 것이다. 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치는 리셋 구간에 Y 전극에 하강 램프 파형을 인가하는 회로로서 2개의 램프 스위치를 사용하여 2단계로 하강 램프 파형을 인가한다. 이와 같이 하면, 메인 패스 상에 생성되어 하강 램프 파형이 인가될 때 전류의 경로를 차단하는 스위치의 내압을 낮출 수 있다.

Description

플라즈마 디스플레이 패널, 그의 구동 장치 및 구동 방법{A PLASMA DISPLAY PANEL, A DRIVING APPARATUS AND A DRIVING METHOD OF THE SAME}
본 발명은 플라즈마 디스플레이 패널(plasma display panel; PDP)의 구동장치 및 구동 방법에 관한 것이다.
최근 평면 디스플레이 장치 중에서 PDP는 다른 디스플레이 장치에 비해 휘도 및 발광 효율이 높고 시야각이 넓다는 장점으로 인하여 평면 디스플레이 장치로서 각광을 받고 있다.
플라즈마 디스플레이 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 먼저 도 1 및 도 2를 참조하여 플라즈마 디스플레이 패널의 구조에 대하여 설명한다.
도 1은 플라즈마 디스플레이 패널의 일부 사시도이며, 도 2는 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다.
도 1에 나타낸 바와 같이, 플라즈마 디스플레이 패널은 서로 마주보며 떨어져 있는 두 개의 유리 기판(1, 6)을 포함한다. 유리 기판(1) 위에는 주사 전극(4)과 유지 전극(5)이 쌍을 이루어 평행하게 형성되어 있으며, 주사 전극(4)과 유지 전극(5)은 유전체층(2) 및 보호막(3)으로 덮여 있다. 유리 기판(6) 위에는 복수의 어드레스 전극(8)이 형성되어 있으며, 어드레스 전극(8)은 절연체층(7)으로 덮여 있다. 어드레스 전극(8) 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 격벽(9)이 형성되어 있다. 또한 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 유리 기판(1, 6)은 주사 전극(4)과 어드레스 전극(8) 및 유지 전극(5)과 어드레스 전극(8)이 직교하도록 방전 공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스전극(8)과, 쌍을 이루는 주사 전극(4)과 유지 전극(5)과의 교차부에 있는 방전 공간(11)이 방전 셀(12)을 형성한다.
그리고 도 2에 나타낸 바와 같이, 플라즈마 디스플레이 패널의 전극은 n×m의 매트릭스 구조를 가지고 있다. 복수의 어드레스 전극(A1-Am)이 세로 방향으로 배열되어 있고 가로 방향으로 복수의 주사 전극(Y1-Yn) 및 유지 전극(X1 -Xn)이 쌍으로 배열되어 있다.
일반적으로 플라즈마 디스플레이 패널은 한 프레임이 복수의 서브필드로 나누어져 구동되며, 서브필드의 조합에 의해 계조가 표현된다. 일반적으로 각 서브필드는 리셋 기간, 어드레스 기간, 유지 기간으로 이루어진다.
리셋 기간은 이전의 유지방전으로 형성된 벽 전하를 소거하고 다음의 어드레스 방전을 안정적으로 수행하기 위해 벽 전하를 셋업(setup) 하는 역할을 한다. 어드레스 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽 전하를 쌓아두는 동작을 수행하는 기간이다. 유지 기간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 유지방전을 수행하는 기간이다.
이때, 벽전하란 각 전극에 가깝게 방전 셀의 벽(예를 들어, 유전체층)에 형성되어 전극에 축적되는 전하를 말한다. 이러한 벽전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 벽전하가 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명된다. 또한 벽전압은 벽전하에 의해서 방전 셀의 벽에 형성되는 전위차를 말한다.
한편, 최근에는 PDP의 효율을 향상시키기 위한 방법으로 방전 가스 중 크세논(Xe)의 비율을 10% 이상으로 높여서 사용하는데, Xe의 비율이 높아질수록 방전 개시 전압도 높아진다. 따라서, Y 램프 하강 구간에서 Y 전극의 전압을 음의 전압(VscL)까지 낮추고, 어드레스 구간에서 Y 전극에 인가되는 주사 펄스도 음의 전압(VscL)으로 낮추었다. 이러한 구동 파형을 도 3에 도시하였다.
도 4는 X, Y 전극에 도 3의 구동 파형을 인가하기 위한 구동 회로이다.
도 4에 도시된 바와 같이, 도 3과 같은 구동 파형을 인가하기 위한 구동회로는 메인 패스상에 형성되어 상승하는 리셋 전압이 유지방전부에 영향을 주지 못하도록 하는 스위치(Ypp)와, 하강하는 리셋 전압이 유지방전 전압의 기저전압보다 낮은 전압(VscL)까지 감소했을 때 이 전압이 다른 회로에 영향을 주지 못하도록 하는 스위치(Ypn)를 포함한다.
그런데, 도 3에서 하강 리셋 펄스를 인가하기 전 Y 전극에 전압(Vs)을 인가했을 때 스위치(Ypn)의 드레인의 전압은 Y 전극의 전압과 같은 전압(Vs)이 된다. 이후, 스위치(Ypn)를 오프시킨 상태에서 스위치(Yfr)를 온 시켜서 Y 전극에 하강 리셋 펄스를 인가하면 스위치(Ypn)의 드레인의 전압은 전압(Vs)인 상태에서 소스의 전압은 전압(VscL)까지 하강한다.
따라서, 스위치(Ypn)의 드레인-소스 사이에는 전압(Vs-VscL)의 높은 내압이 걸리게 되며, 이를 견디기 위해 내압이 높은 스위치를 사용해야 하기 때문에 제조비용이 상승하게 된다.
본 발명이 이루고자 하는 기술적 과제는 2개의 스위치로 하강 리셋 펄스를 인가함으로써 메인 패스 상에 형성되는 스위치의 내압을 낮추는 플라즈마 디스플레이 패널의 구동장치를 제공하는 것이다.
이러한 과제를 해결하기 위한 본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동 장치는 제1 전극과 제2 전극이 형성된 플라즈마 디스플레이 패널의 제1 전극에 서서히 하강하는 파형을 인가하는 플라즈마 디스플레이 패널의 구동장치로서,
상기 제1 전극에 유지방전 전압을 인가하는 유지 구동부; 상기 유지 구동부에 드레인이 전기적으로 연결되고, 상기 제1 전극에 소스가 전기적으로 연결되는 제1 트랜지스터; 상기 제1 전극에 드레인이 전기적으로 연결되고, 제1 전압을 공급하는 제1 전원에 소스가 전기적으로 연결되는 제2 트랜지스터; 및 상기 유지 구동부와 상기 제1 트랜지스터의 드레인 사이에 드레인이 전기적으로 연결되고, 제2 전압을 공급하는 제2 전원에 소스가 전기적으로 연결되는 제3 트랜지스터를 포함하며, 상기 제1 전극의 전압이 상기 제2 전압까지 서서히 하강한 후, 상기 제2전압에서 상기 제1 전압까지 서서히 하강한다.
상기 유지 구동부에 소스가 전기적으로 연결되고, 상기 제1 트랜지스터의 드레인에 드레인이 전기적으로 연결되는 제4 트랜지스터를 더 포함하며,
상기 제3 트랜지스터의 드레인이 상기 제1 트랜지스터와 상기 제4 트랜지스터의 접점에 전기적으로 연결되거나, 상기 제3 트랜지스터의 드레인이 상기 제4 트랜지스터와 상기 유지 구동부의 접점에 전기적으로 연결될 수 있다.
또한, 상기 제1 전극에 상기 제2 전압에서 상기 제1 전압까지 하강하는 파형이 인가될 때, 상기 제1 트랜지스터의 드레인과 소스 사이의 전압은 상기 제2 전압과 크기가 같은 것이 바람직하다.
본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동 방법은 제1 전극 및 제2 전극 사이에 형성되는 패널 커패시터와, 상기 제패널 커패시터에 유지 전압을 인가하는 유지 구동부에 드레인이 전기적으로 연결되고 상기 제1 전극에 소스가 전기적으로 연결되는 제1 트랜지스터를 포함하는 플라즈마 디스플레이 패널의 구동 방법으로서,
리셋 구간에,
a) 상기 제1 트랜지스터와 상기 유지 구동부 사이에 드레인이 연결된 제2 트랜지스터를 통하여 상기 제1 전극의 전압이 제1 전압부터 제2 전압까지 하강하도록 하는 단계; 및 b) 상기 제1 전극과 상기 제1 트랜지스터 사이에 드레인이 연결된 제3 트랜지스터를 통하여 상기 제1 전극의 전압이 상기 제2 전압부터 제3 전압까지 하강하도록 하는 단계를 포함한다.
상기 b) 단계에서,
상기 제1 트랜지스터의 내압은 상기 제3 전압과 크기가 같은 것이 바람직하다.
또한, 본 발명의 특징에 따른 플라즈마 디스플레이 패널은 제1 전극과 제2 전극이 형성된 패널; 상기 패널을 구동하기 위한 파형을 인가하는 구동부를 포함하며,
상기 구동부는,
유지구간에 상기 제1 전극에 유지방전을 위한 제1 전압을 공급하는 제1 전원과 제1 노드 사이에 전기적으로 연결된 제1 트랜지스터; 상기 제1 노드에 소스가 전기적으로 연결되고 제2 노드에 드레인이 전기적으로 연결된 제2 트랜지스터; 상기 제2 노드에 드레인이 전기적으로 연결되고 제3 노드에 소스가 전기적으로 연결된 제3 트랜지스터; 상기 제3 노드에 드레인이 전기적으로 연결되고 제2 전압을 인가하는 제2 전원에 소스가 전기적으로 연결되며, 상기 제1 전극의 전압이 서서히 하강하도록 동작하는 제4 트랜지스터; 상기 제1 노드에 드레인이 전기적으로 연결되고 상기 제2 전압보다 작은 제3 전압을 인가하는 제3 전원에 소스가 전기적으로 연결되며, 상기 제1 전극의 전압이 서서히 하강하도록 동작하는 제5 트랜지스터를 포함하며, 상기 제3 노드에 상기 제1 전극이 연결된다.
또한, 상기 구동부는,
상기 제4 트랜지스터가 턴 온되어 상기 제1 전극의 전압이 소정전압까지 하강한 후에, 상기 제5 트랜지스터가 턴 온되어 상기 제1 전극의 전압이 상기 제3 전압까지 하강하도록 한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널에 대하여 도 4를 참고로 하여 상세하게 설명한다.
도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치를 나타내는 도면이다.
도 5에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치는 플라즈마 패널(100), 어드레스 구동부(200), Y 전극 구동부(320), X 전극 구동부(340) 및 제어부(400)를 포함한다.
플라즈마 패널(100)은 열 방향으로 배열되어 있는 다수의 어드레스 전극(A1~Am), 행 방향으로 배열되어 있는 제1 전극(Y1~Yn)(이하, Y 전극이라고 함) 및 제2 전극(X1~Xn)(이하, X 전극이라고 함)을 포함한다.
어드레스 구동부(200)는 제어부(200)로부터 어드레스 구동 제어 신호(SA)를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다.
Y 전극 구동부(320) 및 X 전극 구동부(340)는 제어부(200)로부터 각각 Y 전극 구동신호(SY)와 X 전극 구동신호(SX)를 수신하여 X 전극과 Y전극에 인가한다.
제어부(400)는 외부로부터 영상신호를 수신하여, 어드레스 구동제어신호(SA), Y 전극 구동신호(SY) 및 X 전극 구동신호(SX)를 생성하여 각각 어드레스 구동부(200), Y 전극 구동부(320) 및 X 전극 구동부(340)에 전달한다.
도 6은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 Y 전극 구동부(320)의 상세 회로도이다.
도 6에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 Y 전극 구동부(320)는 리셋 구동부(321), 주사 구동부(322) 및 유지 구동부(323)를 포함한다.
리셋 구동부(321)는 리셋 구간에서 상승하는 리셋 파형을 생성하는 상승 램프부(321a)와 하강하는 리셋 파형을 생성하는 하강 램프부(321b)를 포함한다.
상승 램프부(321a)는 전원(Vset-Vs), 플로팅 전원으로 동작하는 커패시터(Cset), 램프 스위치(Yrr) 및 전류의 역류를 방지하기 위하여 메인 패스에 형성되는 스위치(Ypp)를 포함하며, 하강 램프부(321b)는 전원(VscL)에 연결된 램프 스위치(Yfr), 전류의 역류를 방지하기 위하여 메인 패스에 형성되는 스위치(Ynp)를 포함한다. 또한, 하강 램프부(321b)는 스위치(Ypp)와 스위치(Ypn)의 접점과 접지(GND) 사이에 연결되는 램프 스위치(Yer)를 더 포함한다.
주사 구동부(322)는 어드레스 구간에서 주사펄스를 생성하며, 전원(VscH, VscL), 커패시터(Csc), 스위치(YscL) 및 스위치(Ysc)를 포함하는 스캔 드라이버 IC를 포함한다.
유지 구동부(323)는 유지 구간에서 유지방전 펄스를 생성하며, 전원(Vs)과 접지(GND) 사이에 연결된 스위치(Ys, Yg)를 포함한다.
여기서, 패널 커패시터(Cp)는 X 전극과 Y 전극 사이의 커패시턴스 성분을 등가적으로 나타낸 것이다. 또한, 편의상 패널 커패시터(Cp)의 X 전극은 접지 단자에 연결된 것으로 표시하였으나, 실제로 X 전극에는 X 전극 구동부(340)가 연결되어 있다.
이러한 본 발명의 제1 실시예에 따른 Y 전극 구동부(320)에 의해 패널 커패시터(Cp)에 하강하는 리셋 펄스가 인가되는 과정을 도 7a 및 도 7b를 참조하여 설명하면 다음과 같다.
도 7a 및 도 7b는 본 발명의 제1 실시예에 따른 Y 전극 구동부(320)의 리셋 구간에서 패널 커패시터(Cp)의 Y 전극에 하강하는 리셋 파형이 인가될 때의 전류 경로를 나타내는 도면이다.
Y 전극에 하강하는 리셋 파형이 인가되기 전, 스위치(Ys, Ypn)가 온 되고 스위치(Ypp)가 오프되어 Y 전극에는 전압(Vs)이 인가된 상태이다. 따라서, 스위치(Ypn)의 소스와 드레인의 전압은 전압(Vs)이다.
이후, 스위치(Ypn)가 오프되고 스위치(Yer)가 온 되면, 패널 커패시터(Cp)-스위치(Ysc)-스위치(Ypn)의 바디 다이오드-스위치(Yer)-접지단(GND)의 경로(도 7a의 경로)를 통하여 패널 커패시터(Cp)에는 전압(Vs)에서 0V까지 서서히 감소하는 제1 단계의 하강 램프 파형이 인가된다. 이때, 스위치(Ypn)의 소스와 드레인의 전압도 0V가 된다.
다음, 스위치(Ypn)가 오프된 상태에서 스위치(Yer)가 오프되고 스위치(Yfr)가 온 되면, 패널 커패시터(Cp)-스위치(Ysc)-스위치(Yfr)-전원(VscL)의 경로(도 7b의 경로)를 통하여 패널 커패시터(Cp)에는 0V에서 전압(VscL)까지 서서히 감소하는 제2 단계의 하강 램프 파형이 인가된다.
이때, 스위치(Ypn)의 소스 전압은 전압(VscL)이 되고, 스위치(Ypn)은 오프 상태이므로 스위치(Ypn)의 드레인 전압은 0V이다. 그러므로, 스위치(Ypn)의 소스-드레인의 내압은 전압(VscL)이 되어, 종래 대비 스위치(Ypn)의 내압이 전압(Vs) 만큼 감소되었음을 알 수 있고, 이에 따라 스위치(Ypn)로서 내압이 낮은 스위치를 사용할 수 있다.
그런데, 본 발명의 제1 실시예에 따른 램프 구동부(321)에서 제1 단계의 하강 램프 파형을 생성하는 스위치(Yer)는 상승 램프 파형을 생성하는 스위치(Yrr)와 직렬로 연결되어 있다. 따라서, 스위치(Yrr)가 온 되어 패널 커패시터(Cp)에 상승 램프 파형이 인가될 때 스위치(Yer)의 드레인 전압은 전압(Vset)이 되고, 스위치(Yer)의 소스는 접지단(GND)에 연결되어 있으므로 스위치(Yer)의 드레인-소스 간에 걸리는 전압은 전압(Vset)이 된다.
그러므로, 본 발명의 제1 실시예에 따른 램프 구동부(321)에서 스위치(Ypn)로는 내압이 낮은 스위치를 사용할 수 있지만, 스위치(Yer)로는 내압이 매우 높은 스위치를 사용해야 한다.
이러한 단점을 보완하기 위하여 본 발명의 제2 실시예에서는 스위치(Ypn)와 스위치(Yer)의 내압을 모두 낮출 수 있는 하강 램프부를 포함하는 플라즈마 디스플레이 패널의 구동장치를 제공한다.
도 8은 이러한 본 발명의 제2 실시예에 따른 하강 램프부(321c)를 포함하는 Y 전극 구동부(320)를 나타낸 것이다.
도 8에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 하강 램프부(321c)는 상승 램프부(321a)의 정전압 커패시터(Cset)와 접지단(GND) 사이에 연결되어 전압(Vs)부터 0V까지 하강하는 제1 단계 하강 램프 파형을 생성하는 램프 스위치(Yer), 패널 커패시터(Cp)와 전원(VscL) 사이에 연결되어 0V부터 전압(VscL)까지 하강하는 제2 단계 하강 램프 파형을 생성하는 램프 스위치(Yfr) 및 전류의 역류를 방지하기 위하여 메인 패스에 형성되는 스위치(Ynp)를 포함한다.
이러한 본 발명의 제2 실시예에 따른 하강 램프부(321c)를 포함하는 Y 전극 구동부(320)에 의해 패널 커패시터(Cp)에 하강하는 리셋 펄스가 인가되는 과정을 도 9a 및 도 9b를 참조하여 설명하면 다음과 같다.
도 9a 및 도 9b는 본 발명의 제2 실시예에 따른 Y 전극 구동부(320)의 리셋 구간에서 패널 커패시터(Cp)의 Y 전극에 하강하는 리셋 파형이 인가될 때의 전류 경로를 나타내는 도면이다.
본 발명의 제2 실시예에 따른 Y 전극 구동부는 본 발명의 제1 실시예와 마찬가지로 Y 전극에 하강하는 리셋 파형이 인가되기 전, 스위치(Ys, Ypn)가 온 되고 스위치(Ypp)가 오프되어 Y 전극에는 전압(Vs)이 인가된 상태이다. 따라서, 스위치(Ypn)의 소스와 드레인의 전압은 전압(Vs)이다.
이후, 스위치(Ypn)가 오프되고 스위치(Ypp, Yer)가 온 되면, 패널 커패시터(Cp)-스위치(Ysc)-스위치(Ypn)의 바디 다이오드-스위치(Ypp)-스위치(Yer)-접지단(GND)의 경로(도 9a의 경로)를 통하여 패널 커패시터(Cp)에는 전압(Vs)에서 0V까지 서서히 감소하는 제1 단계의 하강 램프 파형이 인가된다. 이때, 스위치(Ypn)의 소스와 드레인의 전압도 0V가 된다.
다음, 스위치(Ypn)가 오프된 상태에서 스위치(Ypp, Yer)가 오프되고 스위치(Yfr)가 온 되면, 패널 커패시터(Cp)-스위치(Ysc)-스위치(Yfr)-전원(VscL)의 경로(도 9b의 경로)를 통하여 패널 커패시터(Cp)에는 0V에서 전압(VscL)까지 서서히 감소하는 제2 단계의 하강 램프 파형이 인가된다.
이때, 스위치(Ypn)의 소스 전압은 전압(VscL)이 되고, 스위치(Ypn)은 오프 상태이므로 스위치(Ypn)의 드레인 전압은 0V이다. 그러므로, 스위치(Ypn)의 소스-드레인의 내압은 전압(VscL)이 된다.
도 10은 본 발명의 제1 및 제2 실시예에 따른 램프 구동부(321)에서 스위치(Ypn)의 소스와 드레인에 걸리는 전압 파형을 나타낸 것이다.
한편, 본 발명의 제2 실시예에 따른 램프 구동부(321)에서 제1 단계의 하강 램프 파형을 생성하는 스위치(Yer)는 상승 램프부(321a)의 커패시터(Cset)와 유지 구동부(323)의 스위치(Ys)의 접점에 연결되어 있다. 따라서, 스위치(Yer)의 소스-드레인 전압은 전압(Vs)이 된다.
그러므로, 본 발명의 제2 실시예에 따른 램프 구동부(321)의 스위치(Yer)로는 본 발명의 제1 실시예에 따른 램프 구동부(321)에 사용되는 스위치(Yer)보다 내압이 낮은 스위치를 사용할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.
이상에서 설명한 바와 같이 본 발명에 의하면, 리셋 구간에 Y 전극에 하강 램프 파형을 인가하는 회로로서 2개의 램프 스위치를 사용하여 2단계로 하강 램프 파형을 인가함으로써 메인 패스 상에 생성되어 하강 램프 파형이 인가될 때 전류의 경로를 차단하는 스위치의 내압을 낮출 수 있다.
도 1은 플라즈마 디스플레이 패널의 일부 사시도이다.
도 2는 플라즈마 디스플레이 패널의 전극 배열도이다.
도 3은 종래 기술에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.
도 4는 도 3의 구동 파형을 인가하기 위한 구동 회로이다.
도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치를 나타내는 도이다.
도 6은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 Y 전극 구동부의 상세 회로도이다.
도 7a 및 도 7b는 본 발명의 제1 실시예에 따른 Y 전극 구동부에 의하여 리셋 구간에서 패널 커패시터(Cp)의 Y 전극에 하강하는 리셋 파형이 인가될 때의 전류 경로를 나타내는 도이다.
도 8은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 Y 전극 구동부의 상세 회로도이다.
도 9a 및 도 9b는 본 발명의 제2 실시예에 따른 Y 전극 구동부에 의하여 리셋 구간에서 패널 커패시터(Cp)의 Y 전극에 하강하는 리셋 파형이 인가될 때의 전류 경로를 나타내는 도이다.
도 10은 본 발명의 제1 및 제2 실시예에 따른 램프 구동부에서 스위치(Ypn)의 소스와 드레인에 걸리는 전압 파형을 나타낸 것이다.

Claims (13)

  1. 제1 전극과 제2 전극이 형성된 플라즈마 디스플레이 패널의 제1 전극에 서서히 하강하는 파형을 인가하는 플라즈마 디스플레이 패널의 구동장치에 있어서,
    상기 제1 전극에 유지방전 전압을 인가하는 유지 구동부;
    상기 유지 구동부에 드레인이 전기적으로 연결되고, 상기 제1 전극에 소스가 전기적으로 연결되는 제1 트랜지스터;
    상기 제1 전극에 드레인이 전기적으로 연결되고, 제1 전압을 공급하는 제1 전원에 소스가 전기적으로 연결되는 제2 트랜지스터; 및
    상기 유지 구동부와 상기 제1 트랜지스터의 드레인 사이에 드레인이 전기적으로 연결되고, 제2 전압을 공급하는 제2 전원에 소스가 전기적으로 연결되는 제3 트랜지스터를 포함하며,
    상기 제1 전극의 전압이 상기 제2 전압까지 서서히 하강한 후, 상기 제2전압에서 상기 제1 전압까지 서서히 하강하는
    플라즈마 디스플레이 패널의 구동장치.
  2. 제1항에 있어서,
    상기 유지 구동부에 소스가 전기적으로 연결되고, 상기 제1 트랜지스터의 드레인에 드레인이 전기적으로 연결되는 제4 트랜지스터를 더 포함하는
    플라즈마 디스플레이 패널의 구동장치.
  3. 제2항에 있어서,
    상기 제3 트랜지스터의 드레인이 상기 제1 트랜지스터와 상기 제4 트랜지스터의 접점에 전기적으로 연결되는
    플라즈마 디스플레이 패널의 구동장치.
  4. 제3항에 있어서,
    상기 제1 트랜지스터는 바디다이오드를 포함하며,
    상기 제1 트랜지스터의 바디다이오드-제3 트랜지스터의 경로를 통하여 상기 제1 전극의 전압이 상기 제3 전압에서 상기 제2 전압까지 하강하고,
    상기 제2 트랜지스터를 통하여 상기 제1 전극의 전압이 상기 제2 전압에서 상기 제1 전압까지 하강하는
    플라즈마 디스플레이 패널의 구동장치.
  5. 제2항에 있어서,
    상기 제3 트랜지스터의 드레인이 상기 제4 트랜지스터와 상기 유지 구동부의 접점에 전기적으로 연결되는
    플라즈마 디스플레이 패널의 구동장치.
  6. 제4항에 있어서,
    상기 제1 트랜지스터는 바디다이오드를 포함하며,
    상기 제1 트랜지스터의 바디다이오드-제4 트랜지스터-제3 트랜지스터의 경로를 통하여 상기 제1 전극의 전압이 상기 제3 전압에서 상기 제2 전압까지 하강하고,
    상기 제2 트랜지스터를 통하여 상기 제1 전극의 전압이 상기 제2 전압에서 상기 제1 전압까지 하강하는
    플라즈마 디스플레이 패널의 구동장치.
  7. 제1항에 있어서,
    상기 제1 전압은 음의 전압인 플라즈마 디스플레이 패널의 구동장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    제4 전압을 인가하는 제3 전원과, 상기 제1 트랜지스터와 상기 제4 트랜지스터의 사이에 전기적으로 연결되어 상기 제 1 전극에 상승하는 파형을 인가하는 제5 트랜지스터를 더 포함하며,
    상기 제5 트랜지스터가 온 되었을 때 상기 제4 트랜지스터는 오프되는
    플라즈마 디스플레이 패널의 구동장치.
  9. 제5항 또는 제6항에 있어서,
    상기 제1 전극에 상기 제2 전압에서 상기 제1 전압까지 하강하는 파형이 인가될 때, 상기 제1 트랜지스터의 드레인과 소스 사이의 전압은 상기 제2 전압과 크기가 같은
    플라즈마 디스플레이 패널의 구동장치.
  10. 제1 전극 및 제2 전극 사이에 형성되는 패널 커패시터와, 상기 제패널 커패시터에 유지 전압을 인가하는 유지 구동부에 드레인이 전기적으로 연결되고 상기 제1 전극에 소스가 전기적으로 연결되는 제1 트랜지스터를 포함하는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    리셋 구간에,
    a) 상기 제1 트랜지스터와 상기 유지 구동부 사이에 드레인이 연결된 제2 트랜지스터를 통하여 상기 제1 전극의 전압이 제1 전압부터 제2 전압까지 하강하도록 하는 단계; 및
    b) 상기 제1 전극과 상기 제1 트랜지스터 사이에 드레인이 연결된 제3 트랜지스터를 통하여 상기 제1 전극의 전압이 상기 제2 전압부터 제3 전압까지 하강하도록 하는 단계
    를 포함하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제10항에 있어서,
    상기 b) 단계에서,
    상기 제1 트랜지스터의 내압은 상기 제3 전압과 크기가 같은
    플라즈마 디스플레이 패널의 구동방법.
  12. 제1 전극과 제2 전극이 형성된 패널;
    상기 패널을 구동하기 위한 파형을 인가하는 구동부를 포함하며,
    상기 구동부는,
    유지구간에 상기 제1 전극에 유지방전을 위한 제1 전압을 공급하는 제1 전원과 제1 노드 사이에 전기적으로 연결된 제1 트랜지스터;
    상기 제1 노드에 소스가 전기적으로 연결되고 제2 노드에 드레인이 전기적으로 연결된 제2 트랜지스터;
    상기 제2 노드에 드레인이 전기적으로 연결되고 제3 노드에 소스가 전기적으로 연결된 제3 트랜지스터;
    상기 제3 노드에 드레인이 전기적으로 연결되고 제2 전압을 인가하는 제2 전원에 소스가 전기적으로 연결되며, 상기 제1 전극의 전압이 서서히 하강하도록 동작하는 제4 트랜지스터;
    상기 제1 노드에 드레인이 전기적으로 연결되고 상기 제2 전압보다 작은 제3 전압을 인가하는 제3 전원에 소스가 전기적으로 연결되며, 상기 제1 전극의 전압이 서서히 하강하도록 동작하는 제5 트랜지스터를 포함하며,
    상기 제3 노드에 상기 제1 전극이 연결된
    플라즈마 디스플레이 패널.
  13. 제12항에 있어서,
    상기 구동부는,
    상기 제4 트랜지스터가 턴 온되어 상기 제1 전극의 전압이 소정전압까지 하강한 후에, 상기 제5 트랜지스터가 턴 온되어 상기 제1 전극의 전압이 상기 제3 전압까지 하강하도록 하는
    플라즈마 디스플레이 패널.
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