KR100570748B1 - 플라즈마 표시패널 및 그의 구동방법 - Google Patents

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Abstract

본 발명은, 리셋파형의 개선을 통하여 어드레스 방전을 안정적으로 발생시키는 플라즈마 표시패널 및 그의 구동방법을 제공한다.
본 발명은, 제1 및 제2전극 라인들이 교대로 나란히 배열되고 어드레스전극들이 상기 라인들과 교차되는 배열되고, 리셋기간, 어드레스기간 및 유지기간을 포함하는 구동파형이 인가되어 구동되는 플라즈마 표시패널의 구동방법으로서, 리셋기간 동안, 먼저, 제1전극에 제1전압부터 제2전압까지 하강하는 하강전압을 인가하고 제2전극에 제3전압을 인가한다. 그 다음, 제1전극에 제2전압부터 제4전압까지 상승하는 상승전압을 인가하고, 제2전극에 제3전압에서 제5전압까지 상승하는 상승전압을 인가한다.
플라즈마 표시패널, 리셋기간, 어드레스방전

Description

플라즈마 표시패널 및 그의 구동방법{Plasma display panel and Method for deriving the same}
도 1은 일반적인 플라즈마 표시패널의 구조를 보여주는 부분분해 사시도이다.
도 2는 도 1의 플라즈마 디스플레이 패널의 전극들의 배열을 개략적으로 보여주는 도면이다.
도 3은 앞서 설명한 3전극을 갖는 플라즈마 표시패널의 서브필드의 구동파형을 보여주는 도면이다.
도 4는 서브필드마다 인가되는 구동파형으로서, 리셋파형과 어드레스파형과의 관계를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 플라즈마 표시패널에 인가되는 구동파형을 보여주는 도면이다.
도 6은 본 발명에 따른 플라즈마 표시패널의 구성을 개략적으로 보여주는 도면이다.
본 발명은 플라즈마 표시패널(plasma display panel: PDP) 및 그 구동방법에 관한 것으로, 특히 표시 휘도를 높일 수 있는 플라즈마 표시패널 및 그 구동방법에 관한 것이다.
최근 액정표시장치(liquid crystal display; LCD), 전계 방출 표시장치(field emission display; FED), 플라즈마 표시패널 등의 평면 표시 장치가 활발히 개발되고 있다. 이들 평면 표시 장치 중에서 플라즈마 표시패널은 다른 평면 표시 장치에 비해 휘도 및 발광효율이 높으며 시야각이 넓다는 장점이 있다. 따라서, 플라즈마 표시패널이 40인치 이상의 대형 표시 장치에서 종래의 CRT(cathode ray tube)를 대체할 표시 장치로서 각광받고 있다.
먼저, 도 1을 참조하여 일반적인 플라즈마 표시패널의 구조에 대하여 설명한다.
도 1은 일반적인 플라즈마 표시패널의 구조를 보여주는 부분분해 사시도이다.
도 1에 도시한 바와 같이, 제1유리기판(1) 위에는 유전체층(2) 및 보호막(3)으로 덮인 주사전극(4)과 유지전극(5)이 쌍을 이루어 평행하게 설치된다. 제2유리기판(6) 위에는 절연체층(7)으로 덮인 복수의 어드레스전극(8)이 설치된다. 어드레스전극(8)들 사이에 있는 절연체층(7) 위에는 어드레스전극(8)과 평행하게 격벽(9)이 형성되어 있다. 또한, 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 제1유리기판(1)과 제2유리기판(6)은 주사전극(4)과 어드레스전극(8) 및 유지전극(5)과 어드레스전극(8)이 직교하도록 방전공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스전극(8)과, 쌍을 이루는 주사전극(4)과 유지전극(5)과의 교차부에 있는 방전공간이 방전셀(12)을 형성한다.
도 2는 도 1의 플라즈마 표시패널의 전극들의 배열을 개략적으로 보여주는 도면이다.
도 2에 도시한 바와 같이, 플라즈마 표시패널의 전극들은 m×n의 매트릭스 구성을 가지고 있으며, 구체적으로 열 방향으로는 어드레스전극(A1~Am)이 배열되어 있고 행방 향으로는 n행의 주사전극(Y1~Yn)(이하, Y전극 이라 명명함) 및 유지전극(X1~Xn)(이하, X전극이라고 명명함)이 교대로 배열되어 있다. 즉, X전극(X1~Xn)과 Y전극(Y1~Yn)은 어드레스전극(A1~Am)과 직교되도록 제1유리기판(1)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점마다 방전셀(12)이 형성된다. 방전셀(12)의 방전공간에는 플라즈마 형성용 가스가 밀봉되고, 3전극에 인가되는 펄스에 의해 방전되어 화상을 표시한다.
상기한 바와 같은 구조의 플라즈마 표시 패널(1)의 구동방법으로서, 서브필드가 리셋기간, 어드레스 기간 및 유지기간으로 분할되어 구동되는 어드레스-표시 분리(ADS: Address and Display period Separated) 구동방법이 미국특허 제5541618호에 개시되어 있다.
도 3은 어드레스-표시 분리 구동방법에서 사용되는 플라즈마 표시패널의 서브필드의 구동파형을 보여주는 도면이다.
도 3에서와 같이, 각 서브필드는 리셋기간, 어드레스기간 및 유지기간으로 구성된다. 리셋기간은 이전의 유지 방전의 벽전하 상태를 소거하고, 다음의 어드레 스 방전을 안정적으로 수행하기 위해 벽전하를 셋업(setup)하는 역할을 한다.
여기서, 벽전하란 각 전극에 가깝게 방전 셀의 벽(예를 들어, 유전체층)에 형성되어 전극에 축적되는 전하를 말한다. 이러한 벽전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 벽전하가 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명된다. 또한 벽전압은 벽전하에 의해서 방전셀의 벽에 형성되는 전위차를 말한다.
어드레스기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽전하를 쌓는 동작을 수행하는 기간이다. 유지기간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 기간이다.
이와 같은 어드레스-표시 분리 구동방법에서, 어드레스 방전은, 통상 주사전극에 인가하는 주사펄스 및 데이터 전극에 인가하는 데이터 펄스의 인가시점을 기준으로, 어드레스방전 지연시간 이후에 발생된다. 하나의 주사선에 할당되는 어드레스 시간보다 어드레스방전 지연시간이 크게 되는 경우 어드레스 방전의 실패확률은 높아진다.
서브필드의 수가 증가할 수록 또는 고화질이 요구될 수록, 플라즈마 표시패널에서 고속 어드레싱 기술이 더욱 요구된다. 이것은 제한된 1TV 필드시간에 대한 어드레스 기간에 할당되는 시간의 비율을 낮추어야 하기 때문이다.
그러나 어드레스방전 지연시간을 줄이지 않고 어드레스 기간을 짧게 하려고 하면, 어드레스방전이 발생하지 않고(방전 실패), 이 어드레스방전 실패는 서브필드 유지방전 실패로 이어져 표시패널의 저방전 현상이 발생하게 된다.
따라서 고속 어드레스 구동을 위해서는 어드레스방전 지연시간의 단축이 절실이 요구된다. 이와 같은 고속 어드레스 방전은, 패널 방전셀 설계, MgO 재료 연구, 방전가스연구, 구동파형 설계 등의 가능한 모든 설계변수에 대한 고려가 필요하므로, 고속 어드레스 방전을 달성하는 방법은 복잡하다는 문제점이 있었다.
상기 문제점을 해결하기 위한 본 발명의 기술적 과제는, 리셋파형의 개선을 통하여 어드레스 방전을 안정적으로 발생시키는 플라즈마 표시패널 및 그의 구동방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 첫째 특징에 따른 플라즈마 표시패널의 구동방법은,
제1 및 제2전극 라인들이 교대로 나란히 배열되고 어드레스전극들이 상기 라인들과 교차되는 배열되고, 리셋기간, 어드레스기간 및 유지기간을 포함하는 구동파형이 인가되어 구동되는 플라즈마 표시패널의 구동방법으로서,
상기 리셋기간 동안,
a) 상기 제1전극에 제1전압부터 제2전압까지 하강하는 하강전압을 인가하고, 상기 제2전극에 제3전압을 인가하는 단계; 및
b) 상기 제1전극에 제2전압부터 제4전압까지 상승하는 상승전압을 인가하고, 상기 제2전극에 제3전압에서 제5전압까지 상승하는 상승전압을 인가하는 단계
를 포함한다.
상기 b) 단계에서 상기 제1전극에 제2전압을 소정 시간 유지시킨 후 제2전압부터 제4전압까지 상승하는 상승전압을 인가할 수 있다.
상기 제2전압은 접지전압일 수 있다.
상기 제4전압은 상기 어드레스 기간에 상기 제1전극에 인가되는 하이레벨 전압일 수 있다.
다르게는, 상기 제4전압은 상기 어드레스 기간에 상기 제1전극에 인가되는 하이레벨 전압보다 큰 전압일 수도 있다.
상기 제5전압은 상기 어드레스 기간에 상기 제2전극에 인가되는 전압일 수 있다.
상기 b) 단계에서, 제2전압부터 제4전압까지 상승하는 상기 상승램프의 기울기는, 제3전압에서 제5전압까지 상승하는 상기 상승램프의 기울기보다 작을 수 있다.
상기 어드레스 기간 동안, 상기 제1전극에 인가되는 로우레벨전압은 상기 제2전압보다 높은 전위일 수 있다.
상기 a) 단계 전에 상기 제1전극에 제1전압부터 제6전압까지 상승하는 상승전압을 인가하고, 상기 제2전극에는 제7전압을 인가하는 단계를 더 포함할 수 있다.
본 발명의 둘째 특징에 따른 플라즈마 표시패널은,
주사 및 유지전극 라인들이 교대로 나란히 배열되고 어드레스전극들이 상기 라인들과 교차되는 배열되고, 상기 주사 및 유지전극에 구동신호를 인가하는 구동 부를 포함하는 플라즈마 표시패널로서,
상기 구동부는,
상기 주사전극에, 상기 제1전압부터 제2전압까지 하강하는 하강전압 및 제2전압부터 제4전압까지 상승하는 제1상승전압을 포함하는 구동파형을 리셋기간 동안에 인가하고,
상기 유지전극에, 상기 하강전압이 인가되는 동안 제3전압을 인가하며 상기 제1상승전압이 인가되는 동안에 제3전압에서 제5전압까지 상승하는 제2상승전압을 포함하는 구동파형을 인가한다.
상기 제1상승전압을 인가하기 전에 상기 제1전극에 소정 시간 동안 상기 제2전압을 인가할 수 있다.
상기 제2전압은 접지전압일 수 있다.
상기 제4전압은 상기 어드레스 기간에 상기 주사전극에 인가되는 하이레벨 전압이거나, 하이레벨 전압보다 큰 전압일 수 있다.
상기 제5전압은 상기 어드레스 기간에 상기 제2전극에 인가되는 전압일 수 있다.
상기 제1상승램프의 기울기는, 상기 제2상승램프의 기울기보다 작을 수 있다.
상기 어드레스 기간 동안, 상기 제1전극에 인가되는 로우레벨전압은 상기 제2전압보다 높은 전위일 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예들에 대하여 상세하게 설명한다.
도 4는 서브필드마다 인가되는 구동파형으로서, 리셋파형과 어드레스파형과의 관계를 설명하기 위한 도면이다.
도 4에서와 같이, 리세기간에 상승램프 및 하강램프파형이 주사전극에 인가되는 램프리셋에서, 하강램프 이후의 전위(Vnf)와 어드레스 기간에 인가되는 전위(Vscl)의 차가 크면 클수록 방전 형성 지연시간(Tf)이 단축될 수 있다.
전위(Vnf)와 전위(Vscl)의 값이 커지면, 주사전극 위에 쌓여 있는 벽전하에 의해 발생되는 전기장 및 주사전극에 인가되는 외부 바이어스 전압에 의해 발생되는 전기장이 주사전극 및 데이터 전극 사이에 인가된다. 이 때문에 고속 어드레스 방전을 위한 강한 전기장이 형성된다.
데이터 펄스의 존재 유무에 따라 각 셀에서는 어드레스 방전이 일어나게 되고 위에서 언급한 강한 전기장 형성에 따라 어드레스 방전 지연시간은 단축되게 된다.
그러나 전위(Vnf)와 전위(Vscl)의 차이가 커지면, 주사전극 및 어드레스전극 사이에 형성되는 강한 전기장의 부작용이 발생할 수 있다. 형성된 강한 전기장에 의해 주사 전극과 다른 전극 사이 (데이터 전극 또는 공통 유지 전극)에서 우발적인 오류방전이 발생할 수 있으며 이는 어드레스 전극에 데이터를 공급하지 않았음에도 불구하고 어드레스 방전을 일으킨 것과 같은 동일 효과를 발생시켜 유지 오방전을 발생시키게 된다. 즉, 전위(Vnf)와 전위(Vscl)의 차이가 어떠한 수준 이상으로는 증가시킬 수 없게 되므로 고속 어드레스 방전 실현에 어려움을 겪게 된다.
앞서 설명한 방법과는 다른 방법으로, 어드레스방전 지연시간을 단축시키기 위한 방법에는, 어드레스 기간에 어드레스방전을 위하여 인가되는 전압인 전압(Vscl)의 크기를 증가시킬 수 있는 리셋파형을 인가하는 방법이 있다.
도 5는 본 발명의 실시예에 따른 플라즈마 표시패널에 인가되는 리셋기간동안 인가되는 구동파형을 보여주는 도면이다.
리셋기간은 시간(t1), 시간(t2) 및 시간(t3)을 포함한다.
도 5와 같이, 시간(t1) 동안에, Y전극에 전압(Vs)부터 전압(Yset)까지 상승하는 상승램프 전압을 인가한다. 상승램프가 인가되는 동안, X전극은 접지전위가 유지된다.
다음에, 시간(t2) 동안에, Y전극은 전압(Vs)부터 접지전위까지 하강하는 하강램프 전압을 인가한다. 하강램프가 인가되는 동안, X전극에는 전압(Ve)이 인가된다.
그 다음, 시간(t3) 동안에, Y전극은 접지전위에서 어드레스 기간에 어드레싱을 위하여 Y전극에 인가되는 하이레벨의 전압(Vsch)까지 또는 전압(Vsch)보다 높은 특정 전압까지 완만하게 상승하는 상승램프 전압이 인가된다. 다르게는 접지전위가 소정 시간(Tu)동안 유지된 후, 하이레벨의 전압(Vsch)까지 또는 전압(Vsch)보다 높은 특정 전압까지 완만하게 상승하는 상승램프 전압이 인가된다. Y전극에 상승램프 전압이 인가되는 동안, X전극에는 전압(Ve)부터 전압(Xset)까지 상승하는 상승램프 전압이 인가된다.
여기서, 소정 시간(Tu)을 조절함으로써, Y전극 및 X전극에 쌓여 있는 부(負) 극성의 벽전하 비율을 조절할 수 있다.
또한, 시간(t3) 동안에, 전압(Xset)까지 상승하는 상승램프를 X전극에 인가함과 동시에, 전압(Vscan) 또는 전압(Vsan)보다 높은 특정 전압까지 상승램프(a)를 Y전극에 인가함으로써, 전압(Yset)에 의해 축적된 Y전극 위의 부 극성 전하가 손실되지 않고 어드레스 기간까지 존속한다.
그리고, 어드레스 기간 전에 X전극에 전압(Xset)까지 상승하는 상승램프(b)를 인가함으로써 X전극 위에 부 극성의 전하가 축적됨과 동시에 어드레스 전극에는 정 극성의 전하가 축적된다. Y전극에 인가되는 상승램프(a)의 기울기는 X전극에 인가되는 상승램프(b)보다 작거나 같다. 이것은 X전극과 어드레스 전극 사이의 방전을 유도하기 위한 것으로, Y전극과 어드레스 전극 사이의 방전이 일어나는 어드레스 방전을 위한 벽전하 손실을 막기 위함이다.
다음, 어드레스 기간 동안에, X전극 위에는 부 극성의 벽전하가 대량으로 축적되어 있으므로, 정 극성의 높은 전위를 유지하게 되면 유지 방전까지 벽전하 손실을 방지할 수 있다. 따라서 도 5와 같이 X전극에 전압(Xset)을 유지시킨다.
다시 말하면, 시간(t2) 동안에 Y전극에는 부 극성의 전하가 최대로 축적되고, 시간(t3) 동안에 어드레스 전극에 정 극성의 전하가 최대로 축적될 수 있다. 결국, 어드레스 전극 위의 벽전하 및 주사전극 위의 벽전하를 최대화하여 고속 어드레스 방전을 가능하게 하는 것이다.
본 발명의 또 다른 실시예로서, 위의 유지전극에 상승램프을 인가하는 파형에 더하여 어드레스 시간에서의 우발적 오방전을 방지하기 위해 어드레스 기간 중 의 X전극에 인가되는 전압레벨을 전압(Xset) 이외의 다른 전압레벨을 사용할 수 있다.
앞서 설명한 바와 같은 리셋파형에 의해, 어드레스 기간 동안 오방전 현상을 줄이면서 고속 어드레스 방전 실현을 할 수 있다.
도 6은 본 발명에 따른 플라즈마 표시패널의 구성을 개략적으로 보여주는 도면이다.
도 6에 도시한 바와 같이, 본 발명에 따른 플라즈마 표시패널은 플라즈마 패널(100), 제어부(200), 어드레스 구동부(300), X전극 구동부(400) 및 Y전극 구동부(500)를 포함한다.
플라즈마 패널(100)은 열 방향으로 배열되어 있는 다수의 어드레스전극(A1~Am), 행 방향으로 지그재그로 배열되어 있는 다수의 주사전극(X1~Xn) 및 유지전극(Y1~Yn)을 포함한다.
제어부(200)는 외부로부터 영상신호를 수신하여 X전극구동 구동회로신호, Y전극구동 구동신호 및 어드레스전극 구동신호를 출력하도록 제어한다.
X전극 구동부(400)는 제어부(200)로부터 X전극구동 제어신호를 수신하여 X전극에 구동 전압을 인가하고,
Y전극 구동부(500)는 제어부(200)로부터 Y전극구동 제어신호를 수신하여 Y전극에 구동 전압을 인가한다.
이하에서, 제어부(200)로부터 제어신호를 수신하여 구동되는, X전극 구동부(400) 및 Y전극 구동부(500)의 동작에 대하여 보다 상세하게 설명한다.
리셋기간은 시간(t1), 시간(t2) 및 시간(t3)를 포함한다.
시간(t1) 동안에, Y전극 구동부(500)는 전압(Vs)부터 전압(Yset)까지 상승하는 상승램프 전압을 Y전극에 인가하고, X전극 구동부(400)는 X전극에 접지전위를 인가한다.
다음에, 시간(t2) 동안에, Y전극 구동부(500)는 Y전극에 전압(Vs)부터 접지전위까지 하강하는 하강램프 전압을 인가하고, X전극 구동부(400)는 X전극에 전압(Ve)을 인가한다.
그 다음, 시간(t3) 동안에, Y전극 구동부(500)는 Y전극에 접지전위를 소정 시간(Tu)동안 유지시킨 후, 다시 전압(Vscan) 또는 전압(Vscan)보다 높은 특정 전압까지 완만하게 상승하는 상승램프(a) 전압을 인가한다. 한편, X전극 구동부(400)는 X전극에 전압(Ve)부터 전압(Xset)까지 상승하는 상승램프(b) 전압을 인가한다.
이와 같이 함으로써, 시간(t2) 동안에 Y전극에는 부 극성의 전하가 최대로 축적되고, 시간(t3) 동안에 어드레스 전극에 정 극성의 전하가 최대로 축적될 수 있다. 결국, Y전극에 어드레싱을 위하여 인가되는 로우레젤인 전압(Vscl)을 접지전위보다 높은 전위로 사용하더라도, 어드레스 전극 위의 벽전하 및 주사전극 위의 벽전하가 최대로 축적되어 있으므로 고속 어드레스 방전이 가능하게 된다.
이와 같은 본 발명에 따른 플라즈마 표시패널은 어드레스 전극 위의 벽전하 및 주사전극 위의 벽전하를 최대화 할 수 있으며 따라서 고속 어드레스 방전을 실현할 수 있게 된다.
앞에서 바람직한 실시예들에 근거하여 본 발명을 설명하였지만, 이 실시예는 본 발명을 제한하려는 것이 아니라 예시하려는 것이다. 본 발명이 속하는 기술분야의 통상의 기술자에게는 본 발명의 기술사상의 벗어남 없이 실시예에 대한 다양한 변화, 변경 등이 가능함은 명백할 것이다. 그러므로 본 발명의 보호범위는 첨부된 청구범위에 의해서만 한정될 것이며, 변화예 또는 변경예 등을 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면, 리셋기간 동안에, 어드레스 전극 위의 벽전하 및 주사전극 위의 벽전하를 최대화 할 수 있다. 따라서 어드레스 기간 동안에, 고속 어드레스 방전을 실현할 수 있게 된다.

Claims (17)

  1. 제1 및 제2전극 라인들이 교대로 나란히 배열되고 어드레스전극들이 상기 라인들과 교차되는 배열되고, 리셋기간, 어드레스기간 및 유지기간을 포함하는 구동파형이 인가되어 구동되는 플라즈마 표시패널의 구동방법에 있어서,
    상기 리셋기간 동안,
    a) 상기 제1전극에 제1전압부터 제2전압까지 하강하는 하강전압을 인가하고, 상기 제2전극에 제3전압을 인가하는 단계; 및
    b) 상기 제1전극에 제2전압부터 제4전압까지 상승하는 상승전압을 인가하고, 상기 제2전극에 제3전압에서 제5전압까지 상승하는 상승전압을 인가하는 단계
    를 포함하는 플라즈마 표시패널의 구동방법.
  2. 제1항에 있어서, 상기 b) 단계에서
    상기 제1전극에 제2전압을 소정 시간 유지시킨 후 제2전압부터 제4전압까지 상승하는 상승전압을 인가하는 플라즈마 표시패널의 구동방법.
  3. 제1항에 있어서, 상기 제2전압은 접지전압인 플라즈마 표시패널의 구동방법.
  4. 제1항에 있어서, 상기 제4전압은 상기 어드레스 기간에 상기 제1전극에 인가되는 하이레벨 전압인 플라즈마 표시패널의 구동방법.
  5. 제1항에 있어서, 상기 제4전압은 상기 어드레스 기간에 상기 제1전극에 인가되는 하이레벨 전압보다 큰 전압인 플라즈마 표시패널의 구동방법.
  6. 제1항에 있어서, 상기 제5전압은 상기 어드레스 기간에 상기 제2전극에 인가되는 전압인 플라즈마 표시패널의 구동방법.
  7. 제1항에 있어서, b) 단계에서,
    제2전압부터 제4전압까지 상승하는 상기 상승램프의 기울기는, 제3전압에서 제5전압까지 상승하는 상기 상승램프의 기울기보다 작은 플라즈마 표시패널의 구동방법.
  8. 제1항에 있어서, 상기 어드레스 기간 동안, 상기 제1전극에 인가되는 로우레벨전압은 상기 제2전압보다 높은 전위인 플라즈마 표시패널의 구동방법.
  9. 제1항에 있어서, 상기 a) 단계 전에
    상기 제1전극에 제1전압부터 제6전압까지 상승하는 상승전압을 인가하고, 상기 제2전극에는 제7전압을 인가하는 단계를 더 포함하는 플라즈마 표시패널의 구동방법.
  10. 주사 및 유지전극 라인들이 교대로 나란히 배열되고 어드레스전극들이 상기 라인들과 교차되는 배열되고, 상기 주사 및 유지전극에 구동신호를 인가하는 구동부를 포함하는 플라즈마 표시패널에 있어서,
    상기 구동부는,
    상기 주사전극에, 상기 제1전압부터 제2전압까지 하강하는 하강전압 및 제2전압부터 제4전압까지 상승하는 제1상승전압을 포함하는 구동파형을 리셋기간 동안에 인가하고,
    상기 유지전극에, 상기 하강전압이 인가되는 동안 제3전압을 인가하며 상기 제1상승전압이 인가되는 동안에 제3전압에서 제5전압까지 상승하는 제2상승전압을 포함하는 구동파형을 인가하는 플라즈마 표시패널.
  11. 제10항에 있어서, 상기 제1상승전압을 인가하기 전에 상기 제1전극에 소정 시간 동안 상기 제2전압을 인가하는 플라즈마 표시패널.
  12. 제10항 또는 제11항에 있어서, 상기 제2전압은 접지전압인 플라즈마 표시패널.
  13. 제10항에 있어서, 상기 제4전압은 상기 어드레스 기간에 상기 주사전극에 인가되는 하이레벨 전압인 플라즈마 표시패널.
  14. 제10항에 있어서, 상기 제4전압은 상기 어드레스 기간에 상기 주사전극에 인가되는 하이레벨 전압보다 큰 전압인 플라즈마 표시패널.
  15. 제10항에 있어서, 상기 제5전압은 상기 어드레스 기간에 상기 제2전극에 인가되는 전압인 플라즈마 표시패널.
  16. 제10항에 있어서, 상기 제1상승램프의 기울기는, 상기 제2상승램프의 기울기보다 작은 플라즈마 표시패널.
  17. 제10항에 있어서, 상기 어드레스 기간 동안, 상기 제1전극에 인가되는 로우레벨전압은 상기 제2전압보다 높은 전위인 플라즈마 표시패널.
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