KR20050085877A - 광 도파관의 제조 공정 - Google Patents

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준-잉 장
브라이언 제이. 게이츠
제레미 케이. 라센
바리 제이. 코흐
테리 엘. 스미스
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쓰리엠 이노베이티브 프로퍼티즈 컴파니
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Abstract

본 발명에 따른 광 도파관 제조 방법은, 하부 클래딩층(114)을 적층하는 단계; 하부 클래딩층 상에 직접 포토레지스트층(118)을 피복하는 단계; 포토레지스트층을 패터닝하여 채널들(117)을 생성하는 단계; 코어층(116)을 적층하는 단계- 상기 코어층의 제1 부분은 상기 채널들 내부에 적층되고, 제2 부분은 상기 패터닝된 포토레지스트층에 중첩함 -; 패터닝된 포토레지스트층 및 패터닝된 포토레지스트층에 중첩하는 코어층의 제2 부분을 제거하는 단계; 및 상부 클래딩층(120)을 적층하는 단계를 포함한다.

Description

광 도파관의 제조 공정{PROCESS FOR FABRICATION OF OPTICAL WAVEGUIDES}
본 발명은 집적화된 광학 회로 제조에 관한 것으로, 보다 구체적으로는 광 도파관의 제조를 위한 신규한 공정에 관한 것으로서, 이에 의하면 도파관 코어를 패터닝하기 위해 에칭 보다는 리프트-오프가 이용된다.
소위 평면 광파 회로(PLCs; planar lightwave circuits) 기반의 제품들은 기능성을 확장시키는 것과 동시에 광학 소자들의 비용 및 사이즈를 상당히 감소시킬 수 있다. 이러한 분야에서는 도핑된 SiO2 글래스에 대한 작업이 주목할만 하다[M. Kawachi 등이 1990년에 저술한 "Optical and Quantumn Electronics 22" 391-416 페이지 참조]. 이들 저농도-도핑된 유리질 도파관 구조는 광 도파의 면에서 공지된 실리카 광 섬유들과 유사하고, 따라서 모달 필드(modal fields)가 유사하여 칩과 표준 단일 모드 섬유간 결합 손실이 적다.
그러나, 이들 굴절률 차이가 작은(low-index-contrast) 유리질 구조에 고유한 단점은 회로에서 사용될 수 있는 곡률의 최소 반경이 통상적으로 15㎜ 이상으로 다소 크다는 것이다. 다수의 굴곡을 포함하는 디바이스들은 매우 커지게 되어, 이들 중 소수만이 웨이퍼 상에 배치될 것이고, 이는 비용에 있어서 비효율적이다. 보다 비용에 있어서 효율적인 방식으로 광학 소자들을 제조하기 위해서는, 디바이스 조밀도를 증가시키는 것이 바람직하다.
도 1은 채널 도파관(10)을 제조하기 위한 예시적인 종래 공정에서의 단계들을 개략적으로 도시한다. 도 1a에 도시된 바와 같이, 실리콘 기판(12)이 먼저 제공되고, 하부 클래딩층(14)이 그 상부면에 적층된다. 도 1b를 참조하면, 클래딩층 위에 코어층(16)이 적층된다. 클래딩층(14)과 코어층(16)은 FHD(flame hydrolysis deposition), CVD(chemical vapor deposition), PECVD(plasma-enhanced CVD), sol-gel 등 다양한 방법에 의해 적층될 수 있다. 평면 도파관의 제조를 위한 굴절률 차이가 큰 재료의 일 예는 PCT 공개 WO 99/54714에 개시되어 있으며, 여기에서는 SiON과 SiO2가 각각 코어층과 클래딩층으로서 사용된다.
대안적인 실시예는 도핑되지 않은 퓨즈드(fused) 석영 기판에 Ge가 도핑된 SiO2 코어 등 적정 굴절률(appropriate index)을 갖는 투명 재료의 기판을 포함하는 하부 광 클래딩을 포함한다.
다음 단계에서(도 1c), 코어층이 어닐링된다. 코어층 어닐링에 후속하여(도 1d), 코어층(16)에 포토레지스트 또는 메탈 마스크(18)가 피복된다. 포토리소그래피(도 1e) 및 반응성 이온 에칭(RIE; reactive ion etching)(도 1f)이 이용되어 원하는 릿지(ridge) 구조를 규정한다. 포토레지스트 또는 메탈 마스크(18)는 도 1g에 도시된 바와 같이 제거된다. 마지막으로, 도 1h는 상부 클래딩층(20)의 적층을 도시한다.
도 1에서 알 수 있듯이, 종래의 에칭 공정들은 많은 수의 단계들을 필요로 한다. 특히, RIE는 공정에서 시간 소비적인 단계이다. RIE는 또한 벽 거칠기(wall roughness)를 발생시켜, 궁극적인 채널 도파관에 산란 손실(scattering loss)을 야기할 수 있다. 또한, 종래의 방법들은 필요한 설비 및 공정들을 마련하는데 상당한 자본 투자를 요구한다.
전통적인 에칭에 있어서의 어려움에 대하여, 집적 회로 제조에 사용되는 다른 방법들이 시도되어 왔다. 그러나, 이들 방법을 광 도파관들에 적용하는데 있어서는 파손(tearing) 또는 손상(damage) 등의 어려움이 여전히 존재한다.
광 도파관의 제조를 위해 보다 효율적이고 비용에 효과적인 방법에 대한 소망은 여전히 남아있다.
<발명의 요약>
본 발명에 따른 광 도파관 디바이스를 제조하는 방법은, 하부 클래딩층을 적층하는 단계; 하부 클래딩층 바로 위에 포토레지스트층을 피복하는 단계; 포토레지스트층을 패터닝하여 채널을 생성하는 단계; 코어층- 상기 코어층의 제1 부분은 상기 채널 내부에 적층되고, 제2 부분은 상기 패터닝된 포토레지스트층에 중첩함 -을 적층하는 단계; 패터닝된 포토레지스트층 및 패터닝된 포토레지스트층에 중첩하는 코어층의 제2 부분을 제거하는 단계; 및 상부 클래딩층을 적층하는 단계를 포함한다.
광 도파관은 단일-모드 도파관일 수 있다. 하부 광 클래딩은 적정 굴절률을 갖는 투명 재료의 기판을 포함할 수 있다.
대안적으로, 하부 클래딩층은: 도핑되지 않은 퓨즈드(fused) 석영 기판, 실리콘 다이옥사이드(SiO2), 마그네슘 플루오라이드(Magnesium Fluoride), DLG(diamond-like glass) 상의 Ge가 도핑된 SiO2 코어; 폴리머[아크릴레이트, 폴리이미드, 실리콘 옥시나이트라이드(SiON)], 및 하이브리드 유기/무기 sol-gel 재료 또는 붕소나 불소가 도핑된 SiO2를 포함할 수 있다. 광 코어층은 0.2 마이크로미터와 10 마이크로미터 사이의 두께를 가질 수 있고, 티타늄, 지르코늄, 게르마늄, 탄탈륨, 하프늄, 에르븀, 인, 은 또는 질소로 도핑된 실리콘 다이옥사이드 또는 스퍼터링된 멀티컴포넌트 글래스 중에서 선택되는 재료들을 포함할 수 있다.
본 발명의 일 실시예에서 코어층과 클래딩층 사이의 굴절률 차이는 약 0.3%이다. 광 코어층은 약 6.5 마이크로미터의 두께를 갖고, 코어층과 클래딩층 사이의 굴절률 차이는 약 0.5%이다.
포토레지스트층을 패터닝하는 단계는 포토리소그래피를 포함할 수 있고, 코어층을 적층하는 단계는 플라즈마 확장 화학 기상 적층 또는 스퍼터링을 포함할 수 있다. 대안적으로, 적층 단계들은 이하의 것들: 즉, PVD(physical vapor deposition), 스퍼터링, 증착(evaporation), 전자 빔 증착, 분자 빔 에피택시, 펄스화된 레이저 적층, FHD(flame hydrolysis deposition), 보다 바람직하게는 APCVD(atmospheric pressure chemical vapor deposition), LPCVD(low-pressure chemical vapor deposition), 및 PECVD(plasma-enhanced chemical vapor deposition)을 포함하는 화학 기상 적층 등 중 하나를 포함할 수 있다.
또한, 본 방법은 포토레지스트를 언더컷하는 방식으로 하부 클래딩을 에칭하는 단계를 포함할 수 있다. 하부 클래딩을 에칭하는 단계는 포토레지스트를 패터닝하는 단계 이후 등방성 또는 비등방성 에칭액을 이용하는 단계를 포함할 수 있다.
또한, 본 방법은 하부 클래딩 층을 그 위헤 적층하는 기판 베이스층을 제공하는 단계를 포함할 수 있다. 기판 베이스층은 실리콘, 석영 또는 멀티컴포넌트 글래스를 포함할 수 있다. 본 방법은 또한 광 도파관을 어닐링하는 단계를 포함할 수 있다.
일 특정 실시예에서, 클래딩은 SiO2를 포함하고, 코어는 Ge, P, Ti 또는 N이 도핑된 SiO2를 포함한다.
도 1은 채널 광 도파관들을 제조하기 위한 종래의 방법을 단계별로 도시한 개략도이다.
도 2는 채널 광 도파관들을 제조하기 위한 본 발명에 따른 방법을 단계별로 도시한 개략도이다.
도 3은 제2 실시예를 단계별로 도시한 개략도이다.
도 4는 본 발명에 따른 SiO2/SiON/SiO2/Si 도파관 구조의 개략도이다.
도 5는 본 발명에 따른 제1 리프트-오프 공정에 의해 형성되는 도파관 릿지 예들의 광 현미경 사진이다.
도 6은 본 발명에 따른 제1 리프트-오프 공정에 의해 형성되는 도파관 릿지 예들의 광 현미경 사진이다.
도 7은 본 발명에 따른 제1 리프트-오프 공정에 의해 형성되는 도파관 코어 릿지 예들의 주사형 전자 현미경(SEM; scanning electron microscope) 사진이다.
도 8은 본 발명의 실시예에 따른 제1 리프트-오프 공정에 의해 형성되는 도파관 코어 릿지 예의 SEM 현미경 사진이다.
도 9는 본 발명에 따라 제조되는 6.5㎛ 도파관 채널에서 측정된 단일 모드 출력 강도이다.
도 10은 본 발명에 따른 제1 리프트-오프 공정에 의해 형성되는 도파관 코어 릿지 예의 광 현미경 사진이다.
도 11은 본 발명에 다른 제2 리프트-오프 공정에 의해 형성되는 도파관 릿지 예들의 광 현미경 사진이다.
도 12는 본 발명에 따른 제2 리프트-오프 공정에 의해 형성되는 도파관 코어 릿지 예의 광 현미경 사진이다.
도 13은 본 발명에 따른 제2 리프트-오프 공정에 의해 형성되는 도파관 코어 릿지 예의 광 현미경 사진이다.
도 14는 본 발명에 따른 제3 리프트-오프 공정에 의해 형성되는 도파관 릿지 예들의 광 현미경 사진이다.
도 15는 본 발명에 따른 제3 리프트-오프 공정에 의해 형성되는 도파관 코어 릿지 예의 광 현미경 사진이다.
도 16은 본 발명에 따른 제3 리프트-오프 공정에 의해 형성되는 도파관 코어 릿지 예의 광 현미경 사진이다.
도 2는 채널 도파관들을 제조하기 위한 본 발명에 따른 새로운 공정예에서의 단계들을 도시한다. 도파관 코어를 패터닝하기 위해 에칭 보다는 리프트-오프 기술이 사용된다. 이러한 새로운 공정은 처리 시간 및 단계들을 상당히 단축시킬 수 있고, 공정 수율 및 품질을 향상시켜, 칩 비용을 경감한다. 이러한 새로운 기술은 또한 광 집적 회로 디바이스들의 제조를 위한 다양한 굴절률 차이가 큰 재료들 및 굴절률 차이가 작은 재료들 모두에 널리 적용될 수 있다.
도 2g 및 도 4는 본 발명에 따라 제조된 채널 도파관 예들을 도시한다. 도 2g를 참조하면, 이러한 도파관(100)은 기판(112), 하부 클래딩층(114), 코어층(116), 상부 클래딩층(120)을 포함한다. 코어층, 하부 클래딩층, 상부 클래딩층 및 임의의 부가층(들)의 적절한 조성 및 두께가 수치 모델링을 통해 설계될 수 있다. 잘 알려진 도파관 모델링 기술로는 "트랜스퍼-매트릭스(transfer-matrix)" 어프로치[예를 들어, Springer-Verlag가 저술한 Theodor Tamir(Ed.)사의 "Guided-Wave Optoelectronics" 제2판 참조]가 있다. 대안적으로, 캐나다 ON 오따나와의 OptiWave사로부터의 OptiBPM을 포함하는 상용 도파관 모델링 툴들이 사용될 수 있다. 도 4는 본 발명의 공정에 따라 제조되는 SiON 채널 도파관들을 갖는 광학 칩(300)의 예를 도시한다. 채널 도파관은 Si(100) 웨이퍼 기판(312) 상에 두께 6.5㎛이고 굴절률 n = 1.48인 SiO2의 하부 클래딩(314)을 포함한다. 코어(316)는 두께 1.2㎛이고 굴절률 n = 1.6922인 SiON을 포함한다. 상부 클래딩(320)은 두께 5.4㎛이고 굴절률 n = 1.48인 SiO2를 포함한다.
제조 공정예는 도 1a와 유사하게 도 2a 도시된 바와 같이 시작한다. Si(100) 등의 실리콘 기판 웨이퍼(112)가 제공되고, 실리콘 기판(112)의 상부면 상에 하부 클래딩층(114)이 적층된다. 대안적인 기판 재료들로는 석영, 또는 멀티컴포넌트 글래스가 포함된다. 적합한 클래딩 재료로는 SiON, SiO2, 마그네슘 플루오라이드(Magnesium Fluoride), DLG(diamond-like glass); 폴리머[아크릴레이트, 폴리이미드, 실리콘 옥시나이트라이드(SiON)], 및 하이브리드 유기/무기 sol-gel 재료 또는 붕소나 불소가 도핑된 SiO2 및 기타 당업계에 알려진 적합한 재료가 포함된다.
클래딩층(114)은 FHD(flame hydrolysis deposition), CVD(chemical vapor deposition), PECVD(plasma-enhanced CVD), so-gel, 스퍼터링 또는 진공 증착 등 당업계에 알려진 방법들에 의해 적층될 수 있다.
특정 공정예에서는, SiO2가 하부 클래딩으로서 사용된다. 하부 클래딩층(114)은 아래와 같은 파라미터들을 갖는 리액터(영국 Bristol BS49 4AP, 옥스포트 인스투르먼츠 그룹의 멤버인 Plasma Technology사가 제조한 Plasmalab μp와 같이 상업적으로 이용가능한 것 등)를 사용하는 PECVD 기술에 의해 적층된다:
적층 온도: 300℃
SiH4 공급량: 3sccm
N20 공급량: 100sccm
적층 압력: 50mTorr
RF 전력(13.56MHz): 200W
위 파라미터들은 클래딩 굴절률 1.48을 얻기 위해 설계된 것이다. 적층 시간은 하부 클래딩에 요구되는 두께에 따라 변동될 수 있다.
도 2b에 도시된 바와 같이, 본 방법예의 다음 단계에서는, 두꺼운 층의 포토레지스트(118)가 클래딩층 바로 위에 인가된다. 이는 코어층(16)을 적층하는 도 1b에 도시된 전통적인 단계와는 대조적이다. 실시예에서, 하부 클래딩(114)을 갖는 실리콘 웨이퍼(112)는 포지티브 Shipley 1818(미국 Marborough, Ma 01752의 Shipley Company로부터 입수할 수 있는) 등의 포토레지스트로 스핀 코팅되었다. 포지티브 및 네가티브 양자 모두의 기타 포토레지스트가 본 공정에 사용될 수 있다.
포토레지스트층(118)은 비어 노출 및 현상 등의 종래 방법들에 의해 도 2c에 도시된 바와 같이 패터닝되어 하부 클래딩 상에 패터닝된 포토레지스트를 얻는다. 패터닝은 클래딩층(114) 부분들을 노출하는 비어(117)들을 생성한다.
도 2d는 패터닝된 포토레지스트층(118) 위에 코어층을 적층하는 것을 도시한다. 일 실시예에서는, 아래와 같은 파라미터들을 갖는 PECVD 기술에 의해 SiON의 코어층이 패터닝된 포토레지스트 상에 적층된다:
적층 온도: 80℃
SiH4 공급량: 8sccm
N20 공급량: 20sccm
NH3 공급량: 40sccm
적층 압력: 50mTorr
RF 전력: 200W
위 파라미터들의 적용은 두께가 1.2㎛이고 굴절률이 1.6922인 SiON 막 코어층(116)을 산출하도록 설계된 것이다. SiON은 집적화된 광학 설계에 있어서 큰 자유도를 초래하는 넓은 범위(n = 1.46 - 2.00)에 대해 그 굴절률이 튜닝될 수 있기 때문에, 코어층으로서 예시적으로 선택된 것이다. 대안적인 재료로는 Si3N4, Ti-, Zr-, Hf- 또는 Ta-도핑된 SiO2 등 굴절률 차이가 큰 재료들, 적합한 강유전성 재료들, 티타늄, 지르코늄, 게르마늄, 탄탈륨, 하프늄, 에르븀, 인, 은 또는 질소가 도핑된 실리콘 다이옥사이드, 또는 LAZ(lanthanum-aluminum-zirconate) 계 등의 스퍼터링된 멀티컴포넌트 글래스를 포함할 수 있다.
도 2e는 포토레지스트층(118)의 리프트-오프를 도시한다. 코어층(116)의 적층 이후, 포토레지스트(118)는 포토레지스트 스트리퍼 등에서 리프트 오프된다. 리프트-오프 기술은 포토레지스트층(118) 위의 코어층(116) 부분을 제거하여, 채널 비어(117)들 내부에 남겨진 코어층(116) 부분만을 남기게 된다.
통상적으로, 광 도파관의 제조를 위해서는 리프트-오프 기술의 사용이 회피되어 왔다. 스퍼터링 기술에 의해 도파관 재료들을 리프트-오프하기 위해 종래의 리프트-오프 공정을 적용하려는 시도는 보다 두꺼운 도파관 재료층을 달성하기 위해 긴 시간(수 시간 또는 10 시간 이상)이 걸렸다. 포토레지스트층은 긴 스퍼터링 공정 동안 플라즈마에 의해 크로스-링크되었고, 따라서 하부층들을 손상시키지 않고 포토레지스트층을 제거하는 것은 매우 어려웠다.
이와 대조적으로, 본 발명의 실시예들은 빠르게(일반적으로 도파관 재료들에 대해 10 내지 60분 정도) 적층할 수 있고 낮은 공정 온도가 가능한 PECVD 기술을 사용한다. 이들은 포토레지스트의 크로스-링킹을 회피하며, 따라서 리프트-오프 제거를 가능하게 한다.
도 5 및 도 6에 도시된 바와 같이, 다른 도파관 릿지들(117)(쌍으로 2, 2.5, 3, 3.5, 4, 내지 8.5㎛이고, 15, 25, 50, 100㎛)이 형성될 수 있다. 도 7은 본 발명의 방법에 따라 제조된 5㎛ 코어 릿지(116)의 SEM 단면부를 나타낸다. 본 발명의 리프트-오프 공정에 의해 매우 평탄한 측벽이 달성될 수 있다는 것이 이해될 것이다.
코어층(116)은 그 후 도 2f에 도시된 바와 같이 어닐링될 수 있다. 마지막으로, 도 2g에 도시된 바와 같이, 하부 클래딩층(114)와 동일한 또는 유사한 재료들을 포함하는 상부 클래딩층(120)이 하부 클래딩층(114)과 코어층(116) 양자 모두의 위에 적층된다. 특정 실시예에서는, 상부 클래딩(120)이 SiO2를 포함하고, 하부 클래딩층(114)에서와 동일한 또는 유사한 파라미터들로 PECVD에 의해 5.4㎛ 두께로 적층된다. 도 8은 본 발명에 따라 제조되는 5㎜ 도파관 채널의 상부 클래딩의 성장 프로필의 SEM 단면부 사진이다.
도 9는 본 발명에 따라 제조되는 예시적인 6.5㎛ 도파관 채널에 대한 단일 모드 출력 강도를 나타낸다. 8.5㎛ 이하의 채널들의 코어 릿지 폭은 도 4에 도시된 바와 같은 SiON 도파관 구조로 1550㎚에서 단일 모드인 한편, 8.5㎛ 이상의 릿지 폭들은 멀티-모달 가이드들이다. 전달 손실은 2.85 ㏈/㎝ 근처로 측정되었고, 이는 적층형 SiON 막들에 대해 정상적인 값이다.
포토레지스트 패턴의 제거는 적층되어 패터닝된 층의 엣지들에서 파손(tearing)을 초래할 수 있다. 이러한 문제점을 극복하기 위해, 포토레지스트층은 그 안에 "역 경사면(reverse bevel)"을 가질 수 있다. 도 3은 본 발명의 실시예에 따라 패터닝될 때 포토레지스트층이 언더컷되는 예시적인 공정에서의 단계들을 도시하는 것이다. 도 3a 내지 3c에 도시된 단계들은 도 2a 내지 2c에 도시된 것들과 유사하다. 하부 클래딩층(214)이 실리콘 웨이퍼(212) 위에 적층된다. 그리고, 포토레지스트층(218)이 클래딩층(214) 위에 적층되고, 패터닝되어 채널(217)을 생성한다.
도 3d에 도시된 바와 같이, 본 실시예는 언더컷 채널(219)이 클래딩층(214)에 에칭된다는 점에서 다르다. 포토레지스트 패턴의 엣지들이 패턴의 베이스와 상부에서 라운드되며 일반적으로 엣지들은 언더컷 보다는 오버컷되는 경향이 있기 때문에(즉, 포토레지스트 엣지에서의 경사면 방향이 자주 틀림) 언더컷 포토레지스트 패턴을 달성하는 것은 일반적으로 어렵다.
도 10은 도 3d에 도시된 개략 단면부에 대응하는 사진이다. 이하는 본 발명에 따른 공정의 단계에서 사용되는 예시적인 파라미터들이다. 8㎛ 두께의 SiO2 클래딩층(214)이 PECVD에 의해 Si 웨이퍼(212) 상에 적층된다. Shipley 1818 등의 포토레지스트를 포함하는 포토레지스트층(218)은 SiO2 클래딩층(214) 위에 약 1.9㎛의 두께로 4000rpm으로 피복된다. 30분 동안 105도에서 경화된 포토레지스트층(218)은 메탈 마스크에 의해 약 182mJ/㎠의 에너지 밀도를 갖는 광에 노출된다. MF319 현상제에서 30초간 현상하고 이온 제거된 물에서 충분히 상승된 이후, 포토레지스트층(218)의 패터닝이 달성된다.
그리고 이하 파라미터들 하에서 하부 클래딩층(214)의 노출 부분들에 대한 등방성 에칭이 수행된다:
버퍼링된 HF: 1:6(HF:NH4F)
에칭 시간: 5분
에칭율: 100㎚/min
비등방성 에칭액이 사용되어도 좋다. 위 파라미터들을 이용하여, SiO2 상에 에칭 피쳐(219)인 0.5㎛ 에칭 깊이가 얻어진다[채널(217) 참조].
도 3e를 참조하면, 그리고 코어층(216)이 포토레지스트층(218)과 하부 클래딩층(214)의 노출 부분들 위에 적층된다. 도 11은 에칭된 영역들(217)과 포토레지스트(218) 상에 PECVD에 의해 적층된 실제 예시적인 2.5㎛ SiON 코어층(216)의 사진이다.
도 3f에 도시된 바와 같이, 포토레지스트층(218)은 포토레지스트층의 릿지들에 중첩하는 코어층(216)의 부분들을 따라 제거된다. 도 12는 포토레지스트의 제거 이후의 SiON 도파관 코어 릿지들(216)을 나타낸다. 3㎛ 두께 이상의 코어층들이 언더컷과 함께 리프트-오프 공정에 의해 제조될 수 있다는 것이 성공적으로 증명되었다. 따라서, 이러한 기술을 굴절률 차이가 작은 재료들에 적용하는 것이 가능하다.
마지막으로, 도 3h에 도시된 바와 같이, 상부 클래딩층(220)이 코어 릿지(216) 및 하부 클래딩층(214) 양자 모두의 위에 적층된다. 도 13은 PECVD 공정에 의해 코어층 상에 적층된 실제 8㎛ 상부 클래딩의 예를 도시한다. 하부 클래딩(214) 및 상부 클래딩(220) 양자 모두의 굴절률은 1.46이고, 코어 릿지(216)의 굴절률은 1.55이다. 본 PECVD 공정에 의해 달성되는 매우 우수한 SiO2 단계 커버리지가 이해될 수 있을 것이다.
본 발명의 공정은 다양한 광 도파관들의 제조에 사용될 수 있다. 도 14 내지 도 16에 도시된 또 다른 실시예에서는, 실리콘 기판(312)이 사용된다. 기판(312) 위에는 3㎛ 열 산화된 SiO2 클래딩층(314)이 적층된다. AZ4400(미국 뉴저지주 08876, Meister Avenue, Somervil에 있는 Clariant Corporation, Business Unit Electronic Materials) 등 적합한 포토레지스트를 포함하는 포토레지스트층(318)이 SiO2 클래딩층(314) 상에 4000rpm으로 약 4.5㎛의 두께까지 피복된다. 포토레지스트층(318)은 200초 동안 110℃로 경화되고 나서, 메탈 마스크에 의해 에너지 밀도가 약 280mJ/㎠인 광에 노출된다. AZ 400K(미국 뉴저지주 08876, Meister Avenue, Somervil에 있는 Clariant Corporation, Business Unit Electronic Materials) 등의 현상제에서의 60초 현상 및 이온 제거된 물에서의 충분한 상승에 후속하여, 포토레지스트층의 도시된 패터닝이 달성된다.
그리고, 클래딩층은 이하의 파라미터 하에서 등방성 에칭된다:
버퍼링된 HF: 1:6(HF:NH4F)
에칭 시간: 20분
에칭율: 75㎚/min
위 파라미터들을 사용하여, SiO2의 1.5㎛ 에칭 깊이가 얻어진다. 도 15를 참조하면, 상업적으로 병렬-평판 용량성 결합된 플라즈마 리액터(미국 플로리다주 St. Petersbur에 있는 PlasmaTherm, Inc.로부터 상업적으로 입수가능함)를 사용하여 도 2에 도시된 바와 같은 에칭된 영역 및 포토레지스트 상에 5㎛ 층의 DLG(diamond-like glass: 316)가 Si와 함께 적층된다. 웨이퍼는 적층 동안 전원이 공급되는 전극에 배치되고, DLG는 이하의 조건들 하에서 적층된다:
테트라메틸실란(Tetramethlysilane) 공급량: 50sccm
O2 공급량: 200sccm
적층 압력: 97mTorr
RF 전력(13.56MHz): 600 Watts
적층 시간: 100 분
방향성 적층 공정이 사용되었기 때문에, DLG 재료는 포토레지스트의 측벽상에 현저하게 적층되지 않는다는 것이 이해될 것이다.
도 16은 포토레지스트 제거 후의 DLG 도파관 코어 릿지(316)를 도시한다. 5㎛ 두께 이상의 코어층이 언더컷과 함께 본 발명의 리프트-오프 공정을 이용하여 제조될 수 있다. 보다 깊은 코어 릿지들을 생성할 수 있는 능력은 본 발명의 기술을 굴절률 차이가 작은 재료들에 사용할 수 있게 한다.
본 발명의 공정은 종래의 방법들에 비하여 감소된 단계들과 적은 제조 시간을 제공한다. 본 발명을 이용하면 광 도파관의 수율 및 품질을 상당히 향상시킬 수 있을 것이고, 이에 의해 디바이스 비용을 감소시키고 잠재적으로는 도파관 디바이스가 비용에 민감한 애플리케이션들에 적용될 수 있게 한다.
본 발명에 따라 제조되는 도파관들은 Mach-Zehnder 간섭계, 열-광(thermo-optical) 스위치, 어레이형 도파관 그레이팅(grating), 방향성 커플러, 또는 도파관 Bragg 그레이팅 필터 등 다양한 광학 회로들에 사용될 수 있다. 다른 용도로는 전기 광학 재료로 제조되는 도파관들을 포함하는 액티브 도파관 디바이스들이 포함될 수 있다.
당업자라면 본 발명이 다양한 다른 광학 구조물들의 제조에 사용될 수 있다는 것을 이해할 것이다. 본 발명이 바람직한 실시예들을 참조하여 설명되었지만, 본 발명의 범위를 벗어나지 않고 본 발명은 다른 특정 형태로 구현될 수 있다. 따라서, 본 명세서에 설명되고 도시된 실시예들은 예시적인 것일 뿐 본 발명의 범위를 제한하려는 것은 아니라는 점이 이해되어야 할 것이다. 다른 변형들 및 변조가 본 발명의 사상에 따라 이루어질 수 있다.

Claims (25)

  1. 광 도파관 디바이스를 제조하는 방법에 있어서,
    하부 클래딩층을 적층하는 단계;
    상기 하부 클래딩층 상에 직접 포토레지스트층을 피복하는 단계;
    상기 포토레지스트층을 패터닝하여 채널들을 생성하는 단계;
    코어층을 적층하는 단계- 상기 코어층의 제1 부분은 상기 채널들 내부에 적층되고, 제2 부분은 상기 패터닝된 포토레지스트층에 중첩함 -;
    상기 패터닝된 포토레지스트층 및 상기 패터닝된 포토레지스트층에 중첩하는 상기 코어층의 상기 제2 부분을 제거하는 단계; 및
    상부 클래딩층을 적층하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 광 도파관은 단일-모드 도파관인 방법.
  3. 제1항에 있어서,
    상기 하부 광 클래딩은 적정 굴절률(appropriate index)을 갖는 투명 재료의 기판을 포함하는 방법.
  4. 제3항에 있어서,
    상기 하부 클래딩층은 도핑되지 않은 퓨즈드(fused) 석영 기판 상에 Ge가 도핑된 SiO2 코어를 포함하는 방법.
  5. 제1항에 있어서,
    상기 코어층과 상기 클래딩층간 굴절률 차이는 약 0.3%인 방법.
  6. 제1항에 있어서,
    상기 광 코어층의 두께는 0.2 마이크로미터 내지 10 마이크로미터인 방법.
  7. 제1항에 있어서,
    상기 광 코어층은 두께가 약 6.5 마이크로미터이고, 상기 광 코어층과 상기 클래딩층간 굴절률 차이는 약 0.5%인 방법.
  8. 제1항에 있어서,
    상기 포토레지스트층을 패터닝하는 단계는 포토리소그래피를 포함하는 방법.
  9. 제1항에 있어서,
    상기 코어층을 적층하는 단계는 플라즈마 확장 화학 기상 적층 또는 스퍼터링을 포함하는 방법.
  10. 제1항에 있어서,
    상기 포토레지스트를 언더컷하는 방식으로 상기 하부 클래딩을 에칭하는 단계를 더 포함하는 방법.
  11. 제10항에 있어서,
    상기 하부 클래딩을 에칭하는 단계는 상기 포토레지스트를 패터닝하는 단계 이후 비등방성 에칭액을 이용하는 단계를 포함하는 방법.
  12. 제1항에 있어서,
    상기 적층 단계들은, PVD(physical vapor deposition), 스퍼터링, 증착(evaporation), 전자 빔 증착, 분자 빔 에피택시, 펄스화된 레이저 적층, FHD(flame hydrolysis deposition), 보다 바람직하게는 APCVD(atmospheric pressure chemical vapor deposition), LPCVD(low-pressure chemical vapor deposition), 및 PECVD(plasma-enhanced chemical vapor deposition)을 포함하는 화학 기상 적층 중 하나를 포함하는 방법.
  13. 제1항에 있어서,
    그 위에 상기 하부 클래딩층을 적층하기 위한 기판 베이스층을 제공하는 단계- 상기 기판 베이스층은 실리콘, 석영 또는 멀티컴포넌트 글래스를 포함함 -를 더 포함하는 방법.
  14. 제1항에 있어서,
    상기 포토레지스트를 제거하는 단계 이후 상기 코어 및 하부 클래딩층을 어닐링하는 단계를 더 포함하는 방법.
  15. 제1항에 있어서,
    상기 광 도파관을 어닐링하는 단계를 더 포함하는 방법.
  16. 제1항에 있어서,
    상기 하부 클래딩층은: 실리콘 다이옥사이드(SiO2), 마그네슘 플루오라이드(Magnesium Fluoride), DLG(diamond-like glass); 폴리머[아크릴레이트, 폴리이미드, 실리콘 옥시나이트라이드(SiON)]; 및 하이브리드 유기/무기 sol-gel 재료 또는 붕소나 불소가 도핑된 SiO2 중에서 선택되는 재료를 포함하는 방법.
  17. 제1항에 있어서,
    상기 코어층은, 티타늄, 지르코늄, 게르마늄, 탄탈륨, 하프늄, 에르븀, 인, 은 또는 질소로 도핑된 실리콘 다이옥사이드, 또는 스퍼터링된 멀티컴포넌트 글래스 중에서 선택되는 재료를 포함하는 방법.
  18. 제1항에 있어서,
    상기 클래딩은 SiO2를 포함하고, 상기 코어는 Ge, P, Ti 또는 N이 도핑된 SiO2를 포함하는 방법.
  19. 제1항에 있어서,
    상기 포토레지스트는 포지티브 포토레지스트 또는 네가티브 포토레지스트인 방법.
  20. 제1항에 있어서,
    상기 포토레지스트를 패터닝하는 단계는, 상기 포토레지스트층에 포토리소그래피 공정을 적용하거나, 또는 전자 빔 리소그래피를 이용하는 것을 포함하는 방법.
  21. 제1항에 있어서,
    상기 포토레지스츠층을 패터닝하는 단계는 광 도파관의 어레이를 수용하기 위한 복수의 비어를 패터닝하는 것을 포함하는 방법.
  22. 제1항의 방법에 따라 제조되는 광 분리기(optical splitter).
  23. 제1항의 방법에 의해 제조되는 도파관들을 포함하는 광학 회로.
  24. 제1항의 방법에 의해 도파관들로 패터닝되는 전기 광학 재료들로 제조되는 도파관들을 포함하는 액티브 도파관 디바이스.
  25. 제1항의 방법에 따라 제조되는 도파관.
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