KR20050081003A - 영상표시장치 - Google Patents

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KR20050081003A KR1020040009217A KR20040009217A KR20050081003A KR 20050081003 A KR20050081003 A KR 20050081003A KR 1020040009217 A KR1020040009217 A KR 1020040009217A KR 20040009217 A KR20040009217 A KR 20040009217A KR 20050081003 A KR20050081003 A KR 20050081003A
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    • E01F15/00—Safety arrangements for slowing, redirecting or stopping errant vehicles, e.g. guard posts or bollards; Arrangements for reducing damage to roadside structures due to vehicular impact
    • E01F15/02—Continuous barriers extending along roads or between traffic lanes
    • E01F15/04—Continuous barriers extending along roads or between traffic lanes essentially made of longitudinal beams or rigid strips supported above ground at spaced points
    • E01F15/0407—Metal rails
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Abstract

영상표시장치에서, 하부기판은 외부로부터 제1 구동신호를 수신하는 배선부, 제1 구동신호에 응답하여 제2 구동신호를 출력하는 구동부 및 제2 구동신호에 응답하여 영상을 표시하는 화소부로 이루어진다. 하부기판과 마주하는 상부기판은 공통전극을 구비하고, 배선부의 일부를 외부로 노출시킨다. 결합부재는 하부기판과 상부기판과의 사이에 개재되어 하부기판과 상부기판을 결합시킨다. 따라서, 영상표시장치는 배선부에서의 신호 지연을 방지할 수 있다.

Description

영상표시장치{IMAGES DISPLAY APPARATUS}
본 발명은 영상표시장치에 관한 것으로, 더욱 상세하게는 신호 지연을 방지할 수 있는 영상표시장치에 관한 것이다.
액정표시장치는 제1 기판, 제2 기판 및 제1 기판과 제2 기판과의 사이에 개재된 액정층으로 이루어진다. 액정표시장치는 외부로부터의 신호에 의하여 제1 기판과 제2 기판과의 사이에 전계가 형성되면 전계에 의해서 액정층의 배열각이 변화되면서 영상을 표시한다.
제1 기판은 영상을 표시하는 표시영역과 표시영역에 인접한 주변영역으로 이루어진다. 표시영역에는 다수의 화소부가 매트릭스 형태로 구비된다. 다수의 화소부 각각은 게이트 라인, 데이터 라인, 게이트 라인 및 데이터 라인에 연결된 박막 트랜지스터(Thin Film TAansistor; 이하, TFT) 및 TFT에 결합된 화소전극으로 이루어진다.
주변영역에는 게이트 라인에 게이트 신호를 출력하는 게이트 구동부 및 외부로부터 각종 신호를 수신하여 게이트 구동부로 제공하는 게이트 배선부가 구비된다. 게이트 구동부 및 게이트 배선부는 표시영역에 다수의 화소부를 형성하는 TFT 공정에 의해서 제1 기판 상에 형성된다.
액정표시장치의 사이즈 및 해상도가 증가하면, 게이트 배선부에 포함되는 각종 배선들의 길이 및 각종 배선들에 연결된 부하가 증가한다. 그 결과, 각종 배선들로 제공되는 신호들이 지연된다. 특히, 각종 배선들 중 게이트 신호에 큰 영향을 미치는 클럭신호가 지연되어서 액정표시장치의 표시특성을 저하시킨다.
따라서, 본 발명의 목적은 신호 지연을 방지하기 위한 영상표시장치를 제공하는 것이다.
본 발명의 일 특징에 따른 영상표시장치는 하부기판, 상부기판 및 결합부재를 포함한다. 상기 하부기판은 외부로부터 제1 구동신호를 수신하는 배선부, 상기 제1 구동신호에 응답하여 제2 구동신호를 출력하는 구동부 및 상기 제2 구동신호에 응답하여 영상을 표시하는 화소부로 이루어진다. 상기 상부기판은 공통전극이 구비되고, 상기 배선부를 외부로 노출시키면서 상기 하부기판과 마주한다. 상기 결합부재는 상기 하부기판과 상기 상부기판과의 사이에 개재되어 상기 하부기판과 상기 상부기판을 결합시킨다.
상기 배선부는 제1 단부를 통해 상기 제1 구동신호 중 클럭신호가 제공되는 제1 클럭배선 및 상기 제1 클럭배선의 제2 단부에 연결된 제3 단부 및 상기 클럭신호가 제공되는 제4 단부를 구비하는 제2 클럭배선을 포함한다.
본 발명의 다른 특징에 따른 영상표시장치는 하부기판, 상부기판 및 결합부재를 포함한다. 상기 하부기판은 외부로부터 제1 구동신호를 수신하는 배선부, 상기 제1 구동신호에 응답하여 제2 구동신호를 출력하는 구동부 및 상기 제2 구동신호에 응답하여 영상을 표시하는 표시부로 이루어진다. 상기 상부기판은 상기 하부기판과 마주하고, 상기 배선부와 대응하는 부분에서 제거된 공통전극을 구비한다. 상기 결합부재는 상기 공통전극이 제거된 부분에 대응하여 상기 하부기판과 상기 상부기판과의 사이에 개재되고, 상기 하부기판과 상기 상부기판을 결합시킨다.
상기 배선부는 제1 단부를 통해 상기 제1 구동신호 중 클럭신호가 제공되는 제1 클럭배선 및 상기 제1 클럭배선의 제2 단부에 연결된 제3 단부 및 상기 클럭신호가 제공되는 제4 단부를 구비하는 제2 클럭배선을 포함한다.
이러한 영상표시장치에 따르면, 상기 배선부의 일부는 상기 상부기판에 형성된 상기 공통전극과 마주하지 않음으로써, 상기 배선부의 일부와 상기 공통전극과의 사이에서 기생 커패시턴스가 생성되는 것을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 액정표시장치의 평면도이고, 도 2는 도 1에 도시된 게이트 구동부 및 게이트 배선부를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(400)는 하부기판(100), 상기 하부기판(100)과 마주하는 상부기판(200) 및 상기 하부기판(100)과 상부기판(200)과의 사이에 개재된 액정층(미도시)으로 이루어진 액정표시패널(300)을 포함한다.
상기 액정표시패널(300)은 영상을 표시하는 표시영역(DA) 및 상기 표시영역(DA)에 인접하고 상기 표시영역(DA)을 감싸는 주변영역(PA)으로 이루어진다. 상기 표시영역(DA)에 대응하여 상기 하부기판(100)에는 화소부(PP)가 구비된다. 상기 화소부(PP)는 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 제1 내지 제m 데이터 라인(DL1 ~ DLm)을 포함한다. 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)은 제1 방향(D1)으로 연장되고, 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된다. 여기서, n과 m은 2 이상의 자연수이다.
또한, 상기 화소부(PP)는 다수의 TFT(121) 및 상기 각 TFT(121)에 결합된 액정 커패시터(Clc)를 더 포함한다. 예를 들어, 상기 TFT(121)의 게이트 전극은 상기 제1 게이트 라인(GL1)에 연결되고, 소오스 전극은 상기 제1 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)의 일 전극(이하, 화소전극)과 연결된다.
상기 주변영역(PA)에는 상기 화소부(PP)를 구동하는 게이트 구동부(150)와 데이터 구동부(160)가 구비된다. 상기 게이트 구동부(150)는 상기 화소부(PP)와 동일한 공정을 통해 상기 하부기판(100) 상에 형성되어 상기 액정표시패널(300)에 내장된다. 상기 게이트 구동부(150)는 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)의 일단부에 전기적으로 연결되어, 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력한다. 상기 데이터 구동부(160)는 칩 형태로 이루어져 상기 액정표시패널(300) 상에 실장된다. 상기 데이터 구동부(160)는 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어, 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)에 데이터 신호를 출력한다.
도 2에 도시된 바와 같이, 상기 게이트 구동부(150)는 서로 종속적으로 연결된 다수의 스테이지(SRC1 ~ SRCn+1)로 이루어진 하나의 쉬프트 레지스터로 구성된다. 여기서, n은 2 이상의 짝수이다. 상기 각 스테이지는 입력단자(IN), 제1 구동전압 입력단자(VIN1), 제2 구동전압 입력단자(VIN2), 클럭 입력단자(CIN), 제어단자(CT) 및 출력단자(OUT)로 이루어진다.
상기 다수의 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)는 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)에 각각 연결된다. 그로 인해서, 상기 다수의 스테이지(SRC1 ~ SRCn)로부터 순차적으로 출력된 게이트 신호는 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)으로 각각 제공된다. 또한, 상기 각 스테이지의 출력단자(OUT)는 이전 스테이지의 제어단자(CT)에 연결될 뿐만 아니라, 다음 스테이지의 입력단자(IN)에 연결된다. 이로써, 상기 다수의 스테이지(SRC1 ~ SRCn+1)가 서로 종속적으로 연결되는 것이다.
상기 게이트 구동부(150)의 외측에는 외부로부터 각종 신호를 수신하여 상기 게이트 구동부(150)로 제공하는 게이트 배선부(140)가 더 구비된다. 상기 게이트 배선부(140)는 제1 구동전압배선(VDDL), 제2 구동전압배선(VSSL) 및 클럭배선을 포함한다. 상기 제1 및 제2 구동전압배선(VDDL, VSSL)은 상기 각 스테이지의 제1 및 제2 구동전압 입력단자(VIN1, VIN2)에 각각 연결되어, 상기 제1 및 제2 구동전압 입력단자(VIN1, VIN2)에 제1 및 제2 구동전압(VDD, VSS)을 각각 제공한다.
상기 클럭배선은 제1 및 제2 홀수 클러배선(CKL1, CKL2), 제1 및 제2 짝수 클럭배선(CKBL1, CKBL2)을 포함한다. 상기 제1 홀수 클럭배선(CKL1)의 일단부(이하, 제1 입력단부)에는 제1 클럭(CK)이 제공되고, 상기 제1 짝수 클럭배선(CKBL1)의 일단부(이하, 제2 입력단부)에는 상기 제1 클럭(CK)과 반전된 위상을 가지는 제2 클럭(CKB)이 제공된다.
상기 제1 홀수 클럭배선(CKL1)은 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 홀수번째 스테이지(SRC1, SRC3, ... SRCn+1)에 연결되어, 상기 클럭단자(CIN)에 상기 제1 클럭(CK)을 제공한다. 상기 제1 짝수 클럭배선(CKBL1)은 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 짝수번째 스테이지(SRC2, ... SRCn)에 연결되어, 상기 클럭단자(CIN)에 상기 제2 클럭(CKB)을 제공한다. 상기 제1 홀수 클럭배선(CKL1)과 상기 제1 짝수 클럭배선(CKBL1) 각각은 상기 제1 구동전압배선(VDDL)과 상기 제2 구동전압배선(VSSL)과의 사이에 배치된다.
상기 제2 홀수 클럭배선(CKL2)의 일단부(이하, 제3 입력단부)에는 상기 제1 클럭(CK1)이 제공되고, 상기 제2 짝수 클럭배선(CKBL2)의 일단부(이하, 제4 입력단부)에는 상기 제2 클럭(CKB)이 제공된다. 상기 제2 홀수 클럭배선(CKL2)과 상기 제2 짝수 클럭배선(CKBL2)은 상기 제2 구동전압배선(VSSL)의 외측에 배치된다. 또한, 상기 제1 내지 제4 입력단부는 서로 인접한다.
도 3은 도 2에 도시된 게이트 배선부를 구체적으로 나타낸 도면이다. 도 4는 도 2에 도시된 각 게이트 라인에 따른 제1 클럭의 라인저항의 변화를 나타낸 그래프이다. 도 4에서, x축은 게이트 라인이고, y축은 저항을 나타낸다.
도 3을 참조하면, 상기 제2 홀수 클럭배선(CKL2)은 상기 제1 홀수 클럭배선(CKL1)과 전기적으로 연결되고, 상기 제2 짝수 클럭배선(CKBL2)은 상기 제1 짝수 클럭배선(CKBL1)과 전기적으로 연결된다. 상기 제2 홀수 클럭배선(CKL2)으로 제공된 상기 제1 클럭(CK)은 상기 제1 홀수 클럭배선(CKL1)을 통해 상기 홀수번째 스테이지(SRC1, SRC3, ... SRCn+1, 도 2에 도시됨)로 제공된다. 상기 제2 짝수 클럭배선(CKBL2)으로 제공된 상기 제2 클럭(CKB)은 상기 제1 짝수 클럭배선(CKBL1)을 통해 상기 짝수번째 스테이지(SRC2, ... SRCn, 도 2에 도시됨)로 제공된다.
도 4에 도시된 제1 그래프(G1)에 나타난 바와 같이, 상기 제1 클럭(CK)이 상기 제1 홀수 클럭배선(CKL1)을 통해 상기 홀수번째 스테이지(SRC1, SRC3, ... SRCn+1)로 제공될 경우, 상기 제1 게이트 라인(GL1)부터 상기 제n 게이트 라인(GLn)으로 갈수록 상기 제1 클럭(CK)의 제1 라인저항(R1)이 증가했다. 제2 그래프(G2)에 나타난 바와 같이, 상기 제1 클럭(CK)이 상기 제2 홀수 클럭배선(CKL2)을 통해 상기 홀수번째 스테이지(SRC1, SRC3, ... SRCn+1)로 제공될 경우, 상기 제n 게이트 라인(GLn)부터 상기 제1 게이트 라인(GL1)으로 갈수록 상기 제1 클럭(GK)의 제2 라인저항(R2)이 증가했다.
상기 홀수번째 스테이지(SRC1, SRC3, ... SRCn+1)에 상기 제1 및 제2 홀수 클럭배선(CKL1, CKL2)이 병렬 연결된 구조이기 때문에, 상기 제1 및 제2 라인저항(R1, R2)의 합성저항(R3 = R1 // R2)은 제3 그래프(G3)와 같이 나타났다. 즉, 상기 제1 클럭(CK)이 상기 제1 및 제2 홀수 클럭배선(CKL1, CKL2)으로 제공되면, 상기 홀수번째 스테이지(SRC1, SRC3, ... SRCn+1)로 제공되는 상기 제1 클럭(CK)의 제3 라인저항(R3)은 상기 제1 및 제2 라인저항(R1, R2)보다 작다. 따라서, 상기 제1 및 제2 클럭(CK, CKB)의 지연을 방지할 수 있고, 상기 제1 및 제2 클럭(CK, CKB)에 동기되어 상기 각 스테이지(SRC1 ~ SRCn)로부터 출력되는 게이트 신호의 지연을 방지할 수 있다.
다시 도 1을 참조하면, 상기 주변영역(PA)에 대응하여 상기 하부기판(100)과 상부기판(200)과의 사이에는 결합부재(350)가 개재된다. 상기 결합부재(350)는 상기 하부기판(100)과 상부기판(200)을 결합시킨다. 상기 결합부재(350)의 위치에 대해서는 이후 도면을 참조하여 구체적으로 설명한다.
도 5는 도 1에 도시된 절단선 A - A`에 따른 단면도이고, 도 6은 도 5에 도시된 하부기판의 평면도이다.
도 5 및 도 6을 참조하면, 상기 액정표시패널(300)에서 하부기판(100)은 상기 표시영역(DA)과 상기 주변영역(PA)으로 구분된다. 상기 하부기판(100)은 상기 표시영역(DA)에 대응하여 제1 기판(110) 상에 형성된 TFT 어레이층(120) 및 상기 TFT 어레이층(120) 상에 형성된 화소전극(130)을 구비한다.
상기 주변영역(PA)에 대응하여 상기 제1 기판(110) 상에는 상기 게이트 구동부(150) 및 상기 게이트 배선부(140)가 형성된다. 상기 주변영역(PA)은 상기 게이트 구동부(150)가 형성된 구동영역(GDA) 및 상기 게이트 배선부(140)가 형성된 배선영역(GLA)으로 이루어진다.
상기 상부기판(200)은 상기 제2 기판(210) 상에 컬러필터층(220), 차광층(230) 및 공통전극(240)이 형성된 기판이다. 상기 컬러필터층(220)은 상기 표시영역(DA)에 대응하여 제2 기판(210) 상에 형성되고, 상기 차광층(230)은 상기 주변영역(PA)에 대응하여 상기 제2 기판(210) 상에 형성된다. 상기 공통전극(240)은 상기 컬러필터층(220) 및 상기 차광층(230) 상에 균일한 두께로 형성된다.
상기 상부기판(200)의 일단부는 상기 하부기판(100)의 일단부보다 내측에 위치하여, 상기 하부기판(100)의 일부분이 외부로 노출된다. 노출된 영역(EA)에 대응하여 상기 제1 기판(110) 상에는 제2 홀수 클럭배선(CKL2) 및 제2 짝수 클럭배선(CKBL2)이 구비된다. 그로 인해서, 상기 제2 홀수 클럭배선(CKL2) 및 제2 짝수 클럭배선(CKBL2)은 상기 상부기판(200)에 형성된 공통전극(240)과 대향하지 않는다. 따라서, 상기 제2 홀수 클럭배선(CKL2) 및 제2 짝수 클럭배선(CKBL2)과 상기 공통전극(240)과의 사이에서 기생 커패시턴스가 생성되는 것을 방지할 수 있다.
도면에 도시하지는 않았지만, 상기 하부기판(100)에는 외부로 노출된 상기 제2 홀수 클럭배선(CKL2)과 제2 짝수 클럭배선(CKBL2)을 커버하는 보호막을 더 구비할 수 있다. 상기 보호막은 공기 중에 노출된 상기 제2 홀수 클럭배선(CKL2)과 제2 짝수 클럭배선(CKBL2)의 부식을 방지한다.
상기 제2 홀수 클럭배선(CKL2)과 제2 짝수 클럭배선(CKBL2)이 다른 배선들보다 큰 폭을 가지기 때문에, 도 4에서는 상기 제2 홀수 클럭배선(CKL2)과 제2 짝수 클럭배선(CKBL2)이 외부로 노출된 구조가 제시된다. 그러나, 상기 제2 홀수 클럭배선(CKL2)과 제2 짝수 클럭배선(CKBL2) 뿐만 아니라, 다른 배선들도 외부로 노출될 수 있다.
상기 하부기판(100)과 상부기판(200)과의 사이에는 액정층(330) 및 결합부재(350)가 개재된다. 상기 결합부재(350)가 구비되는 실라인 영역(SLA)은 상기 배선영역(GLA) 및 상기 구동영역(GDA)과 오버랩된다. 그로 인해서, 상기 결합부재(350)의 하부에는 상기 게이트 배선부(140)의 일부 및 상기 게이트 구동부(150)의 일부가 배치된다.
도 7은 본 발명의 다른 실시예에 따른 액정표시패널의 단면도이고, 도 8은 도 7에 도시된 하부기판의 평면도이다. 단, 도 7에 도시된 구성요소 중 도 5에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 해당 구성요소에 대한 상세한 설명은 생략한다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 액정표시패널(301)은 하부기판(100), 상기 하부기판(100)과 마주하는 상부기판(200), 상기 하부기판(100)과 상부기판(200)과의 사이에 개재된 액정층(330) 및 상기 하부기판(100)과 상부기판(200)을 결합시키는 결합부재(350)로 이루어진다.
도 8에 도시된 바와 같이, 상기 하부기판(100)은 TFT 어레이층(120)과 화소전극(130)이 구비된 표시영역(DA), 게이트 구동부(150)가 구비된 구동영역(GDA) 및 게이트 배선부(140)가 구비된 배선영역(GLA)으로 이루어진다. 상기 상부기판(200)은 상기 표시영역(DA)에 대응하여 컬러필터층(220)을 구비하고, 상기 구동영역(GDA)에 대응하여 차광층(250)을 구비한다. 상기 컬러필터층(220)과 차광층(250) 상에는 공통전극(260)이 균일한 두께로 형성된다.
상기 차광층(250)은 크롬(Cr) 또는 크롬 산화막(CrO)으로 이루어지고, 상기 공통전극(260)은 투명성 도전 물질인 인듐 틴 옥사이드(Indium Tin Oxide; 이하, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide; 이하, IZO)로 이루어진다. 상기 차광층(250)과 상기 공통전극(260)은 상기 배선영역(GLA)에서 제거되어 상기 구동영역(GDA) 및 표시영역(DA)에만 형성된다. 상기 차광막(250)은 상기 공통전극(260)의 패터닝 과정에서 함께 패터닝되어, 본 발명의 다른 실시예에 따른 액정표시패널(301)은 상기 공통전극(260)과 상기 차광층(250)이 상기 배선영역(GLA)에서 함께 제거된 구조를 가진다.
한편, 상기 결합부재(350)는 상기 하부기판(100)과 상부기판(200)과의 사이에 개재되어, 상기 하부기판(100)에 형성된 상기 제2 홀수 클럭배선(CKL2)과 상기 제2 짝수 클럭배선(CKBL2)을 커버한다. 상기 결합부재(350)가 형성되는 실라인 영역(SLA)은 상기 배선영역(GLA) 내에 포함된다.
상술한 바와 같이, 상기 차광층(250) 및 공통전극(260)은 상기 배선영역(GLA)과 대응하는 부분에서 제거되므로, 상기 제2 홀수 클럭배선(CKL2)과 제2 짝수 클럭배선(CKBL2)은 상기 공통전극(260)과 마주하지 않는다. 따라서, 상기 제2 홀수 클럭배선(CKL2)과 상기 공통전극(260)과의 사이, 상기 제2 짝수 클럭배선(CKBL2)과 상기 공통전극(260)과의 사이에서 각각 기생 커패시턴스가 생성되는 것을 방지할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 액정표시장치의 단면도이다. 단, 도 9에 도시된 구성요소 중 도 5에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 해당 구성요소에 대한 상세한 설명은 생략한다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 액정표시패널(302)에서 상부기판(200)은 상기 표시영역(DA)에 대응하여 컬러필터층(220)을 구비하고, 상기 구동영역(GDA) 및 배선영역(GLA)에 대응하여 차광층(230)을 구비한다. 상기 차광층(230)의 일부 및 상기 컬러필터층(220) 상에는 공통전극(260)이 균일한 두께로 형성된다.
상기 차광층(230)은 유기 BM으로 이루어지고, 상기 공통전극(260)은 투명성 도전 물질인 인듐 틴 옥사이드(ITO) 또는 인듐 징크 옥사이드(IZO)로 이루어진다. 상기 차광층(230)은 상기 주변영역(PA)에 전체적으로 형성되지만, 상기 공통전극(260)은 상기 배선영역(GLA)에서 제거되어, 상기 구동영역(GDA) 및 표시영역(DA)에만 형성된다.
상기 차광막(230)이 유기 BM으로 이루어지면, 상기 공통전극(260)의 패터닝 과정에서 상기 차광막(230)을 함께 패터닝할 수 없기 때문에, 본 발명의 또 다른 실시예에 따른 액정표시패널(302)은 상기 공통전극(260)만이 상기 배선영역(GLA)에서 제거된 구조를 가진다.
한편, 상기 결합부재(350)는 상기 하부기판(100)과 상부기판(200)과의 사이에 개재되어, 상기 하부기판(100)에 형성된 상기 제2 홀수 클럭배선(CKL2)과 상기 제2 짝수 클럭배선(CKBL2)을 커버한다. 상기 결합부재(350)가 형성되는 실라인 영역(SLA)은 상기 배선영역(GLA) 내에 포함된다.
상술한 바와 같이, 상기 차광층(250)은 상기 배선영역(GLA)에 형성된 반면에 상기 공통전극(260)은 상기 배선영역(GLA)과 대응하는 부분에서 제거된다. 따라서, 상기 제2 홀수 클럭배선(CKL2)과 제2 짝수 클럭배선(CKBL2)은 상기 공통전극(260)과 마주하지 않는다. 이로써, 상기 제2 홀수 클럭배선(CKL2)과 상기 공통전극(260)과의 사이, 상기 제2 짝수 클럭배선(CKBL2)과 상기 공통전극(260)과의 사이에서 기생 커패시턴스가 생성되는 것을 방지할 수 있다.
이와 같은 영상표시장치에 따르면, 상기 게이트 배선부의 일부(예를 들어, 제2 홀수 클럭배선 및 제2 짝수 클럭배선)는 상기 상부기판에 형성된 상기 공통전극과 마주하지 않는다.
따라서, 상기 게이트 배선부의 일부와 상기 공통전극과의 사이에서 기생 커패시턴스가 생성되는 것을 방지할 수 있고, 상기 기생 커패시턴스로 인한 상기 게이트 배선부에서의 신호 지연을 방지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 액정표시장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동부 및 게이트 배선부를 나타낸 도면이다.
도 3은 도 2에 도시된 게이트 배선부를 구체적으로 나타낸 도면이다.
도 4는 도 1에 도시된 절단선 A - A`에 따른 단면도이다.
도 5는 도 4에 도시된 하부기판의 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 액정표시장치의 단면도이다.
도 7은 도 6에 도시된 하부기판의 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 액정표시장치의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 액정표시장치의 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 하부기판 140 : 게이트 배선부
150 : 게이트 구동부 160 : 데이터 구동부
200 : 상부기판 300 : 액정표시패널
330 : 액정층 350 : 결합부재
400, 401, 402 : 액정표시장치

Claims (11)

  1. 외부로부터 제1 구동신호를 수신하는 배선부, 상기 제1 구동신호에 응답하여 제2 구동신호를 출력하는 구동부 및 상기 제2 구동신호에 응답하여 영상을 표시하는 화소부로 이루어진 하부기판;
    공통전극이 구비되고, 상기 배선부의 일부를 외부로 노출시키면서 상기 하부기판과 마주하는 상부기판; 및
    상기 하부기판과 상기 상부기판과의 사이에 개재되어 상기 하부기판과 상기 상부기판을 결합시키는 결합부재를 포함하고,
    상기 배선부는,
    제1 단부를 통해 상기 제1 구동신호 중 클럭신호가 제공되는 제1 클럭배선; 및
    상기 제1 클럭배선의 제2 단부에 연결된 제3 단부 및 상기 클럭신호가 제공되는 제4 단부를 구비하는 제2 클럭배선을 포함하는 것을 특징으로 하는 영상표시장치.
  2. 제1항에 있어서, 상기 배선부 중 상기 제2 클럭배선이 외부에 노출되는 것을 특징으로 하는 영상표시장치.
  3. 제1항에 있어서, 상기 제1 클럭배선은,
    상기 클럭신호 중 홀수 클럭신호를 수신하는 제1 홀수 클럭배선; 및
    상기 클럭신호 중 짝수 클럭신호를 수신하는 제1 짝수 클럭배선을 포함하는 것을 특징으로 하는 영상표시장치.
  4. 제3항에 있어서, 상기 제2 클럭배선은,
    상기 홀수 클럭신호를 수신하고, 상기 제1 홀수 클럭배선에 연결된 제2 홀수 클럭배선; 및
    상기 짝수 클럭신호를 수신하고, 상기 제1 짝수 클럭배선에 연결된 제2 짝수 클럭배선을 포함하는 것을 특징으로 하는 영상표시장치.
  5. 제1항에 있어서, 상기 표시부에는 다수의 게이트 라인 및 다수의 데이터 라인이 구비되고,
    상기 구동부는 상기 다수의 게이트 라인에 상기 제2 구동신호를 출력하는 게이트 구동회로인 것을 특징으로 하는 영상표시장치.
  6. 제1항에 있어서, 상기 결합부재는 상기 배선부의 일부 및 상기 구동부의 일부와 대응하는 것을 특징으로 영상표시장치.
  7. 외부로부터 제1 구동신호를 수신하는 배선부, 상기 제1 구동신호에 응답하여 제2 구동신호를 출력하는 구동부 및 상기 제2 구동신호에 응답하여 영상을 표시하는 표시부로 이루어진 하부기판;
    상기 하부기판과 마주하고, 상기 배선부와 대응하는 부분에서 제거된 공통전극을 구비하는 상부기판; 및
    상기 공통전극이 제거된 부분에 대응하여 상기 하부기판과 상기 상부기판과의 사이에 개재되고, 상기 하부기판과 상기 상부기판을 결합시키는 결합부재를 포함하고,
    상기 배선부는,
    제1 단부를 통해 상기 제1 구동신호 중 클럭신호가 제공되는 제1 클럭배선; 및
    상기 제1 클럭배선의 제2 단부에 연결된 제3 단부 및 상기 클럭신호가 제공되는 제4 단부를 구비하는 제2 클럭배선을 포함하는 것을 특징으로 하는 영상표시장치.
  8. 제7항에 있어서, 상기 상부기판은,
    상기 표시부에 대응하여 구비되는 컬러필터층; 및
    상기 구동부에 대응하여 구비되는 차광층을 더 포함하는 것을 특징으로 하는 영상표시장치.
  9. 제8항에 있어서, 상기 공통전극은 상기 컬러필터층 및 상기 차광층 상에 균일한 두께로 구비되는 것을 특징으로 하는 영상표시장치.
  10. 제7항에 있어서, 상기 상부기판은,
    상기 표시부에 대응하여 구비되는 컬러필터층; 및
    상기 구동부 및 배선부에 대응하여 구비되는 차광층을 더 포함하는 것을 특징으로 하는 영상표시장치.
  11. 제8항에 있어서, 상기 공통전극은 상기 차광층의 일부 및 상기 컬러필터층 상에 균일한 두께로 구비되는 것을 특징으로 하는 영상표시장치.
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