KR20050079328A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 트렌치 바닥 부분의 이물 발생을 방지하는 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 필드영역과 액티브영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드산화막, 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 상에 필드영역을 한정하는 감광막패턴을 형성하며, 이와 동시에 상기 패드질화막 상에는 이물들이 잔류되는 단계; 상기 감광막패턴을 식각 장벽으로 이용하여 상기 패드질화막을 식각하며, 이와 동시에 상기 폴리실리콘막 상에는 상기 이물들이 잔류되는 단계; 상기 감광막패턴을 제거하는 단계; 상기 식각후 잔류된 패드질화막에 의해 노출된 상기 폴리실리콘막 부분에 산화 공정을 실시하여 상기 이물들의 하부에까지 산화막을 형성하는 단계; 상기 결과물에 세정공정을 실시하여 상기 이물들, 상기 산화막 및 상기 산화막 하부의 패드산화막 부분을 제거하여 기판을 노출시키는 단계; 상기 식각후 잔류된 패드질화막을 식각 장벽으로 이용하여 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립시키도록 HDP 산화막을 형성하는 단계; 상기 식각후 잔류된 패드질화막이 노출되는 시점까지 상기 HDP 산화막을 씨엠피하는 단계; 및 상기 잔류된 패드질화막, 폴리실리콘막 및 패드산화막을 차례로 제거하여 소자분리막을 형성하는 단계를 포함한다.
Description
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI 공정에서 트렌치 바닥 부분에 이물이 발생하는 것을 방지하기 위한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 형성 영역, 즉, 액티브영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 로코스 공정에 의한 소자분리막은 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 액티브영역의 크기를 감소시키는 단점이 있다.
따라서, 상기 로코스 공정을 대신해서 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
도 1은 종래의 기술에 따른 반도체 소자의 소자분리막 형성방법 및 그에 따른 문제점 설명하기 위한 단면도이다.
STI 공정을 이용한 종래의 반도체 소자의 소자분리막 형성방법은, 도 1에 도시된 바와 같이, 액티브영역(미도시) 및 필드영역(미도시)이 정의된 실리콘 기판(10)을 제공한 다음, 상기 실리콘 기판(10) 상에 패드산화막(11) 및 패드질화막(12)을 차례로 형성한다. 여기서, 상기 패드질화막(12)은 1700Å의 두께로 형성한다.
그리고, 상기 패드질화막(12) 상에 필드영역을 한정하는 감광막패턴(미도시)을 차례로 형성한다. 이어, 상기 감광막패턴을 식각 장벽으로 이용하여 상기 패드질화막(12)과 패드산화막(11)을 식각한다.
다음으로, 상기 감광막패턴을 제거한 후, 상기 식각후 잔류된 패드질화막(12)을 식각 장벽으로 이용하여 상기 기판을 식각하여 트렌치(13)를 형성한다.
이후, 도면에 도시되어 있지는 않지만, 상기 트렌치를 매립시키도록 상기 기판의 전 영역 상에 HDP(High Density Plasma) 산화막을 증착하고, 상기 식각후 잔류된 패드질화막이 노출될 때까지 상기 HDP 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)한다. 그리고 나서, 상기 잔류된 패드질화막 및 패드산화막을 제거하여 소자분리막을 형성한다.
그러나, 종래의 기술에서는 패드질화막 증착 공정시의 증착성 파티클(Particle)이나, 상기 패드질화막 상의 감광막패턴 형성 시에 잔류되는 감광막 등의 이물들이 상기 패드질화막 상에 잔류되어, 이후, 트렌치 형성을 위한 식각 공정에서, 상기 이물들이 식각 장벽(Etch Barrier) 역할을 하여, 도 1에 도시된 바와 같이, 상기 트렌치(13) 바닥 부분에 원뿔형 결함(Cone Defect) 등을 포함한 다양한 형상의 이물(A)들이 발생된다. 따라서, 이러한 이물(A)들은 소자의 비정상적인 동작을 유발하여 소자 특성을 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 트렌치 형성을 위한 식각 공정 시, 상기 트렌치 바닥 부분에 원뿔형 결함(Cone Defect) 등을 포함한 다양한 형상의 이물들이 발생되는 것을 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은, 필드영역과 액티브영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드산화막, 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 상에 필드영역을 한정하는 감광막패턴을 형성하며, 이와 동시에 상기 패드질화막 상에는 이물들이 잔류되는 단계; 상기 감광막패턴을 식각 장벽으로 이용하여 상기 패드질화막을 식각하며, 이와 동시에 상기 폴리실리콘막 상에는 상기 이물들이 잔류되는 단계; 상기 감광막패턴을 제거하는 단계; 상기 식각후 잔류된 패드질화막에 의해 노출된 상기 폴리실리콘막 부분에 산화 공정을 실시하여 상기 이물들의 하부에까지 산화막을 형성하는 단계; 상기 결과물에 세정공정을 실시하여 상기 이물들, 상기 산화막 및 상기 산화막 하부의 패드산화막 부분을 제거하여 기판을 노출시키는 단계; 상기 식각후 잔류된 패드질화막을 식각 장벽으로 이용하여 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립시키도록 HDP 산화막을 형성하는 단계; 상기 식각후 잔류된 패드질화막이 노출되는 시점까지 상기 HDP 산화막을 씨엠피하는 단계; 및 상기 잔류된 패드질화막, 폴리실리콘막 및 패드산화막을 차례로 제거하여 소자분리막을 형성하는 단계를 포함한다.
여기서, 상기 폴리실리콘막은 600℃ 이상의 온도에서 SiH4 가스를 사용하여 100Å의 두께로 형성한다. 또한, 상기 패드질화막은 1600Å의 두께로 형성한다. 그리고, 상기 폴리실리콘막의 산화 공정은 200Å의 두께를 타겟으로 하여, 850℃ 이상의 온도에서 H2O와 O2를 사용한 습식 산화 방식으로 실시한다. 또한, 상기 세정공정은 H20:HF=19:1인 용액으로 120초 동안 메가소닉(Megasonic)을 적용하여 실시한다. 그리고, 상기 잔류된 폴리실리콘막의 제거 공정으로는 Cl2 및 HBr의 혼합 가스를 이용한 건식 식각을 실시한다.
본 발명에 따르면, 패드산화막과 패드질화막의 사이에 폴리실리콘막을 형성하며, 상기 패드질화막의 식각 후 상기 폴리실리콘막 상에 잔류되는 이물들을 제거하기 위하여 상기 폴리실리콘막에 산화 공정을 실시하여 상기 이물들의 하부에까지 산화막이 형성되도록 한 다음, 상기 산화된 이물들 및 폴리실리콘막을 모두 세정하여 제거하므로, 이후, 트렌치 형성을 위한 식각 공정 시, 상기 트렌치 바닥 부분에 원뿔형 결함(Cone Defect) 등을 포함한 다양한 형상의 이물들이 발생되는 것을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(20) 상에 패드산화막(21), 폴리실리콘막(22) 및 패드질화막(23)을 차례로 형성한다. 여기서, 상기 폴리실리콘막(22)은 600℃ 이상의 온도에서 SiH4 가스를 사용하여 형성하여 100Å의 두께로 형성한다. 또한, 상기 패드질화막(23)은 1600Å의 두께로 형성한다.
그리고, 상기 패드질화막(23) 상에 필드영역을 한정하는 감광막패턴(24)을 형성하며, 이와 동시에 상기 패드 질화막(23) 상에는 상기 패드질화막(23) 증착 공정시의 증착성 파티클(Particle)(B) 및 상기 감광막패턴(24) 형성 시에 제거되지 않은 감광막 잔류물(C) 등의 이물들이 잔류된다.
그런다음, 도 2b에 도시된 바와 같이, 상기 감광막패턴을 식각 장벽으로 이용하여 상기 패드질화막을 식각하며, 이와 동시에 상기 폴리실리콘막(22) 상에는 상기 증착성 파티클(B) 및 감광막 잔류물(C) 등의 이물들이 잔류된다.
이어서, 상기 감광막패턴을 제거한다.
도 2b에서 미설명된 도면부호 23a는 식각후 잔류된 패드질화막을 나타낸 것이다.
그리고나서, 도 2c에 도시된 바와 같이, 상기 식각후 잔류된 패드질화막(23a)에 의해 노출된 상기 폴리실리콘막(22) 부분에 산화 공정을 실시하여 상기 이물들의 하부에까지 산화막(22a)을 형성한다. 여기서, 상기 폴리실리콘막(22)의 산화공정은 850℃ 이상의 온도에서 H2O와 O2를 사용한 습식 산화(Wet Oxidation) 방식으로 실시한다. 또한, 상기 폴리실리콘막(22)의 산화 공정은 상기 폴리실리콘막(22)의 두께보다 100Å이 더 두꺼운 200Å의 두께를 타겟(Target)으로 실시하여 상기 산화막(22a)이 상기 증착성 파티클(B) 및 감광막 잔류물(C) 등의 이물들의 하부에까지 형성되도록 한다.
다음으로, 도 2d에 도시된 바와 같이, 상기 결과물에 세정공정(25)을 실시하여 상기 증착성 파티클 및 감광막 잔류물 등의 이물들, 상기 산화막 및 상기 산화막 하부의 패드산화막(21) 부분을 제거하여 기판을 노출시킨다. 여기서, 상기 세정공정(25)은 H20:HF=19:1인 용액으로 120초 동안 메가소닉(Megasonic)을 적용하여 실시한다.
그리고, 도 2e에 도시된 바와 같이, 상기 식각후 잔류된 패드질화막(23a)을 식각 장벽으로 이용하여 상기 실리콘 기판(20)을 식각하여 소정 깊이의 트렌치(26)를 형성한다. 여기서, 상기 세정공정을 통해 상기 증착성 파티클 및 감광막 잔류물 등의 이물들이 제거되므로, 상기 트렌치(26)의 바닥 부분에 원뿔형 결함(Cone Defect) 등을 포함한 다양한 형상의 이물들이 발생되지 않는다.
그런다음, 상기 트렌치(26)를 매립시키도록 HDP 산화막(27)을 형성한다.
이어서, 도 2f에 도시된 바와 같이, 상기 식각후 잔류된 패드질화막이 노출되는 시점까지 상기 HDP 산화막을 씨엠피한다. 그리고, 상기 잔류된 패드질화막, 폴리실리콘막 및 패드산화막을 차례로 제거하여 소자분리막(27a)을 형성한다. 이때, 상기 잔류된 폴리실리콘막의 제거 공정으로는 Cl2 및 HBr의 혼합 가스를 이용한 건식 식각(Dry Etch)을 실시한다.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 트렌치 형성을 위한 식각 공정 시, 상기 트렌치 바닥 부분에 원뿔형 결함(Cone Defect) 등을 포함한 다양한 형상의 이물들이 발생되는 것을 방지할 수 있으므로, 소자의 비정상적인 동작을 억제할 수 있다.
이상에서와 같이, 본 발명은 패드산화막과 패드질화막의 사이에 폴리실리콘막을 형성하며, 상기 패드질화막의 식각 후 상기 폴리실리콘막 상에 잔류되는 이물들을 제거하기 위하여 상기 폴리실리콘막에 산화 공정을 실시하여 상기 이물들의 하부에까지 산화막이 형성되도록 한 다음, 상기 산화된 이물들 및 폴리실리콘막을 모두 세정하여 제거하므로, 이후, 트렌치 형성을 위한 식각 공정 시, 상기 트렌치 바닥 부분에 원뿔형 결함(Cone Defect) 등을 포함한 다양한 형상의 이물들이 발생되는 것을 방지할 수 있다.
따라서, 본 발명은 소자의 비정상적인 동작을 억제할 수 있음은 물론, 소자의 특성을 향상시킬 수 있다.
도 1은 종래의 기술에 따른 반도체 소자의 소자분리막 형성방법 및 그에 따른 문제점 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
20 : 실리콘 기판 21 : 패드산화막
22 : 폴리실리콘막 22a : 산화막
23 : 패드질화막 23a : 잔류된 패드질화막
24 : 감광막패턴 25 : 세정공정
26 : 트렌치 27 : HDP 산화막
27a : 소자분리막
Claims (6)
- 필드영역과 액티브영역이 정의된 실리콘 기판을 제공하는 단계;상기 실리콘 기판 상에 패드산화막, 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계;상기 패드질화막 상에 필드영역을 한정하는 감광막패턴을 형성하며, 이와 동시에 상기 패드질화막 상에는 이물들이 잔류되는 단계;상기 감광막패턴을 식각 장벽으로 이용하여 상기 패드질화막을 식각하며, 이와 동시에 상기 폴리실리콘막 상에는 상기 이물들이 잔류되는 단계;상기 감광막패턴을 제거하는 단계;상기 식각후 잔류된 패드질화막에 의해 노출된 상기 폴리실리콘막 부분에 산화 공정을 실시하여 상기 이물들의 하부에까지 산화막을 형성하는 단계;상기 결과물에 세정공정을 실시하여 상기 이물들, 상기 산화막 및 상기 산화막 하부의 패드산화막 부분을 제거하여 기판을 노출시키는 단계;상기 식각후 잔류된 패드질화막을 식각 장벽으로 이용하여 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 매립시키도록 HDP 산화막을 형성하는 단계;상기 식각후 잔류된 패드질화막이 노출되는 시점까지 상기 HDP 산화막을 씨엠피하는 단계; 및상기 잔류된 패드질화막, 폴리실리콘막 및 패드산화막을 차례로 제거하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 폴리실리콘막은 600℃ 이상의 온도에서 SiH4 가스를 사용하여 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 패드질화막은 1600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 폴리실리콘막의 산화 공정은 200Å의 두께를 타겟으로 하여, 850℃ 이상의 온도에서 H2O와 O2를 사용한 습식 산화 방식으로 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 세정공정은 H20:HF=19:1인 용액으로 120초 동안 메가소닉(Megasonic)을 적용하여 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 잔류된 폴리실리콘막의 제거 공정으로는 Cl2 및 HBr의 혼합 가스를 이용한 건식 식각을 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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| KR1020040007509A KR20050079328A (ko) | 2004-02-05 | 2004-02-05 | 반도체 소자의 소자분리막 형성방법 |
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2004
- 2004-02-05 KR KR1020040007509A patent/KR20050079328A/ko not_active Application Discontinuation
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