KR20050075317A - 절연막의 에칭방법 - Google Patents

절연막의 에칭방법 Download PDF

Info

Publication number
KR20050075317A
KR20050075317A KR1020050054344A KR20050054344A KR20050075317A KR 20050075317 A KR20050075317 A KR 20050075317A KR 1020050054344 A KR1020050054344 A KR 1020050054344A KR 20050054344 A KR20050054344 A KR 20050054344A KR 20050075317 A KR20050075317 A KR 20050075317A
Authority
KR
South Korea
Prior art keywords
etching
end point
time series
series data
plasma
Prior art date
Application number
KR1020050054344A
Other languages
English (en)
Other versions
KR100587576B1 (ko
Inventor
다테히토 우스이
겐 요시오카
쇼지 이쿠하라
고지 니시하타
가즈에 다카하시
데츠노리 가지
시게루 나카모토
Original Assignee
가부시끼가이샤 히다치 세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 히다치 세이사꾸쇼 filed Critical 가부시끼가이샤 히다치 세이사꾸쇼
Publication of KR20050075317A publication Critical patent/KR20050075317A/ko
Application granted granted Critical
Publication of KR100587576B1 publication Critical patent/KR100587576B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Drying Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

본 발명은 저개구율의 반도체웨이퍼이더라도 반도체웨이퍼의 에칭종점을 안정되게 검출할 수 있는 에칭방법을 제공하는 것이다.
이를 위하여 본 발명에서는 드라이에칭의 에칭종점판정방법에 있어서, 입력신호파형을 제 1 디지털필터(18)에 의하여 노이즈를 저감하는 스텝과, 연산회로 (19)에 의한 미분처리에 의하여 신호파형의 미계수(1차 또는 2차)를 구하는 스텝과, 앞의 스텝으로 구한 시계열 미계수 파형의 노이즈성분을 제 2 디지털필터(20)에 의하여 저감하여 평활화 미계수치를 구하는 스텝과, 그 평활화 미계수치와 미리 설정된 값을 판별수단(22)에 의하여 비교하여 에칭의 종점을 판정하는 스텝을 포함하는 에칭종점 판정방법.

Description

절연막의 에칭방법 {METHOD FOR ECHING INSULATION FILM}
본 발명은 에칭종점판정방법을 이용한 에칭방법에 관한 것으로, 특히 플라즈마방전을 이용한 에칭처리의 종점을 발광분광법에 의하여 검출하는 데 가장 적합한 에칭종점판정방법을 이용한 절연막의 에칭방법에 관한 것이다. 절연막으로서는 실리콘산화막(이후, 단지 산화막이라 함)이나 저유전율재료로 이루어지는 1ow-k막 등이 있다.
반도체웨이퍼의 드라이에칭처리중에 있어서, 플라즈마광에 있어서의 특정파장의 발광강도가 특정한 막의 에칭진행에 따라 변화한다. 따라서 반도체웨이퍼의 에칭종점검출방법의 하나로서, 종래부터 드라이에칭처리중에 플라즈마로부터의 특정파장의 발광강도의 변화를 검출하여, 이 검출결과에 의거하여 특정한 막의 에칭종점을 검출하는 방법이 있다. 그 때 노이즈에 의한 검출파형의 휘청거림에 의거하는 오검출을 방지할 필요가 있다. 발광강도의 변화를 정밀도 좋게 검출하기 위한 방법으로서는, 예를 들어 일본국 특개소61-53728호 공보, 일본국 특개소63-200533호 공보 등이 알려져 있다. 일본국 특개소61-53728호 공보에서는 이동평균법에 의하여, 또 일본국 특개소63-200533호 공보에서는 1차의 최소 2승 근사처리에 의하여 노이즈의 저감을 행하고 있다.
그런데, 플라즈마방전에 의하여 에칭처리되는 웨이퍼의 에칭종점판정을 발광분광법에 의하여 행하는 에칭종점판정장치는, 웨이퍼를 처리할 때마다 퇴적물부착등에 의하여 검출신호가 약해지고, 예를 들어 일본국 특개소63-254732호 공보에 기재된 바와 같이, 안정된 에칭종점검출을 행하기 위하여 검출신호의 게인치, 오프셋(이하 '옵셋'이라고도 함)치를 변경함으로써 검출신호를 보정하고 있었다. 또 예를 들어 일본국 특공평4-57092호 공보에 기재된 바와 같이, 안정된 에칭종점검출을 행하기 위하여, 게인, 옵셋조정기능을 부가하는 일 없이 광전변환수단에 도입되는 검출신호를 설정치로 조정함으로써 보정을 행하고 있다.
최근의 반도체의 미세화, 고집적화에 따라 개구율(반도체웨이퍼의 피에칭면적)이 작아지고 있고, 광센서로부터 광검출기에 도입되는 특정파장의 발광강도가 미약해지고 있다. 그 결과 광검출기로부터의 샘플링신호의 레벨이 작아지고, 종점판정부는 광검출기로부터의 샘플링신호에 의거하여 에칭의 종점을 확실하게 검출하는 것이 곤란하게 되어 있다.
또 반도체디바이스의 미세화가 진행됨에 따라, 배선간의 전기적인 절연을 취하기 위하여 사용되어 온 실리콘산화막에서는 전기용량이 크고, 배선간의 신호손실을 무시할 수 없게 되고 있다. 그 해결책으로서 배선간의 절연재료에 저유전율재료를 사용하여 배선간의 전기용량을 작게 하는 방법이 개발되어 있다. 저유전율재료(이후, 1ow-k재라 함)의 후보로서 각종 재료가 개발되어 있으나, 예를 들어 월간 Semiconductor World 1998.11호의 74페이지에 기재된 바와 같이, 무기계 low-k 막의 FSG(k = 3.3∼3.6), HSQ(k = 2.9∼3.1), Xerogel(k = 2.0 이하)가 알려져 있고, 유기계 1ow-k 막으로서는, SiLk (k = 2.6), BCB(k = 2.6), FLARE(k = 2.8), PAE(k = 2.8)나 유기 SOG(k = 2.8∼2.9), HSG(k = 2.9) 등이 있다.
또한 1ow-k막을 사용함 과 동시에, 화학적 기계적 연마기술을 사용한 평탄화법(CMP)을 사용하는 프로세스에 의하여, 종래의 배선재료보다 전기저항이 작은 구리에 의한 배선을 가능하게 하는 더머신프로세스가 개발되어 가고 있다.
이 더머신프로세스에서는 처음에 배선간 및 층간의 절연재료가 되는 1ow-k 막을 형성한 후, 플라즈마에칭에 의하여 배선용 홈을 형성하고, 또 하층에 대한 전기적인 접속을 취하기 위한 콘택트홀을 2층사이에 형성하는 듀얼더머신법이 주류이다. 듀얼더머신법의 프로세스도 최초에 콘택트홀을 에칭하거나, 또는 홈을 에칭하거나 하여 공정이 다르고, 현재 각종 방법이 검토되고 있는 단계이다. 어째든 1ow-k막에 홈이나 콘택트홀을 플라즈마에칭으로 형성할 필요가 있다. 이 플라즈마에칭을 높은 정밀도로 또한 공정수가 적은 프로세스를 사용할 수 있으면, 수율향상 및 비용절감으로도 연결되기 때문에, 플라즈마에칭의 특성(에칭가능한 공정 및 성능)을 충분히 높이는 것이 필요하게 된다.
그러나 현재 실제로 제작하였다고 하여 보고되고 있는 더머신구조에서는 1ow-k막에 설치되는 홈과 구멍의 경계에 질화실리콘막을 삽입하여 에칭의 스토퍼층으로 하고 있다. 이 때문에 스토퍼층의 형성공정이나, 스토퍼층을 삽입한 것에 의한 막의 유전율 상승이 문제가 된다. 스토퍼층의 유전율이 낮으면 문제없으나, 플라즈마에칭의 스토퍼층으로 하기 위하여 1ow-k막과의 에칭선택비나 밀착성 등의 요구가 있어, 현재로서는 질화실리콘층이 일반적으로 사용되고 있다.
또 스토퍼층을 삽입하여도 막두께를 두껍게 하는 것은 유전율증가의 관점에서 실시할 수 없기 때문에, 에칭이 진행하여 스토퍼층에 도달하였는 지의 여부를 정확하게 판정하지 않으면 안된다. 통상의 종점판정시스템에서도 검출가능하나, 보다 높은 정밀도의 판정이 요구된다. 더 바람직한 것은 스토퍼층을 삽입하지 않은 구조이나, 현재의 상태로서는 에칭이 곤란한 것으로 되어 있다.
또 절연막에칭장치에서는 에칭을 반복함에 따라 에칭속도가 저하하는 등의 경시적인 변화가 알려져 있다. 경우에 따라서는 에칭이 도중에서 스톱하여 버리는 경우도 있어, 그 해결은 필수이다. 그것에 덧붙여, 에칭속도의 경시적인 변동을 모니터해 두는 것도 프로세스안정가동을 위하여 중요하나, 종래의 방법에서는 단지 종점판정의 시간모니터뿐이다. 더구나 에칭시간이 10초정도로 짧은 경우의 종점판정은, 판정준비시간을 짧게 하는 종점판정방법으로 하지 않으면 안되는 것과, 판정시간의 간격도 충분히 짧게 할 필요가 있으나, 반드시 충분하지는 않다. 또한 절연막에서는 피에칭면적이 1% 이하인 경우가 대부분이며, 에칭에 수반하여 발생하는 반응생성물로부터의 플라즈마 발광강도 변화가 작다. 따라서 약간의 변화도 검출할 수 있는 종점판정시스템이 필요하게 되나, 실용적이고 저렴한 시스템은 발견되지 않는다.
다음에 절연막의 콘택트홀을 형성하는 에칭에 있어서, 리소그래피의 위치 어긋남을 해소하기 위하여 자동정렬 콘택트기술이 개발되어 있다. 이 기술에 있어서의 종점판정도 최후의 콘택트부의 피에칭면적이 1% 이하로 적기때문에, 플라즈마 발광강도 변화의 검출감도를 충분히 높게 한 시스템이 필요하나, 저렴하고 높은 정밀도라는 요구를 만족한 종점판정시스템으로는 되어 있지 않다.
본 발명의 제 1 목적은, 저개구율의 반도체웨이퍼이더라도, 반도체웨이퍼의 에칭종점을 안정되게 검출할 수 있는 에칭종점판정방법을 이용한 에칭방법을 제공하는 데 있다.
본 발명의 제 2 목적은, 플라즈마처리의, 특히 플라즈마에칭처리에 있어서, 플라즈마발광의 약간의 변화도 검출가능하고, 더구나 단시간에 계측가능한 종점판정시스템을 사용하여, 반도체박막의 플라즈마에칭의 종점을 검출함으로써 고도한 에칭결과를 얻는 방법에 관한 것이다.
본 발명의 다른목적은, 발광강도의 샘플링신호에 펄스형상의 노이즈가 실린 경우, 예를 들어 방전전력의 순간정지, 불안정 등으로 플라즈마상태가 급변하여 발광강도에 변조를 초래한 이상시에도 종점판정의 오검출을 없앨 수 있는 에칭종점판정방법 및 장치를 제공하는 데 있다.
본 발명의 다른목적은, 플라즈마방전이상이 일어난 것을 용이하게 에칭처리의 이력으로서 표시할 수 있는 에칭종점판정방법 및 장치를 제공하는 데 있다.
본 발명의 다른목적은, 반도체디바이스의 절연막 에칭공정의 종점을 높은 정밀도로 계측할 수 있는 방법 또는 시스템을 사용하고, 그 성능을 이용하여 더머신프로세스 및 셀프얼라인프로세스의 에칭을 높은 정밀도로 실시하는 에칭방법을 제공하는 데 있다.
본 발명의 다른목적은, 더머신프로세스의 스토퍼층까지의 시간이나 셀프얼라인 콘택트프로세스의 게이트상의 절연막까지의 에칭시간을 계측하여 에칭속도를 구하고, 또 그 변동을 모니터하여 에칭장치의 경시적인 변화에 의한 에칭불량을 방지하는 데 있다. 또 더머신프로세스의 스토퍼층에 도달한 시간을 정확하게 판정함으로써 얇은 질화실리콘층의 마모를 억제하여, 실질적인 선택비를 향상시키는 데 있다.
본 발명의 다른목적은, 더머신프로세스나 셀프얼라인콘택트프로세스의 밑바탕위에 형성된 질화실리콘층을 제거하는 공정에 있어서, 에칭은 단시간에 종료하나, 종료시간을 정확하게 판정하여 밑바탕층의 에칭이 과잉으로 진행되는 것을 억제하여 디바이스의 성능저하를 억제하는 데 있다.
본 발명의 특징은, 드라이에칭의 에칭종점판정방법에 있어서, 입력신호파형을 제 1 디지털필터에 의하여 노이즈를 저감하는 스텝과, 미분처리에 의하여 신호파형의 미계수(1차 또는 2차)를 구하는 스텝과, 앞의 스텝에서 구한 시계열 미계수파형의 노이즈성분을 제 2 디지털필터에 의하여 저감하여 평활화 미계수치를 구하는 스텝과, 그 평활화 미계수치와 미리 설정된 값을 판별수단에 의하여 비교하여 에칭의 종점을 판정하는 스텝을 포함하는 에칭종점판정방법에 있다.
본 발명의 다른특징은, 발광강도의 미계수의 시계열데이터에 의하여 에칭의 종점을 판정하는 에칭종점판정방법에 있어서, 상기 미계수의 시계열 데이터의 변천을 표시수단에 표시하여, 이상검출시에 상기 미계수의 시계열 데이터의 표시상에 이상을 나타내는 표시를 가하는 스텝을 포함하는 에칭종점판정방법에 있다.
본 발명의 다른특징은, 발광분광법을 사용한 드라이에칭의 종점판정장치에 있어서, 특정파장의 발광강도의 시계열 데이터를 얻는 AD 변환수단과, 그 시계열 데이터를 평활화처리하는 제 1 디지털필터링수단과, 그 평활화 시계열 데이터의 미계수를 구하는 미분연산수단과, 또한 산출된 미계수의 시계열 데이터를 평활화처리하는 제 2 디지털필터링수단과, 그 평활화 미계수치와 미리 설정된 값을 비교하여, 에칭의 종점을 판정하는 판별수단을 구비한 에칭종점판정장치에 있다.
본 발명의 다른특징은, 실리콘산화막이나 저유전율재료로 이루어지는 low-k 막을 포함하는 절연막의 에칭방법에 있어서, 청구항 1 내지 7기재의 에칭종점판정방법에 의하여 에칭의 종점을 판정하는 절연막의 에칭방법에 있다.
본 발명에 의하면, 발광강도의 변화를 정밀도 좋게 산출할 수 있기 때문에, 매우 안정성이 좋은 에칭처리종점을 판정하는 방법을 제공할 수 있다. 또 종점판정을 위한 미계수산출처리를 행하는 종점판정에 있어서, 미계수산출처리의 전단과 후단에 디지털필터링처리를 설치함으로써, 효과적으로 광검출기로부터의 샘플링신호의 노이즈저감을 행할 수 있고, 안정성이 좋은 종점판정이 가능해진다.
또 에칭처리 이상시에 전단의 디지털필터링처리와 미계수산출처리 및 후단의 디지털필터링처리에 있어서 계수보정처리를 설치함으로써 보다 효과적으로 광검출기로부터의 샘플링신호의 노이즈저감을 행할 수 있고, 안정성이 좋은 고정밀도의 종점판정이 가능해진다.
또한 미분계수표시에 있어서, 에칭처리이상시, 특징있는 색채를 가진 배색에 의하여 제로 또는 미리 설정된 표시위치에 묘획하면, 에칭처리중인 이상감시를 용이하게 하는 뛰어난 장치를 제공할 수 있다.
또 본 발명에 의하면, 종점판정을 정확하게 실행할 수 있기 때문에, 시간관리의 에칭과 비교하여 오버에칭을 적게 설정할 수 있다는 효과가 있다. 그 결과, 지나친 밑바탕층의 마모를 억제할 수 있다. 또 오버에칭시간을 단축할 수 있기 때문에, 그 만큼의 스루풋향상을 기대할 수 있다. 또한 에칭시간의 경시적인 변화를 모니터할 수 있기 때문에, 에칭장치의 이상을 빠른시기에 발견할 수 있어, 에칭불량의 대량발생을 미연에 방지할 수 있다는 효과가 있다.
또 본 발명에 의하면, 목표로 하는 광전자 배율기(이하 '광전자 증배관'이라고도 함)의 출력전압에 대하여 센스전압치를 관계식을 사용하여 이끌어 내어 사용함으로써, 목표로 하는 광전자 증배관의 출력전압에 대하여 센스전압치를 정확하게 구할 수 있다. 따라서 개구율이 작은 반도체웨이퍼라 하더라도, 반도체웨이퍼의 에칭종점을 안정되게 검출하기 위한 에칭종점검출에 사용하는 신호를 웨이퍼 사이에서 불일치하는 일 없이 일정치로 재현성 좋게 제어할 수 있다.
또한 본 발명의 종점판정시스템을 사용함으로써 단시간에 판정준비가 가능하고, 또한 약간의 플라즈마 발광강도 변화도 검출할 수 있기 때문에, 피에칭면적이 작은 절연막에칭의 종점판정에 적용할 수 있다.
이하, 본 발명의 제 1 실시예를 설명한다. 먼저, 도 1을 사용하여 반도체 웨이퍼의 에칭을 설명한다. 먼저, 도 1을 사용하여 반도체웨이퍼의 에칭장치(1) 및 에칭종점검출장치(10)의 구성개요를 설명한다.
에칭장치(1)는 에칭챔버(2)의 내부에 도입된 에칭가스가 마이크로파전력 등에 의하여 분해되어 플라즈마가 되고, 이 플라즈마에 의하여 반도체웨이퍼가 에칭된다. 에칭종점판정검출장치(10)는 반도체웨이퍼의 에칭처리중에 에칭챔버(2)내에 발생하는 플라즈마광을 검출하여, 그 상태에 의거하여 종점판정의 처리를 행한다. 에칭종점판정검출장치(10)는 광검출기(11), 옵셋(가산회로)(15), 게인(승산회로) (16), AD 변환기(17), 디지털필터회로(18), 미계수연산회로(19), 디지털필터회로 (20), RAM(21), 판정회로(22), DA 변환기(23) 및 CPU(30)를 구비하고 있다. CPU (30)로 실행되는 오토옵셋/오토게인제어처리, 센스전압설정처리, 평활화처리를 포함하는 샘플링처리 및 종점판정처리에 대응하는 프로그램은, ROM(31)에 유지되어 있다. 32는 외부기억장치, 33은 입출력장치이다.
광검출기(11)는 에칭처리중에 에칭챔버(2)내에 발생된 플라즈마로부터의 특정파장의 발광을 분광기(12)로 얻은 후, 광파이버를 거쳐 광전자 증배관(13)에 도입한다. 도입한 특정파장의 발광강도는, 광전자 증배관(13)에 의하여 발광강도에 따른 전류검출신호가 되어, IV 변환기(14)로 전압신호로 변환된다. 또 IV 변환기 (14)의 전압신호에 대하여 차동회로(옵셋)(15), 증폭회로(게인)(16)를 인가한다.
AD 변환기(17)에 의하여 샘플링신호로서 출력된 신호는, 시계열데이터(yi)로서 RAM(21)에 저장된다. 시계열데이터(yi)는 디지털필터회로(18)에 의하여 평활화처리되어 평활화 시계열데이터(Yi)로서 RAM(21)에 저장된다. 평활화 시계열데이터 (Yi)는 미계수 연산회로(19)에 의하여 미계수치(1차 미분치 또는 2차 미분치)의 시계열데이터(di)가 산출되어 RAM(21)에 저장된다. 미계수치의 시계열데이터(di)는 디지털필터회로(20)에 의하여 평활화처리되어 평활화 미계수 시계열데이터(Di)로서 RAM(21)에 저장된다. 평활화 미계수치는 판정회로(22)에 의하여 미리 설정되어 있는 값과 비교되고, 이들 생파형신호 또는 연산파형신호를 사용하여 에칭의 종점검출을 행한다.
이 생파형신호 및 연산파형신호는 에칭챔버(1)에서 웨이퍼를 처리할 때마다 에칭챔버(1)내에 퇴적물부착 등에 의하여 검출신호가 약해져, 웨이퍼마다 종점을 검출하는 조건이 변화되어 버린다. 따라서 광전자 증배관(13)의 출력전압을 제어하는 센스전압과 증폭회로(16)의 게인의 두 개를 변화시킴으로써 웨이퍼마다의 검출신호를 동일하게 하여 동일조건으로 에칭의 종점검출을 행할 수 있다.
본 발명의 에칭종점판정검출장치(10)는 도면에 나타내는 바와 같이, 오토옵셋/오토게인제어처리, 센스전압설정처리, 평활화처리를 포함하는 샘플링처리 및 종점판정처리의 각 기능을 가진다. 이들의 처리에 관하여 도 2 이하에서 설명한다.
에칭처리개시에 따라, 샘플링개시명령이 나온다(스텝 100). 에칭의 진행에 따라서 변화하는 특정파장의 발광강도가, 광검출기에 의하여 발광강도에 따른 전압의 광검출신호로서 검출된다. 이 광검출신호는 AD 변환기에 의하여 샘플링신호(Ii)로서 디지털치로 변환되어, RAM에 저장된다. A/D 변환시의 오토옵셋/오토게인제어에 있어서, 다음의 식 (1)의 시계열데이터(yi)를 구한다(스텝 101).
yi = Ii + di
단, Ii는 옵셋제로에서 낮은 게인, di는 옵셋제로에서 높은 게인.
다음에 광검출기(11)의 센스전압 설정시간이내인지를 판단한다(스텝 102). 만약 전압설정시간일 때, 센스전압설정의 처리로 진행한다(스텝 103). 센스전압 설정시간이후일 때는 시계열데이터(yi)가 미리 설정된 값, 예를 들어 4V 이상인지의 여부를 판단한다(스텝 106). 시계열데이터(yi)가 4V 이상일 때는, 센스전압을 시계열데이터 (yi)가 미리 설정된, 예를 들어 0.6V 이하로 변경한다(스텝 107). 시계열데이터(yi)가 4V 미만일 때는 평활화처리로 진행한다.
즉, 제 1 단째의 디지털필터에 의하여 노이즈를 저감하고, 평활화시계열데이터(yi)를 구한다(스텝 108). 다음에 미분처리(S-G 법)에 의하여 신호파형의 미계수(1차 또는 2차)(di)를 구한다(스텝 109). 또한 상기 시계열 미계수파형의 노이즈성분을 2단째의 디지털필터에 의하여 저감한 평활화 미계수 시계열 데이터(Di)를 구한다(스텝 108). 그리고 미리 설정된 종점판정레벨(L)을 사용하여, (Di-L) * (Di-1-L)을 구한다(스텝 111).
다음에 (Di-L) * (Di-1-L)부호의 양음판정에 의하여 에칭프로세스의 종점판정처리를 행한다(스텝 112). 즉 음이면 참이라고 판정하여 샘플링을 종료한다(113). 만약에 양이면 최초의 스텝인 스텝 101로 되돌아간다.
다음에 센스전압설정의 처리(스텝 103)에서는, 광검출기(11)의 센스전압과 출력전압의 관계식으로부터, 평활화 시계열데이터(yi)와 검출기의 암전류값을 사용하여, 평활화 시계열데이터(yi)가 미리 설정된 전압(ys)이 되는 센스전압을 산출한다(스텝 104). 또한 설정된 센스전압에 있어서 평활화 시계열데이터(yi)가 다음의 식(2)와 같이 미리 설정된 전압(ys)으로 되어있는지의 여부를 체크하여 되어있지 않으면, 센스전압을 변경하고(스텝 105), 최초의 스텝(스텝 101)으로 되돌아간다.
yi- ys0 ≤ys ≤yi + ys0 ys0 = 0.1V
본 발명에 의하면 오토센스 즉, 광전소자의 특성을 이용하여 광신호강도를 최적화할 수 있다. 이에 따라 광신호강도를 고속으로 최적레벨로 설정할 수 있다. 이 오토센스는 스텝에칭시에 효과가 크다.
샘플링신호(Ii)의 검출정밀도는, 증폭회로(16)의 게인과 AD 변환기(17)의 분해능에 의하여 제한된다. 예를 들어 게인(1)의 증폭회로와 제한전압 ±1OV에서 분해능 12비트의 AD 변환기를 사용한 경우, 최소분해전압은 4.88 mV 이며, 광검출신호가 약 2.5V의 변동검출정밀도는 0.2%(0.0488 mV/2.5V)가 되어 충분한 검출정밀도로 되어 있지 않다. 따라서 상기 차동회로(4)의 옵셋치와 상기 증폭회로(5)의 게인치를 제어함으로써 검출정밀도의 높은 정밀도화를 행한다.
도 3에 차동회로(15)의 옵셋치제어 및 증폭회로(16)의 게인치제어의 플로우차트를 나타낸다. 샘플링개시명령(스텝 100)에 의하여 먼저, 차동회로(15)의 옵셋치를 제로로 설정(스텝 1010), 증폭회로(16)의 게인치는 1로 설정한다(스텝 1011). AD 변환기(17)에 의하여 광검출신호의 디지탈변환된 샘플링신호(Ii)를 취득한다(스텝 1013). 이 샘플링신호(Ii)를 RAM(21)에 저장한다(스텝 1014).
다음에 CPU(30)는 상기 샘플링신호치(Ii)를 사용하여, DA 변환기(23)로 차동회로(15)의 옵셋치를 설정한다(스텝 1015). 그리고 증폭회로(16)의 게인치를 미리 설정된 값으로 설정한다(스텝 1016). 다음 스텝에 있어서, 광검출기(11)의 광검출신호는 앞의 스텝에서 설정된 차동회로(15), 증폭회로(16)를 거쳐, AD 변환기(17)에 의하여 디지탈변환되어, 샘플링신호(ΔIi)를 취득한다(1017). 다음스텝에 있어서, CPU(30)는 이미 저장한 샘플링신호(Ii 와 ΔIi)의 가산치를 광검출신호의 시계열데이터(yi)로서 RAM(21)저장한다(스텝 1018). CPU(30)는 저장되는 시계열데이터(yi)를 기초로 사칙연산을 행하여, 시계열데이터(yi)의 신호강도 비교연산이나 미분처리연산 등을 행한다.
본 발명의 오토옵셋제어는 다음의 점에 특징이 있다.
1) 옵셋치와 차동증폭치와의 합에 의하여 입력신호의 절대치를 구한다.
2) 입력신호의 절대치는 매스텝, 옵셋치를 구하고, 그 옵셋치로부터 차동증폭치를 검출한다.
3) 옵셋치는 AD 변환의 게인을 저게인으로 설정하여 검출한다.
4) 차동회로에 대한 옵셋치는 DA 변환기의 분해능보다 1비트 잘라내고 설정한다.
본 발명의 오토옵셋제어는, AD 변환기의 차동증폭회로를 이용하여 AD 변환기의 분해능을 최대한으로 끌어올리는 방법에 특징이 있다.
즉, 최초의 스텝에서 입력신호파형을 저게인동작으로 AD 변환하여 신호전압이 큰 절대치를 구한다. 그리고 다음스텝에서 AD 변환기의 차동증폭회로에 대한 입력전압을 DA 변환기의 분해능을 고려하여 구한다(10 mV 이하를 잘라냄). 또한 앞의 스텝에서 구한 AD 변환기에 대한 입력전압(V0)을 DA 변환기로부터 출력한다.
또한 입력신호의 차동파형을 고게인동작으로 AD 변환하여 차동신호전압(V1)을 높은 정밀도로 구한다. 그리고 다음스텝에서는 앞의 2개의 스텝에서 구한 전압값을 합성한다.
전압 : V = Vo + V1
본 발명의 오토옵셋제어에 의하면, 신호파형의 시간변화를 높은 정밀도로 AD 변환가능하게 된다. 즉 AD 변환기의 최대변환영역 측정모드로 계측함으로써 입력파형강도의 큰 신호에 대응할 수 있다.
또 AD 에 있어서의 비트양자화 오차를 저감할 수 있다. 또한 DA 변환에 있어서의 비트양자화 오차도 저감할 수 있다. 또 차동증폭의 결과, 출력되는 신호레벨은 낮아져 AD 변환기의 게인을 최대한으로 올려 높은 정밀도로 계측할 수 있다. 또한 입력신호파형의 값을 높은 정밀도로 측정할 수 있다.
또한 본 발명의 오토옵셋제어는, EPD 등의 광신호 뿐만아니라, 바이어스신호, 압력신호, 유량신호 등 전기신호의 AD 변환처리에 적응가능하다. 또 AD 변환기의 다이내믹레인지를 확장할 수 있다.
도 4에 옵셋제어 및 게인제어를 행하지 않은 종래예의 발광변동측정결과예를 나타낸다. 도 5에 본 발명의 옵셋제어 및 게인제어를 행한 경우의 발광변동측정결과예를 나타낸다. 도면으로부터 본 발명의 적용에 의하여 발광변동검지 정밀도가 약 0.5%로부터 약 0.02%로 향상하고 있음을 알 수 있다. 그 때문에, 종점판정에 사용하는 미계수시계열 데이터를 정밀도 좋게 구할 수 있어 에칭처리의 종점판정을 안정되게 행할 수 있다는 효과가 있다. 또한 본 발명에 의하여 구해진 시계열데이터(yi)는 플라즈마발광이 없는 경우를 제로로 하고, 에칭처리가 행하여지고 있는 상태에서는 시계열데이터(yi)는 반드시 제로보다 큰 값을 가진다. 그 때문에 얻어진 시계열데이터(yi)를 기초로 사칙연산하는 경우, 제로분할처리의 회피처리를 특별하게 설치할 필요가 없어 종점판정처리플로우가 간단하게 되고, 소프트적인 오작동을 저감한다는 효과가 있다.
다음에 센스전압설정의 처리에 관하여 설명한다.
도 1에 있어서, DA변환기(23)를 거쳐 광전자증배관(13)의 센스전압을 변화시키면, 광전자증배관(13)의 출력전압을 제어할 수 있다. 도 6에 광전자증배관(13)의 증배율특성을 나타낸다. 광전자증배관(13)의 고전압(Hv)에 대한 고전압증배관 (13)의 출력전압(I)은 거듭제곱의 관계에 있고, 그 관계는 다음의 식 3에 의하여 구해진다.
광전자증배관(13)의 고전압(Hv)을 직접 구할 수 없을 경우, 예를 들어 CPU에 의하여 콘트롤되는 센스전압(V)을 다음식 4로 변환함으로써 광전자증배관(13)의 고전압(Hv)을 구할 수 있다.
Hv = 50 ×V + 400
따라서 식 3에 식 4의 관계를 이용함으로써, 소정의 발광량에 대하여 기대하는 광전자증배관(13)의 출력을 얻기 위한 센스전압(V)을 구할 수 있다. 이 관계는 식 3, 식 4, 식 5로 나타내게 된다.
(단, Hvo = 50 ×Vo + 400)
여기서 I1은 목표로 하는 광전자증배관(13)의 출력전압, V1은 그 때의 센스전압, Io는 초기의 광전자증배관의 출력전압, Id는 광전자증배관의 암전류에 의한 출력전압, Vo는 그 때의 센스전압이다.
광전자증배관에는 암전류가 있어, 센스전압이 작은 경우에는 광전자증배관의 출력전압에 암전류가 미치는 영향이 크다. 예를 들어 Io는 초기의 광전자증배관의 출력전압이며 이 때의 센스전압이 매우 작은 값이면, 식 5와 같이 Io 로부터 암전류에 의한 광전자증배관의 출력전압(Io)을 감산함으로써 구하는 센스전압을 정확하게 구할 수 있다.
이 암전류를 구하는 타이밍이나, 예를 들어 웨이퍼가 챔버에 반입후, 플라즈마발생전에 측정하는, 또는 웨이퍼가 챔버에 반입되어 있지 않을 때 암전류를 측정하는 방법이 있다.
이상의 방법으로 구한 센스전압(V1)을 설정함으로써 목표로 하는 광전자증배관(13)의 출력전압을 출력할 수 있다. 또 증폭회로(16)의 게인은 통상 고정치배로 한다.
센스전압에는 한계가 있으며, 센스전압의 최대치를 설정하더라도 목표로 하는 광전자증배관의 출력전압(I1)을 출력할 수 없는 경우는, 통상 고정치배의 게인을 조정함으로써 연산파형신호를 증폭시킨다. 예를 들어 목표로 하는 광전자증배관(13)의 출력전압이 2V였던 경우, 센스전압을 최대치에 설정하였을 때의 출력전압이 1V라고 하였으면, 증폭회로(16)의 게인은 통상의 고정치 × 2배의 게인을 설정함으로써(게인보정), 에칭종점검출에 사용하는 연산파형신호를 동일하게 할 수 있다.
도 7에 센스전압치, 게인치를 구하는 플로우차트의 일예를 나타낸다. 파형조정실시명령(스텝 1031)에 의하여 센스조정 및 게인보정을 행한다. 파형조정실시명령(스텝 1031)에 의하여 현재의 센스전압치 취득(스텝 1032) 및 현재의 생파형신호치를 취득(스텝 1033)한다. 생파형신호가 예를 들어 목표전압치 2V가 되도록 상기에서 취득한 센스전압치 및 생파형신호치와 식 3을 사용하여 센스전압치를 구한다(스텝 1034). DA 변환기(23)로 광전자증배관(13)에 구한 센스전압치를 출력하여(스텝 1035), 조정의 효과가 나타나는 데 필요한 시간만큼 기다린다(스텝 1036). 그 후, 목표전압치 2V 와 현재의 생파형신호치를 비교하여 오차가 기준이내인지의 여부의 판정(스텝 1037)을 행하여 기준이내이면 센스조정종료로 한다(스텝 1038).
오차가 기준을 벗어나 있는 경우는, 이하의 스텝을 진행한다. 먼저, 상기 출력한 센스전압치가 최대치 이상인지의 여부의 판정을 행하여(스텝 1039), 최대치이상인 경우는 현재의 생파형신호치와 2V를 비교하여 비율을 통상 설정하고 있는 게인치에 승산(게인보정)하여(스텝 1040), 센스조정 및 게인보정종료로 한다(스텝 1041). 상기 출력한 센스전압치가 최대치로 되어있지 않으면 센스전압치를 현재보다 0.1V 증감시켜 센스전압치를 출력한다(스텝 1042). 센스조정에 필요한 시간이 일정기준시간 이상인지의 여부를 판정하여 일정기준시간 이상(스텝 1043)이면, 센스조정종료(스텝 1038)로 하고, 기준시간 미만이면, 목표전압치 2V와 현재의 생파형신호치와의 비교(스텝 1037)로 되돌아가 루프가 된다. 이 루프는 예를 들어 0.1초 주기이다.
도 8에 센스전압 및 게인보정을 행하는 다른실시예의 플로우차트를 나타낸다. 기본적인 처리의 흐름은 도 7에 나타낸 것과 동일하다. 센스치가 오버플로우한 경우(스텝 1039), 또는 센스조정에 일정시간 경과한 경우(스텝 1043)는, 목표로 하는 생파형의 출력전압, 예를 들어 2V와 현재의 생파형신호치의 비를 취하여 메모리내에 기억한다.
또 그 때의 센스전압치도 메모리내에 기억한다. 센스치에는 구한 센스전압치를 출력하고, 게인은 고정치 그대로 한다. 이대로는 목표의 2V로는 되지 않으나, 마이크로컴퓨터의 프로그램내에서 2V와 현재의 생파형신호치의 비를 근거로 한 계산을 행함으로써 센스조정종료(스텝 1038)로 한다.
이상 본 실시예의 에칭종점판정장치에서는 식 3을 사용함으로써 광전자증배관(13)의 목표출력전압에 대한 센스전압치를 정확하게 구할 수 있기 때문에, 게인이 통상 일정치가 되고, 게인에 의한 웨이퍼마다의 S/N 비 및 암전류의 증폭의 불균일을 억제할 수 있다. 또 센스전압치가 오버플로우한 경우라도 게인치로 보정, 또는 목표출력전압과 현재출력전압과의 비를 프로그램내부에서 보정함으로써 목표가 되는 연산파형을 구할 수 있기 때문에, 안정성이 좋은 에칭종점판정을 행할 수 있다.
다음에 도 9에 의하여, 본 발명의 평활화 미계수시계열 데이터(Di)의 산출플로우를 설명한다. 디지털필터회로(18)로서는, 2차 버터워스형(butter worth)의 저대역통과필터를 사용한다. 2차 버터워스형의 저대역통과필터에 의하여 평활화 시계열데이터(Yi)는 식(6)에 의하여 구해진다.
여기서, 계수 b, a는 샘플링주파수 및 커트오프주파수에 의하여 수치가 다르다. 예를 들어 샘플링주파수 10Hz, 커트오프주파수 1Hz일 때, a2 = -1.143, a3 = 0.4128, b1 = 0.067455, b2 = 0.13491, b3 = 0.067455가 된다.
2차 미계수치의 시계열데이터(di)는, 미계수연산회로(6)에 의하여 5점의 시계열데이터(Yi)의 다항식적합 평활화미분법을 사용하여 식(7)로부터 이하와 같이 산출된다.
여기서, w-2 = 2, w-1 = 1, wo = -2, w1 = -1, w2 = 2 이다. 계수의 산출은 참고 문헌 : A.Savitzky, M. J. E. Golay 저 “Analytical Chemistry" 36(1964)p1627에 나타나 있다.
상기 미계수치의 시계열데이터(dj)를 사용하여, 평활화 미계수 시계열 데이터(Dj)는 디지털필터회로(7)[2차 버터워스형의 저대역통과필터, 단, 디지털필터회로 5의 a, b 계수와는 달라도 상관없음]에 의하여 식(8)에 의하여 구해진다.
도 10에 비교예로서 에칭중의 원파형 및 디지털필터회로(18)와 디지털필터회로(20)를 사용하지 않고 구한 2차 미계수시계열데이터(dj)를 나타낸다. 샘플링 시계열데이터로 처리개시로부터 4.2초로 에칭의 종점을 맞이하고 있음을 알 수 있으나, 2차 미계수시계열데이터(dj)로 부터는 노이즈 때문에 그 판정이 부정확하게 되었다.
도 11에 본 발명에 의한 디지털필터회로(18)와 디지털필터회로(20)를 사용한 경우의 파형변화를 나타낸다. 도면에서 평활화 2차 미계수시계열데이터(Di)는 노이즈가 저감되어 명확한 에칭처리의 종점이 구해져 종점판정이 안정되게 행하여졌다. 이와 같이 미계수연산회로(19)에 디지털필터회로(18)와 디지털필터회로(20)를 구비함으로써, 미계수시계열데이터의 노이즈를 효과적으로 저감할 수 있다. 그 때문에 종점판정에 사용하는 미계수시계열데이터를 정밀도 좋게 구하는 수 있고, 에칭처리의 종점판정을 안정되게 행할 수 있다는 효과가 있다.
본 발명의 다른 실시예를 도 12 내지 도 14를 사용하여 설명한다. 에칭종점판정방법은 앞의 실시예와 동일하다. 여기서는 에칭처리중에 에칭이상이 일어나 발광강도의 샘플링신호에 펄스형상의 노이즈가 실린 경우의 처리에 관하여 설명한다. 도 12는 시간 2.5초∼3.5초의 사이에 펄스형상의 노이즈가 실린 경우의 앞의 실시예의 처리순서에 따라 산출한 2차 미분파형을 나타낸다. 도면에서 평활화 시계열데이터(Yi)에 큰 언더슈트가 나타나고, 그 영향에 의하여 평활화 2차 미분치 파형이 부정확하게 되는 것을 알 수 있다.
그래서 본 실시예에서는 도 13의 다이어그램에 나타내는 바와 같이, 평활화 2차 미계수시계열데이터(Di)산출처리순서를 일시중단하고, 이상시 처리를 행하는 것이다. 현재 i = m에서 이상이 발생한 경우에, 디지털필터회로(18)에 의하여 평활화처리되어, 평활화 시계열데이터는 Ym - 1 = ym, Ym = ym 로 대입된다. 또 i = m + 1 스텝째에서는 Ym + 1 = ym + 1로 한다. i = m + 2 스텝째의 Ym + 3은 상기 디지털필터회로(18)의 2차 버터워스 저대역통과필터링처리에 의하여 구한다. i = m + 3 스텝째에서는, Yi의 5점 데이터열을 사용하여 미계수연산회로(19)에 의하여 미계수치의 시계열데이터 dm + 1를 연산하고, 그 값을 dm - 1, dm, 및 Dm - 1, Dm에 대입한다.
이들 값을 사용하여, 평활화처리되어 평활화 미계수 시계열데이터(Dm+1)를 구한다. i = m + 4 이후는 도 9에 나타낸 처리순서에 따라 평활화 미계수 시계열 데이터를 산출한다. 이 이상시 처리순서에 의하여 과거의 시계열데이터변화를 없앤 평활화 미계수 시계열데이터를 이상발생으로부터 3스텝째에서 얻을 수 있다.
도 14에 상기 이상시처리를 실시한 경우의 평활화 시계열데이터(Yi)와 평활화 2차 미분치파형(Di)을 나타낸다. 도면에서 2차 미분치의 제로를 통과하는 시간(펄스형상의 이상이 없는 경우는 4.5초이고, 본 처리에서는 4.56초가 된다)이 도 12와 달리 보다 정확하게 구해지고 있음을 알 수 있다. 이와 같이 이상시 처리를 행함으로써, 펄스형상의 발광강도변동이 있는 경우에도 발광변동의 영향을 단시간에 저감할 수 있기 때문에, 종점판정에 사용하는 미계수 시계열데이터를 정밀도좋게 구할 수 있어, 에칭처리의 종점판정을 안정되게 행할 수 있다는 효과가 있다.
본 발명은 디지털필터를 이용하여, 미분처리(S-G 법)를 채용하고 있기 때문에, 광신호에 포함되는 노이즈(광수광소자의 쇼트노이즈, 플라즈마광변동 등)를 저감할 수 있다.
본 발명의 미분처리에 의하면, 먼저 입력신호파형을 제 1 디지털필터에 의하여 노이즈를 저감한다. 다음에 미분처리(S-G 법)에 의하여 신호파형의 미계수(1차 또는 2차)를 구한다. 또한 앞의 스텝에서 구한 시계열 미계수파형의 노이즈성분을 제 2 디지털필터에 의하여 저감한다.
또 본 발명에 의하면, 순간적으로(샘플링간격), 생신호레벨의 변화량이 설정치를 넘은 경우, 이상시 처리가 이루어진다.
즉, 미분치 평활화신호의 종점판정처리를 중단하고, 미분치 평활화신호의 표시처리를 중단하여, 표시화면에 이상을 표시한다. 만약 생신호레벨의 변화량이 설정치 이하이면, 최초 스텝의 평활화신호 시계열을 과거에 2 스텝내려가 현시점의 값을 대입한다. 또한 미분치신호와 미분치평활화신호에 대하여, S-G 법의 다음수 스텝과거로 내려가 현시점의 값을 대입한다.
본 발명의 이상시 처리에 의하면, 디지털필터의 필터특성을 제어함으로써, 노이즈저감레벨과 시간응답특성을 설정할 수 있다.
또 S-G 법의 미분처리에 의하여 직접, 1차 또는 2차 미계수를 산출하기 위하여 수학적으로 정밀도가 높은 미분치를 고속처리할 수 있다. 또 미분치에 포함되는 노이즈성분을 제거할 수 있다(정수처리시의 효과가 큼).
또한 이상시 후의 고속미분처리를 할 수 있고, 또한 이상시의 이력을 용이하게 표시할 수 있다. 또 이상 후의 고속미분처리도 가능하다.
본 발명의 이상시 처리에 의하면, 광신호이외의 장치신호로부터의 이상플래그와의 병용도 가능하다. 또 디지털필터처리는 아날로그필터와 달리 언제나 생신호를 연산처리에 도입할 수 있다. 또한 스텝에칭시에 효과가 크다.
본 발명의 다른 실시예는 앞의 실시예에 있어서 이상이 발생한 시점(m 및 m-1스텝째)을 표시하는 표시방법에 관한 것이다. 통상, 에칭처리중은 에칭처리의 모양을 언제나 모니터할 수 있는 표시장치의 모니터화면에 미계수 시계열데이터를 묘화하고 있다. 예를 들어 모니터화면은 도 11, 도 14의 (b)와 같은 것이다.
이상이 발생한 시점(m 및 m-1)에서의 평활화 미계수 시계열데이터(Dm-1, Dm)는 RAM(9)에 보정된 값이 저장되어 다음의 스텝평활화 미계수 시계열데이터를 구하기 위하여 이용된다. 그러나 에칭처리의 추이를 표시하는 모니터화면에 있어서는, 특징있는 색채를 가진 배색으로 제로 또는 미리 설정된 표시위치에 묘획한다. 이에 따라 에칭이상이 모니터화면상에 기억되기 때문에, 에칭이상의 이력이 표시장치상에 남아, 이상을 리얼타임으로 감시를 할 수 있다는 효과가 있다.
이상, 본 실시예의 에칭종점판정검출방법은, 발광강도의 변화를 정밀도 좋게 산출할 수 있기 때문에, 본 방법을 사용한 에칭종점판정검출방법은 매우 안정성이 좋은 에칭처리종점을 판정하는 방법을 제공할 수 있다.
도 15에 본 발명의 다른 실시예가 되는 종점판정제어의 플로우차트를 나타낸다. 이 실시예에서는 2파장의 비교에 의한 종점판정을 행한다.
에칭처리개시에 따라, 샘플링개시명령이 나온다(스텝 100). 에칭의 진행에 따라서 변화되는 특정파장의 발광을 광검출신호로서 검출한다. 이 광검출신호는 AD 변환기에 의하여 샘플링신호(Ii)로서 디지털치로 변환되어 RAM에 저장된다. A/D 변환시에 오토옵셋/오토게인제어가 이루어진다(스텝 101, 스텝 101'). 다음에 광검출기(11)의 센스전압 설정시간이내인지를 판단한다(스텝 102, 스텝 102'). 만약 전압설정시이면, 센스전압설정의 처리(스텝 103)로 진행한다. 센스전압설정시간 이후일 때는, 시계열데이터(yi, yi')가 4V 이상인지의 여부를 판단한다(스텝 106, 스텝 106'). 시계열데이터(yi, yi')가 4V 이상일 때는, 센스전압을 0.6V 이하로 변경한다(스텝 107). 시계열데이터 (yi, yi')가 4V 미만일 때는, 평활화처리로 진행한다.
평활화처리에서는 먼저, 시계열데이터(yi 와 yi')의 비를 산출한다(스텝 120). 제 1단째의 디지털필터에 의하여 노이즈를 저감하고, 평활화 시계열데이터(yi)를 구한다(스텝 108). 다음에 미분처리(S-G 법)에 의하여 신호파형의 미계수(1차 또는 2차) (di)를 구한다(스텝 109). 또한 상기 시계열 미계수파형의 노이즈성분을 2 단째의 디지털필터에 의하여 저감한 평활화 미계수 시계열데이터(Di)를 구한다(스텝 108). 그리고 미리 설정된 종점판정레벨(L)을 사용하여(Di - L) * (Di-1 - L)를 구한다(스텝 111).
다음에 (Di - L) * (Di-1 - L)부호의 양음판정에 의하여 에칭프로세스의 종점판정처리를 행한다(스텝 112). 즉 음이면 참이라고 판정하고 샘플링을 종료한다(스텝 113). 만약 양이면 최초의 스텝 101로 되돌아간다.
또한, 센스전압설정의 처리(스텝 103)는, 도 2와 같기 때문에 설명을 생략한다. 이상 설명한 본 발명의 종점판정처리시스템에 의하면, 반도체디바이스의 절연막 에칭공정의 종점을 고정밀도로 계측할 수 있다. 따라서 이 시스템을 이용하여, 더머신프로세스 및 셀프얼라인프로세스의 에칭을 높은 정밀도로 실시하는 방법을 제공할 수 있다. 이하, 이와 같은 시스템을 이용한 반도체 디바이스의 제조프로세스를 설명한다.
먼저 도 16 내지 도 19는 대표적인 더머신프로세스의 공정을 나타낸 것이다. 도 16은 셀프얼라인듀얼더머신, 도 17은 홈을 먼저 가공하는 프로세스, 도 18은 구멍을 먼저 가공하는 프로세스, 도 19는 구멍과 홈의 경계층이 형성되어 있지 않은 경우의 프로세스이다. 도 19에 나타낸 프로세스는 가장 공정수가 적어 이상적인 프로세스이나, 구멍과 홈의 경계면이 형성되어 있지 않기 때문에, 웨이퍼면내의 에칭속도 균일성이나 에칭속도의 재현성 등, 에칭특성에 대한 요구가 엄하여 양산프로세스로 채용함에 있어서 해결하지 않으면 안될 과제가 많다.
도 16의 셀프얼라인듀얼더머신의 예로서 더머신프로세스의 공정에 관하여 설명한다. 먼저 구멍을 가공하기 위하여 레지스트(201)에 노광현상에 의하여 구멍이 뚫린다. 레지스트의 밑에는 질화실리콘막(202), 1ow-k막(203), 질화실리콘막 (204), 하층의 배선으로 되는 밑바당(205)이 형성되어 있다. 처음에 레지스트 (201)에 구멍의 형상에 대응한 마스크를 노광현상에 의하여 형성하고, 다음에 플라즈마에칭으로 스토퍼층이 되는 질화실리콘막(202)에 레지스트(201)의 구멍에 대응한 개구부를 형성한다. 다음에 레지스트(201)를 제거하고, 질화실리콘막(202)의 위에 1ow-k막(206), 산화막(207)을 형성한다. 이 1ow-k막(206)은 상부의 배선층간 절연막이 된다.
다음에 산화막(207)의 위에 홈가공용 레지스트마스크(209)를 노광현상으로 형성하고, 플라즈마에칭으로 산화막(207)과 1ow-k막(206)을 에칭한다. 이 때의 에칭은 1ow-k막(206)의 밑바탕에 상당하는 스토퍼층의 질화실리콘층(202)에서 정지한다. 다음에 산화막(207)을 홈(208)의 마스크로 하고, 질화실리콘막(202)을 구멍의 마스크로서 플라즈마에칭하면, 구멍(210)이 형성된다. 마지막으로 밑바탕(205)과의 콘택트를 취하기 위하여 질화실리콘막(204)을 에칭한다. 이후, 개구부(구멍210)에 알루미늄이나 구리 등의 배선재료를 매립하고, 상부를 평탄화하여 배선이 형성된다.
셀프얼라인듀얼더머신의 플라즈마에칭으로 문제가 되는 것은, 스토퍼층의 질화실리콘막(202)이 두꺼우면, 전체로서의 유전율이 높아져 버리기 때문에, 수 nm 정도로 박막화되는 데 있다. 매우 얇은 막이기 때문에, 1ow-k막과의 선택비를 높게 하지 않으면 안된다. 또 에칭속도의 균일성이나 재현성이 나쁘면, 오버에치를 과잉으로 실시하지 않으면 안되고, 이것도 선택비를 높게 하지 않으면 안되는 이유가 된다.
본 발명에 있어서는 1ow-k막(206, 203)의 에칭시간을 종점판정시스템에 의하여 판정하고, 소정의 오버에칭을 실시한 후, 에칭을 종료한다. 이 경우 단시간의 시간간격, 바람직하게는 O.1s 정도의 시간간격으로 종점을 판정하는 것이 요구된다. 왜냐하면 스토퍼층의 질화실리콘막(202 이나 204)이 수 nm으로 매우 얇기 때문이다.
본 발명의 종점판정방법을 사용함으로써, 1ow-k막의 에칭이 종료하여 질화실리콘막까지 도달한 시간을 정확하게 판정할 수 있기 때문에, 스토퍼층의 질화실리콘(202)이 필요이상으로 에칭되는 것을 방지할 수 있다.
또한 본 발명에서는 밑바탕(205)의 위에 형성된 질화실리콘막(204)을 에칭하는 데 종점판정시스템으로 에칭종료시간을 판정하여 소정의 오버에칭을 실시한 후, 에칭을 종료한다. 본 발명의 방법에 의하여 밑바탕(205)의 에칭을 적게 하는 것이 가능하나, 이 때문에 종점판정시스템에는 상기한 단시간으로 종점을 판정할 수 있는 기능 외에, 플라즈마가 점등하여 에칭이 개시되고 나서 종점판정이 가능하게 되기까지의 준비시간이 짧지 않으면 안된다. 이 시간은 바람직하게는 5s 이하가 바람직하다. 이와 같은 단시간으로 또한 짧은 시간간격으로 종점을 판정할 수 있으면, 1Os 정도로 에칭이 종료하는 경우도, 에칭종점판정에 의한 오버에칭량의 설정이 가능하게 되고, 밑바탕(205)의 마모도 제어할 수 있다.
다음에 도 17, 도 18는 더머신프로세스의 공정의 다른예를 나타낸 것이다. 도 17은 홈을 먼저 가공하는 프로세스, 도 18은 구멍을 먼저 가공하는 프로세스이며, 도 17과 도 18은 구멍을 먼저 가공할지, 홈으로 할지의 차이이며, 본 발명의 적용에 관해서는 상기한 내용과 동일하다. 어느 쪽의 경우도 산화막(302), 1ow-k 막(303), 질화실리콘막(304), 1ow-k막(305), 질화실리콘막(306) 및 하층의 배선이되는 밑바탕(307)이 형성되어 있다.
도 17에서는 먼저, 홈가공용 레지스트마스크(301)를 노광현상으로 형성하고, 플라즈마에칭으로 산화막(302)과 1ow-k막(303)을 에칭하여, 홈(308)을 형성한다. 이 때의 에칭은 1ow-k막(303)의 밑바탕에 상당하는 스토퍼층의 질화실리콘층(304)에서 정지한다. 다음에 레지스트마스크(309)를 도포하여 노광현상하고 플라즈마에칭을 행하여 레지스트마스크(309)를 제거하면, 구멍(310)이 형성된다. 마지막으로 밑바탕(307)과의 콘택트를 취하기 위하여 질화실리콘막(306)을 에칭한다. 이후 개구부(310)에 알루미늄이나 구리 등의 배선재료를 매립하고, 상부를 평탄화하여 배선이 형성된다.
또 도 18에서는 구멍가공용의 레지스트마스크(301)를 노광현상으로 형성하고, 플라즈마에칭으로 산화막과 1ow-k막을 에칭하여 구멍(310)을 형성한다. 이 때의 에칭은 1ow-k막(305)의 밑바탕에 상당하는 스토퍼층의 질화실리콘막(306)에서 정지한다. 다음에 홈가공용 레지스트마스크(311)를 노광현상하고, 플라즈마에칭을 행하여 레지스트마스크를 제거하면, 홈(308)이 형성된다. 마지막으로 밑바탕(307)과의 콘택트를 취하기 위하여 질화실리콘막(306)을 에칭한다. 이후 개구부에 알루미늄이나 구리 등의 배선재료를 매립하고, 상부를 평탄화하여 배선이 형성된다.
도 17, 도 18의 더머신프로세스에 의하면, 단시간으로 종점판정시스템이 개시되어 단시간 간격의 종점판정이 가능하기 때문에, 이 시스템을 사용하여 질화실리콘막까지의 에칭종점을 판정하여 소정의 오버에칭을 실시함으로써, 스토퍼층 등의 박막의 과잉에칭을 억제하여 높은 정밀도의 에칭결과를 얻을 수 있다.
다음에 도 19를 사용하여 도 16의 스토퍼층인 질화실리콘막(202)이 형성되어 있지 않은 경우의 듀얼더머신프로세스를 설명한다. 구멍가공용 마스크가 형성된 레지스트(401), 산화막(402), 1ow-k막(403), 질화실리콘막(404), 밑바탕(405)이 형성된 층을 에칭한다. 처음에 질화실리콘막(404)까지 도달하는 구멍(406)을 low-k 막(403)에 플라즈마에칭으로 형성한다. 다음에 레지스트를 도포하여 노광현상하여 홈가공용 마스크가 형성된 레지스트(407)로 한다. 이 레지스트(407)를 마스크에 홈을 가공하나, 1ow-k막(403)에 소정의 홈깊이가 형성된 시점에서 에칭을 정지한다. 이 1ow-k막(403)은 똑같기 때문에, 질화실리콘막에 도달한 시점을 종점으로 하는 것 같은 종점판정은 할 수 없다. 따라서 에칭속도를 미리 측정하여 두고, 에칭시간을 관리함으로써 홈깊이까지 에칭을 실시한다. 이 경우의 에칭은 웨이퍼면내의 에칭속도균일성 및 재현성이 엄격하게 요구된다.
본 발명의 종점판정시스템과 같이, 단시간으로 측정준비의 개시가 가능하고, 판정시간 간격도 짧은 높은 정밀도시스템에서, 또 플라즈마가 약간의 변화(약간의 에칭특성의 변동)도 판정하는 것이 가능한 시스템을 사용함으로써, 이하의 방법이 가능해져 보다 높은 정밀도의 홈가공이 가능해진다. 즉 도 20에 나타낸 바와 같은 1ow-k막 구조를 도입한다. 산화막(501), 1ow-k막(502), 경계면 (503), 1ow-k막(504), 질화실리콘막(505), 밑바탕(506)으로 형성된 층구조로 한다. 이때, 1ow-k막(502)과 1ow-k막(504)은 막종류가 다른 저유전체재료로 한다. 또한 같은 막종류이더라도 약간만 수단에 있어 다른 것이나, 1ow-k막(504)을 형성한 후, 일단 막형성을 중단하여 대기에 노출하거나, 표면상태가 벌크와 다른 것 같은 프로세스로 하여, 1ow-k막(502 과 504)의 사이에 경계면(503)이 형성되는 것이 중요하다. 이 구조에서는 경계면(503)이 형성되어 있으나, 구성막 재료는 모두 저유전율재료이기 때문에, 막전체의 유전율을 낮게 유지하는 것이 가능하다.
다음에 이 막을 플라즈마에칭하게 되나, 마스크재는 도 19 등과 동일하기 때문에 생략하였다. 도 19의 홈가공공정에서부터 개시하여, 경계면(503)에 홈깊이가 도달하였을 때, 벌크와 경계면(503)에서는 에칭특성이 약간 변화된다. 본 발명의 종점판정시스템을 사용하면 경계면(503)에 도달한 시간을 판정할 수 있기 때문에, 이 시점에서 에칭을 종료하면, 경계면(503)을 홈깊이로 한 스토퍼층의 질화실리콘이 삽입되지 않은 듀얼더머신구조가 완성된다. 이 경우의 종점판정에 요구되는 성능은, 경계면(503)의 에칭은 매우 단시간으로 종료하기 때문에, 플라즈마가 약간의 변화를 높은 정밀도로 검출할 수 있는 것 뿐만 아니라, 짧은 시간간격으로 플라즈마발광을 계측하여 변화량을 판단할 수 없으면 안된다. 또한 본 발명의 종점판정시스템은 상기의 요구를 만족할 수 있다는 특징이 있다. 또한 508은 밑바탕(506)과의 콘택트용 구멍이다.
다음에 셀프얼라인콘택트기술에 대한 본 발명의 적용예를 나타낸다. 도 21은 셀프얼라인콘택트의 에칭전의 단면도이며, 도 22는 에칭 후의 단면도이다. 종래의 콘택트홀은 게이트사이의 거리분보다 약간 작은 거리로 설계되어, 리소그래피의 위치맞춤의 어긋남을 해소하도록 하고 있다. 이에 대하여, 도 21, 도 22에 나타내는 바와 같이, 본 발명의 셀프얼라인콘택트구조에서는 게이트의 상면과 측면에 절연막을 형성하기 때문에, 게이트상에 콘택트홀이 겹쳐도 절연막으로 보호되도록 되어 있다. 따라서 리소그래피의 위치 어긋남에 대한 여유도가 크게 취해지기 때문에, 게이트전극간 거리를 종래보다 좁힌 설계가 가능하게 되어 있다.
도 21의 셀프얼라인콘택트는, 레지스트（601）, TEOS　나 BPSG 등의 산화막 (602), SOG 등의 산화막(603), 질화실리콘막(604), 밑바탕(605), 게이트(606)의 막구조로 되어 있다. 게이트(606)의 사이가 최종적인 콘택트를 취하는 영역이며, 본 실시예의 막구조에서는 질화실리콘막(604)에 구멍바닥(607)이 형성되어 있다. 따라서 산화막(602)의 에칭이 종료한 후, 질화실리콘막(607)의 제거공정이 필요하다. 셀프얼라인콘택트막의 플라즈마에칭은, CF계의 가스를 사용한 프로세스가 개발되어 있고, 에칭특성에 관한 연구예도 다수보고되어 있기 때문에, 여기서는 에칭에 관한 기재는 생략한다.
에칭의 과제는 도 22에 나타낸 바와 같이, 레지스트의 구멍바닥(607에 대응)의 마모가 현저한 것이나, 질화실리콘막(604)의 어깨부분(608)이 깎여버리는 문제 등이 있다. 특히 산화막에칭에서는 에칭을 반복하여 실시하고 있으면, 에칭실내벽의 온도가 변동하거나, 내벽에 대한 에칭가스나 에칭반응생성물의 퇴적특성이 변동하거나 내벽으로부터의 가스방출거동이 변화되거나 한 현상에 의하여 에칭특성이 변화되고, 경우에 따라서는 밑바탕까지 에칭을 할 수 없게 되는 일도 있다. 이 현상은 에치스톱이라 불리우는 일도 있다. 에치스톱이 발생하면, 디바이스불량이 다량으로 발생하기 때문에, 절대로 방지하지 않으면 안된다. 그것에 덧붙여 발생한 경우에 현상을 검출하는 것도 중요하다.
본 발명의 종점판정시스템을 사용한 경우는, 단시간에서 플라즈마발광의 변화, 즉 에칭특성의 변화를 측정할 수 있음과 동시에, 플라즈마변화의 측정시간간격이 짧기 때문에, 약간의 에칭특성의 변동검출의 시간정밀도도 높다. 이와 같은 특징을 이용하여, 도 21의 상태에서 에칭을 개시한 시점으로부터 산화막(602)의 에칭이 진행하여, 산화막(603)의 상면(산화막 602 과 산화막 603의 경계면)에 도달한 시간을 측정한다. 이 데이터와 미리 측정되어 있는 산화막(602)의 막두께로부터 에칭속도를 구하고, 그것을 산화막(602)의 에칭속도데이터로서 기록하거나, 저장하기도 한다. 또 그때까지 에칭한 경우의 에칭속도데이터와 이 데이터를 비교함으로써 에칭장치의 경시적인 변화를 알 수 있다. 이것을 예를들면 에칭장치의 컨트롤패널에 표시하여, 장치의 안정성을 확인하면서 생산을 계속하는 것도 수율향상에 효과가 있다.
본 발명의 방법에 의하면, 에칭속도가 에칭을 실시하면서 간편하게 측정할 수 있기 때문에, 장치안정가동의 모니터로서도 활용할 수 있다. 다음에 산화막 (603)을 에칭하여 게이트간의 좁은 영역을 에칭하게 되나, 어깨부분(608)의 에칭을 억제하여 선택비 향상을 도모하거나, 질화실리콘막(604)의 구멍바닥(607)에 도달한 후의 오버에칭시간을 결정하거나 하는 경우의 기초데이터에 상기의 방법으로 구한 에칭속도를 사용하는 것도 가능하다. 또 게이트간의 산화막(603)의 에칭속도를 같은 방법으로 구하여, 에칭특성의 안정성확인이나 에치스톱의 발견에 도움이 될 수도 있다. 또한 막두께를 사전에 알고 있지 않은 경우라도 에칭시간이 웨이퍼마다 어느정도 변화하고 있는 지를 조사함으로써 로트내의 에칭특성의 안정성확인을 행할 수 있다. 이것도 상기한 바와 같이, 장치의 컨트롤러에 표시시켜 항시 모니터하는 것도 가능하며, 이에 따라 프로세스조건을 변경시기나 완전 클리닝기간을 결정할 수 있다.
본 발명의 또 하나의 실시예는, 단시간에 측정준비가 가능하고 짧은 시간간격으로 종점판정할 수 있다는 특징을 살린 것이다. 셀프얼라인콘택트의 에칭이 종료한 상태를 나타낸 도 22에 있어서, 질화실리콘막(604)을 에칭에 의하여 제거하여, 하부(밑바탕 605)와 상부의 콘택트를 형성하는 경우에, 본 발명의 종점판정시스템을 사용한 단시간 높은 정밀도 종점판정을 실시한다. 질화실리콘막(604)의 바닥(607)이 매우 얇기 때문에, 에칭종점을 정확하게 판정할 수 없으면, 밑바탕(605)이 지나치게 에칭되어 버린다. 에칭시간은 10수초로 짧기 때문에, 종래이상으로 플라즈마계측준비시간을 짧게 하지 않으면 안되나, 본 발명의 종점판정시스템을 사용함으로써 문제없이 종점을 판정할 수 있다.
또 도 1의 실시예에서는 챔버(2)내에 발생한 플라즈마로부터의 특정파장의 발광을 분광기(12)로 얻고 있으나, 분광기(12) 대신에 특정파장영역의 빛을 통과시키고, 그 밖의 파장영역의 빛은 저지 또는 대폭 감쇠시키는 광학필터를 사용하여도 마찬가지의 효과를 얻을 수 있다.
또한 챔버(2)내에 발생한 플라즈마로부터의 특정파장의 발광량의 시계열신호를 얻는 방법으로서, 도 1의 실시예로서는 분광기와 광전자증배관을 사용하는 예를 나타내었으나, 일본국 특개소59-18424호 공보에 기재되어 있는 바와 같이, 슬릿, 그레이딩 및 라인센서를 사용하여 다파장에 대응한 신호를 AD 변조기에 의하여 디지탈화하고, 소정주기마다 기억장치에 축적함과 동시에, 소망파장으로 대응한 데이터를 소정주기별로 인출함에 의해서도 행할 수 있다. 이 시스템에서는 여러가지의 원하는 파장을 전자적으로 설정할 수 있는 이점이 있다.
또한, 슬릿, 그레이딩 및 라인센서를 사용한 경우, 라인센서의 주사스타트신호의 간격을 길게 하면 축적되는 전하가 증대하여 출력신호가 커지는 성질이 있기때문에, 라인센서로부터의 출력신호의 크기를 모니터링하여, 그 최대치를 소정의 값이 되도록 라인센서의 주사스타트신호의 간격을 조절함으로써, 자동게인조절을 할 수 있다.
또 라인센서의 소자수가 원하는 파장정밀도에 대하여 불충분한 경우는, 안으로 삽입함으로써 파장정밀도를 향상할 수 있다.
이 시스템에 있어서의 그레이딩마다의 특성의 불균일은 리니어센서면에 분광되는 빛의 파장의 불균일로 된다. 이 때문에 슬릿에 입력하는 빛으로서, 챔버로부터의 빛 외에 기지의 광스펙트럼을 가지는 교정용 표준광원으로부터의 빛도 입력가능하게 하고(예를 들어 2분기파이버의 사용), 정기적으로 교정용 표준광원을 온하여, 상기기억장치에 축적되는 데이터의 대응파장의 교정을 행할 수도 있다.
또한, 본 실시예는 플라즈마를 사용한 에칭종점판정에 관하여 설명하였으나, 마찬가지로 플라즈마를 사용한 클리닝의 종점판정에도 유효하며, 에칭처리후의 플라즈마클리닝이나 플라즈마 CVD 후의 플라즈마클리닝의 종점판정에도 적용하고, 즉, 플라즈마처리의 종점판정에 적용할 수 있으며, 다음의 특징을 가진다.
(1) 발광분광법을 사용한 플라즈마처리의 종점판정에 있어서, 특정파장의 발광강도의 시계열데이터를 얻는 AD 변환수단과, 그 시계열데이터를 평활화처리하는 제 1 디지털필터링수단과, 그 평활화 시계열데이터의 미계수를 구하는 미분연산수단과, 또한 산출된 미계수의 시계열데이터를 평활화처리하는 제 2 디지털필터링수단과, 그 평활화 미계수치와 미리 설정된 값을 비교하여, 플라즈마처리의 종점을 판정하는 판별수단을 구비한 것을 특징으로 하는 플라즈마처리종점판정장치.
(2) 상기 플라즈마처리종점판정장치에 있어서, 플라즈마처리의 이상을 검출하는 수단과, 이 이상검출시에 상기 평활화 시계열데이터와 상기 미계수의 시계열데이터와 상기 평활화 미계수 시계열데이터를 각각 수정하는 제 1 디지털필터링보정수단과, 상기 미분연산보정수단과, 제 2 디지털필터링보정수단을 구비한 것을 특징으로 하는 플라즈마처리종점판정장치.
(3) 발광강도의 미계수의 시계열데이터에 의하여 플라즈마처리의 종점을 판정하는 방법에 있어서, 상기 미계수의 시계열데이터의 변천을 나타내는 표시수단과, 이상검출시에 상기 미계수의 시계열데이터표시상에 이상을 나타내는 표시수단을 구비한 것을 특징으로 하는 플라즈마처리종점판정장치.
이상 설명한 바와 같이, 본 발명에 사용된 에칭종점판정방법은, 발광강도의 변화를 정밀도 좋게 산출할 수 있기 때문에, 매우 안정성이 좋은 에칭처리종점을 판정하는 방법을 제공할 수 있다.
또 본 발명에 의하면, 목표로 하는 광전자증배관의 출력전압에 대하여 센스전압치를 관계식을 사용하여 유도하여 사용함으로써 목표로 하는 광전자증배관의 출력전압에 대하여 센스전압치를 정확하게 구할 수 있다. 따라서 개구율이 작은 반도체웨이퍼라 하더라도, 반도체웨이퍼의 에칭종점을 안정되게 검출하기 위한 에칭종점검출에 사용하는 신호를 웨이퍼사이에서 불일치하는 일 없이, 일정치로 재현성 좋게 제어하는 방법을 제공할 수 있다.
또 본 발명에 의하면, 종점판정을 위한 미계수산출처리를 행하는 종점판정에 있어서, 미계수산출처리의 전단과 후단에 디지털필터링처리를 설치함으로써, 효과적으로 광검출기로부터의 샘플링신호의 노이즈저감을 행할 수 있고, 안정성이 좋은 종점판정이 가능하게 된다. 또 에칭처리이상시에 전단의 디지털필터링처리와 미계수산출처리 및 후단의 디지털필터링처리에 있어서 계수보정처리를 설치함으로써, 보다 효과적으로 광검출기로부터의 샘플링신호의 노이즈저감을 행할 수 있고, 안정성이 좋은 높은 정밀도의 종점판정이 가능해진다. 또한 미분계수표시에 있어서, 에칭처리이상시, 특징있는 색채를 가진 배색에 의하여 제로 또는 미리 설정된 표시위치에 묘획하면, 에칭처리중인 이상감시를 용이하게 하는 뛰어난 장치를 제공할 수 있다.
또 본 발명에 의하면, 종점판정을 정확하게 실행할 수 있기 때문에, 시간관리의 에칭에 비교하여 오버에칭을 적게 설정할 수 있다는 효과가 있다. 그 결과, 밑바탕층의 과잉마모를 억제할 수 있다. 또 오버에칭시간을 단축할 수 있기 때문에, 그만큼의 스루풋향상을 기대할 수 있다. 또한 에칭시간의 경시적인 변화를 모니터할 수 있기 때문에, 에칭장치의 이상을 조기에 발견할 수 있어, 에칭불량의 대량발생을 미연에 방지할 수 있다는 효과가 있다.
도 1은 본 발명의 실시예가 되는 에칭종점판정장치의 시스템계통도,
도 2는 도 1의 장치에 있어서의 처리순서의 제 1 실시예를 나타내는 다이어그램도,
도 3은 도 2의 처리순서중, 옵셋제어 및 게인보정의 플로우차트예를 나타내는 도,
도 4는 옵셋제어 및 게인제어를 행하지 않은 종래예의 발광변동 측정결과예를 나타내는 도,
도 5는 본 발명의 옵셋제어 및 게인제어를 행한 경우의 발광변동 측정결과예를 나타내는 도,
도 6은 광전자 증배관의 증배율특성을 나타내는 그래프,
도 7은 센스전압 및 게인보정의 플로우차트예를 나타내는 도,
도 8은 센스전압 및 게인보정의 다른예의 플로우차트도,
도 9는 본 발명의 평활화 미분계수(이하 '미계수'라 함) 시계열 데이터(Di)의 산출플로우를 설명하는 도,
도 10은 도 1의 장치의 디지털필터수단을 사용하지 않은 경우의 원파형 및 처리파형을 나타내는 파형도,
도 11은 도 1의 장치의 원파형 및 처리파형을 나타내는 파형도,
도 12는 도 9의 처리순서에 따라 노이즈가 생긴 경우의 원파형 및 처리파형을 나타내는 파형도,
도 13은 본 발명의 평활화 미계수 시계열 데이터(Di)의 산출플로우의 제 2 실시예에 있어서의 처리순서를 나타내는 다이어그램도,
도 14는 도 13의 실시예의 원파형 및 처리파형을 나타내는 파형도,
도 15는 도 1의 장치에 있어서의 처리순서의 제 2 실시예를 나타내는 다이어그램도,
도 16은 셀프얼라인듀얼더머신프로세스의 예를 나타내는 도,
도 17은 홈을 먼저 가공하는 더머신프로세스의 공정예를 나타내는 도,
도 18은 구멍을 먼저 가공하는 더머신프로세스의 공정예를 나타내는 도,
도 19는 구멍과 홈의 경계층이 형성되어 있지 않은 경우의 프로세스의 공정예를 나타내는 도,
도 20은 1ow-k막 구조를 도입한 프로세스의 공정예를 나타내는 도,
도 21은 셀프얼라인콘택트기술에 대한 본 발명의 적용예를 나타내는 도이며, 셀프얼라인콘택트의 에칭전의 단면도,
도 22는 셀프얼라인콘택트기술에 대한 본 발명의 적용예를 나타내는 도이며, 셀프얼라인콘택트의 에칭후의 단면도이다.

Claims (5)

  1. 서로간의 경계에 계면을 가진 저유전율 재료에 의한 제 1 및 제 2 절연막을 포함하여 저유전율을 가지는 층구조에 배선을 형성하기 위하여 플라즈마를 사용하여 상기 층구조를 에칭하기 위한 에칭방법에 있어서,
    상기 층구조는 상기 제 1 절연막과 제 2 절연막과의 층구조의 경계가 상기 제 1, 제 2 절연막의 내부의 상태와는 다른 계면으로 구성되어 있고,
    상기 제 1 절연막의 에칭을 개시하고 나서 상기 플라즈마의 광을 검출하여 상기 경계부를 구성하는 계면이 에칭된 것을 검지하고, 이 검지한 결과에 의거하여 상기 층구조의 에칭을 조절하는 것을 특징으로 하는 절연막의 에칭방법.
  2. 제 1항에 있어서,
    상기 검지한 결과에 의거하여 상기 제 1 절연막의 에칭을 정지하는 것을 특징으로 하는 절연막의 에칭방법.
  3. 제 1항에 있어서,
    상기 에칭을 개시한 시점으로부터 절연막의 에칭이 진행하여 상기 선정된 층구조의 종단에 대응하는 경계에 도달하기까지의 시간을 측정하고, 상기 측정 데이터와 미리 측정하여 둔 절연막의 막두께로부터 에칭속도를 구하고, 상기 에칭속도를 사용하여 게이트 사이의 절연막의 에칭을 행하는 것을 특징으로 하는 절연막의 에칭방법.
  4. 제 1항에 있어서,
    상기 플라즈마의 발광으로부터 얻은 입력신호파형을 제 1 디지털 필터에 의하여 노이즈를 저감하는 단계와, 미분처리에 의하여 신호파형의 미계수(1차 및 2차)를 구하는 단계와, 앞의 단계에서 구한 시계열 미계수 파형의 노이즈성분을 제 2 디지털 필터에 의하여 저감하여 평활화 미계수치를 구하는 단계와, 상기 평활화 미계수치와 미리 설정된 값을 판별수단에 의하여 비교하여 상기 경계부가 에칭된 것을 검지하는 단계를 포함하는 것을 특징으로 하는 절연막의 에칭방법.
  5. 제 1항에 있어서,
    상기 플라즈마의 발광으로부터 얻은 입력신호를 AD변환수단에 의하여 특정파장의 발광강도의 시계열 데이터를 얻는 단계와, 제 1 디지털 필터링수단에 의하여 상기 시계열 데이터를 평활화처리하여 평활화 시계열 데이터를 구하는 단계와, 상기 평활화 시계열 데이터를 미분연산수단에 의하여 미분하여 미계수의 시계열 데이터를 구하는 단계와, 상기 미계수의 시계열 데이터를 제 2 디지털 필터링수단에 의하여 평활화처리하여 평활화 미계수치를 구하는 단계와, 상기 평활화 미계수치와 미리 설정된 값을 판별수단에 의하여 비교하여 상기 경계부가 에칭된 것을 검지하는 단계를 포함하는 것을 특징으로 하는 절연막의 에칭방법.
KR1020050054344A 1998-12-01 2005-06-23 절연막의 에칭방법 KR100587576B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-1998-00341369 1998-12-01
JP34136998 1998-12-01
JPJP-P-1999-00107271 1999-04-14
JP10727199A JP3383236B2 (ja) 1998-12-01 1999-04-14 エッチング終点判定方法及びエッチング終点判定装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1019990053755A Division KR100545033B1 (ko) 1998-12-01 1999-11-30 에칭종점판정방법 및 에칭종점판정장치

Publications (2)

Publication Number Publication Date
KR20050075317A true KR20050075317A (ko) 2005-07-20
KR100587576B1 KR100587576B1 (ko) 2006-06-08

Family

ID=26447317

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019990053755A KR100545033B1 (ko) 1998-12-01 1999-11-30 에칭종점판정방법 및 에칭종점판정장치
KR1020050054344A KR100587576B1 (ko) 1998-12-01 2005-06-23 절연막의 에칭방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1019990053755A KR100545033B1 (ko) 1998-12-01 1999-11-30 에칭종점판정방법 및 에칭종점판정장치

Country Status (3)

Country Link
US (2) US6596551B1 (ko)
JP (1) JP3383236B2 (ko)
KR (2) KR100545033B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101106117B1 (ko) * 2010-07-30 2012-01-20 (주)쎄미시스코 공정 부산물 모니터 수단 및 그를 포함하는 반도체 제조 장치

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002035586A2 (en) * 2000-10-23 2002-05-02 Applied Materials, Inc. Monitoring substrate processing using reflected radiation
US6903826B2 (en) 2001-09-06 2005-06-07 Hitachi, Ltd. Method and apparatus for determining endpoint of semiconductor element fabricating process
KR100426988B1 (ko) * 2001-11-08 2004-04-14 삼성전자주식회사 반도체 제조장비의 식각 종말점 검출장치 및 그에 따른검출방법
US6716300B2 (en) 2001-11-29 2004-04-06 Hitachi, Ltd. Emission spectroscopic processing apparatus
US6908846B2 (en) 2002-10-24 2005-06-21 Lam Research Corporation Method and apparatus for detecting endpoint during plasma etching of thin films
TWI240326B (en) * 2002-10-31 2005-09-21 Tokyo Electron Ltd Method and apparatus for determining an etch property using an endpoint signal
TWI246725B (en) * 2002-10-31 2006-01-01 Tokyo Electron Ltd Method and apparatus for detecting endpoint
US6972848B2 (en) 2003-03-04 2005-12-06 Hitach High-Technologies Corporation Semiconductor fabricating apparatus with function of determining etching processing state
CN100401491C (zh) * 2003-05-09 2008-07-09 优利讯美国有限公司 时分复用处理中的包络跟随器终点检测
US20060006139A1 (en) * 2003-05-09 2006-01-12 David Johnson Selection of wavelengths for end point in a time division multiplexed process
JP2005159322A (ja) * 2003-10-31 2005-06-16 Nikon Corp 定盤、ステージ装置及び露光装置並びに露光方法
US7595548B2 (en) 2004-10-08 2009-09-29 Yamaha Corporation Physical quantity sensor and manufacturing method therefor
DE112004003008T5 (de) * 2004-10-29 2007-10-25 Spansion Llc, Sunnyvale Halbleiterbauelement und Verfahren zur Herstellung desselben
US7871830B2 (en) * 2005-01-19 2011-01-18 Pivotal Systems Corporation End point detection method for plasma etching of semiconductor wafers with low exposed area
JP4833687B2 (ja) * 2006-02-27 2011-12-07 株式会社日立ハイテクノロジーズ プラズマ処理装置
KR100868083B1 (ko) 2006-05-19 2008-11-14 세종대학교산학협력단 웨이브릿을 이용한 플라즈마장비의 센서정보 감시방법
JP2009231718A (ja) * 2008-03-25 2009-10-08 Renesas Technology Corp ドライエッチング終点検出方法
CN103869630B (zh) * 2012-12-14 2015-09-23 北大方正集团有限公司 一种预对位调试方法
JP6239294B2 (ja) 2013-07-18 2017-11-29 株式会社日立ハイテクノロジーズ プラズマ処理装置及びプラズマ処理装置の運転方法
JP6318007B2 (ja) 2013-11-29 2018-04-25 株式会社日立ハイテクノロジーズ データ処理方法、データ処理装置および処理装置
JP6553398B2 (ja) 2015-05-12 2019-07-31 株式会社日立ハイテクノロジーズ プラズマ処理装置、データ処理装置およびデータ処理方法
US10427272B2 (en) 2016-09-21 2019-10-01 Applied Materials, Inc. Endpoint detection with compensation for filtering
KR102286360B1 (ko) * 2019-02-08 2021-08-05 주식회사 히타치하이테크 에칭 처리 장치, 에칭 처리 방법 및 검출기
JP7094377B2 (ja) 2019-12-23 2022-07-01 株式会社日立ハイテク プラズマ処理方法およびプラズマ処理に用いる波長選択方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4198261A (en) * 1977-12-05 1980-04-15 Gould Inc. Method for end point detection during plasma etching
JPS6071922A (ja) 1983-09-29 1985-04-23 Shimadzu Corp 分光光度計
US4491499A (en) * 1984-03-29 1985-01-01 At&T Technologies, Inc. Optical emission end point detector
JPS6153728A (ja) 1984-08-24 1986-03-17 Hitachi Ltd エツチング終点判定方法
JPS61112927A (ja) 1984-11-08 1986-05-30 Mitsubishi Electric Corp 熱重量分析装置
US4615761A (en) * 1985-03-15 1986-10-07 Hitachi, Ltd. Method of and apparatus for detecting an end point of plasma treatment
JPH0773105B2 (ja) 1987-02-16 1995-08-02 日電アネルバ株式会社 プラズマ処理装置
JPH07114195B2 (ja) 1987-04-13 1995-12-06 株式会社日立製作所 エッチング終点判定方法
US5118378A (en) * 1989-10-10 1992-06-02 Hitachi, Ltd. Apparatus for detecting an end point of etching
JPH03196622A (ja) 1989-12-26 1991-08-28 Nec Corp 反応性イオンエッチング装置
US5097430A (en) * 1990-01-16 1992-03-17 Applied Materials, Inc. Method and apparatus for displaying process end point signal based on emission concentration within a processing chamber
US5208644A (en) * 1990-05-18 1993-05-04 Xinix, Inc. Interference removal
JPH0432227A (ja) 1990-05-29 1992-02-04 Matsushita Electric Ind Co Ltd コンタクトホール形成方法
JPH0457092A (ja) 1990-06-27 1992-02-24 Kawai Musical Instr Mfg Co Ltd 自動演奏装置
JP2909159B2 (ja) * 1990-07-10 1999-06-23 アンリツ株式会社 平滑化処理方法および平滑化処理による雑音除去装置およびそれを用いる光パルス試験装置
JP3257829B2 (ja) 1992-07-31 2002-02-18 松下電器産業株式会社 ドライエッチングの終点検出方法
EP0662241A1 (en) * 1993-04-28 1995-07-12 Applied Materials, Inc. Method and apparatus for etchback endpoint detection
JPH08232087A (ja) 1994-12-08 1996-09-10 Sumitomo Metal Ind Ltd エッチング終点検出方法及びエッチング装置
JPH08167589A (ja) 1994-12-12 1996-06-25 Fujitsu Ltd 半導体装置及びその製造方法
JP2663900B2 (ja) 1995-02-28 1997-10-15 日本電気株式会社 半導体装置の製造方法
US5738756A (en) * 1995-06-30 1998-04-14 Lam Research Corporation Method and apparatus for detecting optimal endpoints in plasma etch processes
JPH0936095A (ja) 1995-07-25 1997-02-07 Fujitsu Ltd 半導体ウェハのエッチング終点検出装置及び終点検出方法
JP3196622B2 (ja) 1995-12-21 2001-08-06 日本鋼管株式会社 Ｈ型鋼の冷却方法
JPH09213698A (ja) 1996-01-31 1997-08-15 Fujitsu Ltd 配線形成方法
JP3000935B2 (ja) 1996-07-19 2000-01-17 日本電気株式会社 半導体装置の製造方法
US6197116B1 (en) * 1996-08-29 2001-03-06 Fujitsu Limited Plasma processing system
JP3019002B2 (ja) 1996-09-20 2000-03-13 日本電気株式会社 ドライエッチング装置及びドライエッチング方法
US6029115A (en) * 1996-10-03 2000-02-22 Perkin Elmer Llc Analyzing spectrometric data
US5928532A (en) * 1996-11-11 1999-07-27 Tokyo Electron Limited Method of detecting end point of plasma processing and apparatus for the same
JP3228181B2 (ja) 1997-05-12 2001-11-12 ヤマハ株式会社 平坦配線形成法
US5999845A (en) * 1997-05-21 1999-12-07 Quinton Instrument Company Muscle artifact noise detector for ECG signals

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101106117B1 (ko) * 2010-07-30 2012-01-20 (주)쎄미시스코 공정 부산물 모니터 수단 및 그를 포함하는 반도체 제조 장치

Also Published As

Publication number Publication date
JP2000228397A (ja) 2000-08-15
KR100587576B1 (ko) 2006-06-08
KR100545033B1 (ko) 2006-01-24
JP3383236B2 (ja) 2003-03-04
KR20000047790A (ko) 2000-07-25
US6596551B1 (en) 2003-07-22
US20030036282A1 (en) 2003-02-20

Similar Documents

Publication Publication Date Title
KR100587576B1 (ko) 절연막의 에칭방법
JP4833687B2 (ja) プラズマ処理装置
US5928532A (en) Method of detecting end point of plasma processing and apparatus for the same
KR100748288B1 (ko) 스펙트럼 간섭법을 이용한 막 두께 제어
US20080216956A1 (en) Plasma processing apparatus
US6903826B2 (en) Method and apparatus for determining endpoint of semiconductor element fabricating process
US6815228B2 (en) Film thickness measuring method of member to be processed using emission spectroscopy and processing method of the member using the measuring method
JP3694662B2 (ja) 半導体素子製造プロセスにおける膜の処理量測定方法と装置、及びそれを用いた被処理材の処理方法と装置、及びそれを用いたプロセスの終点判定方法と装置
JP3854810B2 (ja) 発光分光法による被処理材の膜厚測定方法及び装置とそれを用いた被処理材の処理方法及び装置
US20060046323A1 (en) In-situ critical dimension measrument
KR100426988B1 (ko) 반도체 제조장비의 식각 종말점 검출장치 및 그에 따른검출방법
JP4943716B2 (ja) プラズマ処理装置
JP3887238B2 (ja) 絶縁膜のエッチング方法
JP5411215B2 (ja) プラズマ処理装置
US20070178610A1 (en) Semiconductor Production Apparatus
JP3727496B2 (ja) エッチング方法
JP4969545B2 (ja) 半導体製造装置
JP2006119145A (ja) 半導体ウエハの処理方法及び処理装置
JP4500500B2 (ja) 半導体製造装置
KR100438379B1 (ko) 반도체소자제조공정의 종점판정방법과 장치 및 그것을사용한 피처리재의 처리방법과 장치
JPH10163176A (ja) 半導体素子の製造方法
CN116666242A (zh) 半导体膜层的刻蚀终点检测方法
JP2001237231A (ja) プラズマエッチング終点検出方法、プラズマエッチング終点検出装置及びプラズマエッチング装置
KR20010061251A (ko) 식각종말점 제어장치 및 그를 이용한 식각종말점 제어 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130503

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140507

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160427

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170504

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 14