KR20050073305A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 트렌치를 갭필하기 위한 제 1 산화막을 HDP CVD 방식으로 형성하고, 제 1 산화막을 형성하기 위한 동일 챔버에서 SiH4 가스를 제외하고 O2 및 He 가스를 이용하여 발생시킨 플라즈마를 이용하여 제 1 산화막을 플라즈마 처리하여 산화막의 막질을 치밀화시킴으로써 불순물의 유입을 차단할 수 있어 소자의 신뢰성을 향상시킬 수 있으며, 이후 형성되는 제 2 산화막과의 막질 차이를 해소할 수 있어 CMP 공정이나 세정 공정시 신뢰성을 향상시킬 수 있고, 제 1 산화막의 증착 공정중에 플라즈마 처리를 함으로써 공정 시간을 상당히 줄일 수 있는 반도체 소자의 소자 분리막 형성 방법이 제시된다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 NAND형 플래쉬 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.
고집적 플래쉬 메모리 소자의 개발에서 패턴이 미세화됨에 따라 HDP CVD 방식에 의한 산화막으로 매립해야 할 트렌치는 더욱 깊어지고, 좁아지고 있다. 최근 트렌치를 매립하기 위한 방법중에서 보편적인 방법은 여러 단계로 산화막의 증착 단계를 나누어 초기에 갭필을 만족시키는 조건으로 산화막을 증착한 후 이후 단계에서 추가적인 갭필이나 전체 산화막의 평탄도를 증가시키고 있다.
이러한 최근의 추세에서의 문제점은 초기 갭필을 만족시키기 위해서는 반응 가스인 SiH4와 O2의 비가 줄어들수록 효율적인데, 이러한 SiH4와 O2
의 비가 증가함에 따라 산화막이 실리콘 리치 산화막으로 변하게 된다. 이러한 실리콘 리치 산화막은 낮은 밀도의 막질을 갖기 때문에 불순물이 산화막을 통과하여 실리콘 계면으로 축적되는 경로를 형성한다. 실리콘 계면에 축적되는 불순물은 이미 형성된 실리콘의 극성을 바꾸어 버리게 됨으로써 원치 않는 소자 특성의 저하로 나타난다.
또한, 실리콘 리치의 초기 산화막과 이후 증착되는 산화막의 막질 차이에서 발생할 수 있는 또다른 문제점은 그 계면에 있다. 상하부 계면의 Si와 O의 농도 차이는 CMP 공정시 연마 속도의 차이를 발생시킬 뿐만 아니라 세정 공정시에도 식각량의 차이를 보이게 된다. 이러한 계면이 표면에 드러나게 되면 세정시 계면으로 세정액의 침투가 가능하여 하부 막에 큰 손실을 보이게 된다.
본 발명의 목적은 초기의 갭필을 만족시키는 제 1 산화막을 증착한 후 플라즈마를 이용하여 실리콘 리치한 막질내로 산소 입자를 유입시켜 일반적인 산화막의 막질로 변화시켜 상기한 문제점을 해결할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 플라즈마를 이용하여 갭필에 불리한 제 1 산화막의 오버행을 식각함으로써 산화막 증착 과정에서 발생할 수 있는 산화막 상부 보이드를 제거할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
본 발명에 따른 반도체 기판 상부에 터널 산화막, 폴리실리콘막 및 질화막을 순차적으로 형성하는 단계와, 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 질화막, 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하고, 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 전체 구조 상부에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막에 플라즈마 처리를 실시하는 단계 및 전체 구조 상부에 제 2 산화막을 형성한 후 연마 공정을 실시하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
상기 제 1 산화막은 고밀도 플라즈마 화학 증착 장비를 이용하여 형성한다.
상기 제 1 산화막은 SiH4, O2, He 가스를 이용하여 형성한다.
상기 상기 플라즈마는 상기 제 1 산화막을 형성한 장비와 동일 장비에서 발생시킨다.
상기 플라즈마는 상기 제 1 산화막을 형성하기 위한 반응 가스중에서 SiH4 가스를 제외하고 O2 및 He 가스를 이용하여 발생시킨다.
상기 플라즈마는 650 내지 680℃를 유지하는 장비에 150 내지 200sccm의 O2 가스와 200 내지 250sccm의 He 가스를 유입시키고, 3500 내지 4000W 정도의 소오스 파워와 1800 내지 2100W 정도의 바이어스 파워를 인가하여 발생시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 NAND형 플래쉬 메모리 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상부에 터널 산화막(12), 폴리실리콘막(13) 및 질화막(14)을 순서적으로 형성한다. 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 질화막(14), 폴리실리콘막(13) 및 터널 산화막(12)의 소정 영역을 식각하고, 노출되는 반도체 기판(11)을 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 제 1 산화막(15)을 형성한다. 여기서, 제 1 산화막(15)은 고밀도 플라즈마 화학기상 증착 장비를 이용하여 형성하는데, SiH4, O2, He 가스를 이용하여 형성한다. 이때, He은 플라즈마를 생성하고, 장비내의 전체 분압을 좌우하는 역할을 하며, SiH4와 O2는 화학적 반응을 통하여 USG 산화막을 형성하게 된다.
도 1b를 참조하면, 제 1 산화막(15)을 형성한 챔버와 동일한 챔버에서 플라즈마를 발생시키고, 이를 이용하여 제 1 산화막(15)을 플라즈마 처리한다. 이때, 플라즈마는 제 1 산화막(15)을 형성하기 위한 반응 가스중에서 SiH4 가스를 제외하고 O2 및 He 가스를 이용하여 발생시킨다. 이렇게 하면, SiH4 가스를 제거하기 때문에 산화막이 증착되지 않으면서 플라즈마에 의해 제 1 산화막(15)의 막질이 치밀해진다. 여기서, 플라즈마 처리시 챔버 온도는 650∼680℃를 유지하도록 하고, O2 가스는 150∼200sccm, He 가스는 200∼250sccm 정도 유입시킨다. 그리고, 플라즈마를 발생시키기 위한 소오스 파워를 3500∼4000W 정도 인가하고, 챔버내 플라즈마의 직진성을 향상시키기 위한 바이어스 파워를 1800∼2100W 정도 인가한다. 이러한 플라즈마 처리에 의해 제 1 산화막(15)의 막질이 실리콘 리치에서 일반적인 산화막의 막질로 변화되어 치밀해진다. 그리고, 플라즈마 처리에 의해 제 1 산화막(15)의 상단부의 오버행이 식각되어 이후 증착 단계에서 갭필을 용이하여 보이드의 발생을 방지하게 한다.
도 1c를 참조하면, 전체 구조 상부에 제 2 산화막(16)을 형성한 후 CMP 공정을 실시하여 소자 분리막을 형성한다.
상술한 바와 같이 본 발명에 의하면, 트렌치를 갭필하기 위한 제 1 산화막을 HDP CVD 방식으로 형성하고, 제 1 산화막을 형성하기 위한 동일 챔버에서 SiH4 가스를 제외하고 O2 및 He 가스를 이용하여 발생시킨 플라즈마를 이용하여 제 1 산화막을 플라즈마 처리하여 산화막의 막질을 치밀화시킨다. 이에 의해, 타 제품과 달리 높은 전압에서 동작되어 높은 순도의 막질을 유지하는 것이 중요한 플래쉬 메모리 소자에서 불순물의 유입을 차단할 수 있어 소자의 신뢰성을 향상시킬 수 있으며, 이후 형성되는 제 2 산화막과의 막질 차이를 해소할 수 있어 CMP 공정이나 세정 공정시 신뢰성을 향상시킬 수 있다. 그리고, 제 1 산화막의 증착 공정중에 플라즈마 처리를 함으로써 공정 시간을 상당히 줄일 수 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 터널 산화막
13 : 폴리실리콘막 14 : 질화막
15 : 제 1 산화막 16 : 제 2 산화막
Claims (6)
- 반도체 기판 상부에 터널 산화막, 폴리실리콘막 및 질화막을 순차적으로 형성하는 단계;소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 질화막, 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하고, 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 전체 구조 상부에 제 1 산화막을 형성하는 단계;상기 제 1 산화막에 플라즈마 처리를 실시하는 단계; 및전체 구조 상부에 제 2 산화막을 형성한 후 연마 공정을 실시하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제 1 산화막은 고밀도 플라즈마 화학 증착 장비를 이용하여 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제 1 산화막은 SiH4, O2, He 가스를 이용하여 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 플라즈마는 상기 제 1 산화막을 형성한 장비와 동일 장비에서 발생시키는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 플라즈마는 상기 제 1 산화막을 형성하기 위한 반응 가스중에서 SiH4 가스를 제외하고 O2 및 He 가스를 이용하여 발생시키는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 플라즈마는 650 내지 680℃를 유지하는 장비에 150 내지 200sccm의 O2 가스와 200 내지 250sccm의 He 가스를 유입시키고, 3500 내지 4000W 정도의 소오스 파워와 1800 내지 2100W 정도의 바이어스 파워를 인가하여 발생시키는 반도체 소자의 소자 분리막 형성 방법.
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| KR1020040001660A KR20050073305A (ko) | 2004-01-09 | 2004-01-09 | 반도체 소자의 소자 분리막 형성 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100788377B1 (ko) | 2006-09-13 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR101030997B1 (ko) * | 2009-10-16 | 2011-04-25 | 주식회사 아토 | 증착 장치 및 이를 이용한 갭필 방법 |
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2004
- 2004-01-09 KR KR1020040001660A patent/KR20050073305A/ko not_active Application Discontinuation
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