KR20050072233A - 수직채널을 갖는 전계 효과 트랜지스터의 형성방법 - Google Patents

수직채널을 갖는 전계 효과 트랜지스터의 형성방법 Download PDF

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Abstract

본 발명은 수직채널을 갖는 전계 효과 트랜지스터의 형성 방법을 제공한다. 이 방법은 기판 상에 채널 방지막을 형성하고, 채널 방지막의 소정영역 상에 형성된 하드마스크 패턴을 마스크로 사용하여 채널 방지막 및 기판을 연속적으로 식각하여 차례로 적층된 핀 및 채널 방지 패턴을 형성한다. 이로써, 핀의 상부를 가로지르는 게이트 전극과 핀의 상부면 사이에 두꺼운 채널 방지 패턴이 형성된다. 그 결과, 핀의 상부면과 측벽이 만나는 코너부분에 인가되는 전계를 최소화하여 험프 현상을 최소화할 수 있다.

Description

수직채널을 갖는 전계 효과 트랜지스터의 형성방법{METHODS OF FORMING FIELD EFFECT TRANSISTORS HAVING A VERTICAL CANNEL}
본 발명의 반도체 소자의 형성 방법에 관한 것으로, 특히, 수직채널을 갖는 전계효과 트랜지스터의 형성 방법에 관한 것이다.
반도체 소자의 고집적화 경향으로 디자인 룰(design rule)이 감소함에 따라, 통상적인 구조인 수평채널을 갖는 전계 효과 트랜지스터(이하, 트랜지스터라고 함)는 여러가지 문제점들이 유발되어 축소에 한계가 있다. 수평채널 트랜지스터는 축소될수록 단채널 효과 및 DIBL(Drain Induced Barrier Lower)효과등이 심화되어 정상적인 동작을 수행하기 어려워진다.
이러한 문제점들을 해결하기 위한 방안으로, 핀(fin) 트랜지스터가 제안된 바 있다. 핀 트랜지스터는 반도체 기판으로 부터 수직으로 돌출된 실리콘 핀을 가로지르는 게이트 전극을 갖는다.
도 1은 종래의 핀 트랜지스터를 나타내는 사시도이며, 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(1)으로 부터 수직으로 연장된 실리콘 핀(2)이 배치된다. 게이트 전극(5)이 상기 실리콘 핀(2)의 상부를 가로지른다. 이때, 상기 게이트 전극(5)은 상기 실리콘 핀(2)의 양측벽들 및 상부면을 지난다. 상기 게이트 전극(5)과 실리콘 핀(2) 사이에 게이트 산화막(3)이 개재되고, 상기 게이트 전극(5) 양측의 상기 실리콘 핀(2) 내에 각각 소오스 및 드레인 영역들(6a,6b)이 배치된다.
상기 게이트 전극(5)은 3부분으로 구분되어 3중 게이트 구조를 가진다. 즉, 상기 게이트 전극(5)은 상기 실리콘 핀(2)의 일측벽 상에 배치된 제1 게이트(4a), 상기 실리콘 핀(2)의 상부면 상에 배치된 제2 게이트(4b) 및 상기 실리콘 핀(2)의 타측벽 상에 배치된 제3 게이트(4c)로 구분된다. 이에 따라, 핀 트랜지스터의 채널영역은 상기 실리콘 핀(2)의 양측벽에 형성된 한 쌍의 수직채널부들과, 상기 실리콘 핀(2)의 상부면에 형성된 상부면 채널부로 구성될 수 있다.
종래의 수평채널 트랜지스터는 그것의 게이트 전극이 수평채널 상부에만 형성됨으로써, 상기 수평채널에는 상하 비대칭적인 전계(electric field)가 인가되어 게이트 전극의 수평채널에 대한 컨트롤능력(controllability)이 저하된다. 이로써, 수평채널 트랜지스터에는 단채널효과 및 DIBL 현상이 극심해진다. 이에 반해, 상기 핀 트랜지스터는 채널영역이 수직으로 연장된 실리콘 핀(2)에 형성되고, 상기 게이트 전극(5)이 상기 채널영역의 양측에 배치됨으로써, 상기 채널영역에는 좌우대칭적인 전계가 인가된다. 따라서, 상기 게이트 전극(5)의 채널영역에 대한 컨트롤능력이 향상되어 단채널효과 및 DIBL현상을 최소화할 수 있다.
하지만, 상술한 종래의 핀 트랜지스터에 있어서, 상기 게이트 전극(5)에 게이트 전압이 인가될 경우, 상기 수직채널부와 상기 상부면 채널부가 만나는 코너 부분(A)에 전기장이 집중된다. 이에 따라, 상기 핀 트랜지스터의 문턱전압보다 낮은 전압에서 상기 코너부분(A)의 채널영역이 턴온되는 험프(hump)현상이 발생할 수 있다. 즉, 상기 험프 현상에 의해 문턱전압보다 낮은 전압에서 누설전류가 발생되어 상기 핀 트랜지스터의 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 험프(hump) 현상을 방지할 수 있는 수직채널을 갖는 전계 효과 트랜지스터의 형성 방법을 제공하는데 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 수직채널을 갖는 전계 효과 트랜지스터의 형성 방법을 제공한다. 이 방법은 기판 전면 상에 채널 방지막 및 하드마스크막을 차례로 형성하는 단계를 포함한다. 상기 하드마스크막, 채널 방지막 및 기판을 연속적으로 패터닝하여 차례로 적층된 핀(fin), 채널 방지 패턴 및 하드마스크 패턴을 형성한다. 상기 기판의 전면 상에 콘포말한 라이너막 및, 적어도 상기 핀 주변의 공간을 채우는 절연막을 차례로 형성한다. 상기 절연막을 적어도 상기 라이너막이 노출될때까지 평탄화시키어 소자분리막을 형성한다. 상기 노출된 라이너막 및 하드마스크 패턴을 연속적으로 식각하여 상기 채널 방지 패턴을 노출시킨다. 상기 식각된 라이너막을 리세스하여 상기 핀의 상부측벽을 노출시키고, 적어도 상기 핀의 노출된 상부측벽에 게이트 절연막을 형성한다. 상기 핀 및 채널 방지 패턴을 가로지르는 게이트 전극을 형성한다.
구체적으로, 상기 채널 방지 패턴 및 게이트 절연막은 동일한 물질로 형성할 수 있다. 이 경우에, 상기 채널 방지 패턴은 상기 게이트 절연막에 비하여 두껍게 형성하는 것이 바람직하다. 상기 핀 및 채널 방지 패턴을 형성한 후에, 상기 형성 방법은 상기 핀 및 채널 방지 패턴을 갖는 기판에 수소분위기의 열처리를 수행하는 단계를 더 포함하는 것이 바람직하다. 상기 라이너막을 형성하기 전에, 상기 핀 및 채널 방지 패턴을 갖는 기판에 버퍼산화막을 형성하는 단계를 더 수행할 수 있다. 이 경우에, 상기 핀의 상부측벽을 노출시키는 단계는 상기 식각된 라이너막을 선택적으로 리세스하여 상기 핀의 상부측벽에 형성된 버퍼 산화막을 노출시키는 단계 및, 상기 노출된 버퍼산화막을 제거하여 상기 핀의 상부측벽을 노출시키는 단계를 포함할 수 있다. 상기 게이트 전극을 형성한 후에, 상기 게이트 전극을 마스크로 사용하여 불순물 이온들을 주입하여 상기 게이트 전극 양측의 상기 핀내에 불순물확산층을 형성하는 단계를 더 수행하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3 내지 도 7은 본 발명의 실시예에 따른 트랜지스터를 형성하는 방법을 설명하기 위한 사시도들이고, 도 8은 도 7의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 3 및 도 4를 참조하면, 반도체 기판(100, 이하 기판이라고 함) 상에 채널 방지막(102) 및 하드마스크막(104)을 차례로 형성한다. 상기 채널 방지막(102)은 트랜지스터의 채널 형성을 억제할 수 있는 절연막으로 형성한다. 예를 들면, 상기 채널 방지막(102)은 CVD 실리콘 산화막 또는 열산화막으로 형성할 수 있다. 상기 채널 방지막(102)을 실리콘 산화막으로 형성할때, 상기 채널 방지막(102)은 충분한 두께를 갖도록 형성하는 것이 바람직하다. 상기 하드마스크막(104)은 상기 채널방지막(102) 및 기판(100)에 대하여 식각선택비를 갖는 물질막으로 형성한다. 예를 들면, 상기 하드마스크막(104)은 실리콘 질화막으로 형성할 수 있다.
상기 하드마스크막(104)을 패터닝하여 상기 채널 방지막(102)의 소정영역 상에 하드마스크 패턴(104a)을 형성한다. 상기 하드마스크 패턴(104a)을 식각마스크로 사용하여 상기 채널 방지막(102) 및 기판(100)을 연속적으로 식각하여 차례로 적층된 핀(106) 및 채널 방지 패턴(104a)을 형성한다. 상기 핀(106)은 상기 기판(100)으로 부터 수직으로 연장된다.
상기 핀(106) 및 채널 방지 패턴(104a)을 갖는 반도체 기판(100)에 수소분위기의 열처리를 수행하는 것이 바람직하다. 상기 수소분위기의 열처리로 인하여, 식각손상된 상기 핀(106) 측벽의 표면에 위치한 실리콘원자들을 재배열시킬 수 있다. 따라서, 상기 핀(106) 측벽의 표면을 평탄화시킬 수 있다.
이어서, 상기 핀(106)을 갖는 기판(100) 전면에 버퍼산화막(108)을 형성한다. 상기 버퍼산화막(108)은 열산화막으로 형성하는 것이 바람직하다. 따라서, 상기 버퍼산화막(108) 형성시, 상기 핀(106)의 식각손상을 치유할 수 있다.
상기 수소분위기의 열처리 단계 및 상기 버퍼 산화막(108)의 형성 단계로 인하여, 식각공정으로 인한 상기 핀(106)의 격자 결함을 치유할 수 있다.
도 5 및 도 6을 참조하면, 상기 버퍼산화막(108)을 갖는 기판(100) 전면에 라이너막(110)을 콘포말하게 형성하고, 상기 라이너막(110) 상에 소자분리 절연막(112)을 형성한다. 상기 소자분리 절연막(112)은 상기 핀 주변의 공간을 충분히 채우도록 형성한다. 즉, 상기 소자분리 절연막(112)은 상기 핀(106) 및 채널 방지 패턴(102a)의 형성을 위한 식각 공정시, 기판(100)의 식각된 영역 및 채널 방지막(102)의 식각된 영역을 충분히 채우는 것이 바람직하다.
상기 라이너막(110)은 상기 소자분리 절연막(112)에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 소자분리 절연막(112)은 실리콘 산화막으로 형성할 수 있으며, 상기 라이너막(110)은 실리콘 질화막으로 형성할 수 있다. 상기 소자분리 절연막(112)은 갭필 특성이 우수한 고밀도 플라즈마 실리콘 산화막(High Density plasma silicon oxide)으로 형성할 수 있다. 상기 라이너막(110)이 실리콘 질화막으로 형성될때, 상기 버퍼산화막(108)은 상기 기판(100) 및 핀(106)과, 상기 라이너막(110) 간의 장력 스트레스를 완충하는 역할을 한다.
상기 소자분리 절연막(112)을 상기 라이너막(110)이 노출될때까지 평탄화시키고, 상기 평탄화된 소자분리 절연막(112)을 리세스하여 소자분리막(112a)을 형성한다. 상기 소자분리막(112a)은 그것의 상부면이 상기 채널 방지 패턴(102a)의 상부면에 근접한 높이를 갖도록 형성될 수 있다. 상기 평탄화된 소자분리 절연막(112)을 리세스하는 단계는 경우에 따라 생략될 수도 있다.
도 7 및 도 8을 참조하면, 상기 노출된 라이너막(110) 및 하드마스크 패턴(104a)을 연속적 및 선택적으로 식각하여 상기 채널 방지 패턴(102a)을 노출시킨다. 상기 채널 방지 패턴(102a)을 노출시키기 위한 식각 공정은 에치백 공정으로 수행할 수 있다. 이와는 달리, 경우에 따라, 상기 식각 공정은 화학적기계적 연마공정으로 수행할 수도 있다. 상기 라이너막(110) 및 상기 하드마스크 패턴(104a)이 동일한 물질(ex,실리콘 질화막)로 형성하면, 상기 식각 공정은 보다 용이하게 수행할 수 있다.
상기 식각된 라이너막(110)을 선택적으로 리세스하여 상기 핀(106)의 상부측벽(upper portion) 상에 형성된 버퍼산화막(108)을 노출시키고, 라이너(110a)를 형성한다. 이때, 상기 라이너(110a)는 상기 소자분리막(112a)에 대해 식각선택비를 가짐으로써, 상기 소자분리막(112a)의 상부면은 상기 라이너(110a)의 최상부면에 비하여 높다. 상기 라이너(110a)는 상기 핀(106)의 하부측벽(lower sidewall) 상에 형성된다. 상기 노출된 버퍼산화막(108)을 제거하여 상기 핀(106)의 상부측벽을 노출시킨다. 결과적으로, 상기 핀(106)의 상부측벽 및 상기 소자분리막(112a)의 상부측벽이 각각 양측벽들을 이루고, 상기 라이너(110a)의 최상부면이 하부면을 이루는 그루브(114)가 형성된다.
상기 노출된 핀(106)의 상부측벽을 갖는 반도체 기판(100)에 게이트 절연막(116)을 형성한다. 상기 게이트 절연막(116)은 실리콘 산화막으로 형성할 수 있다. 특히, 상기 게이트 절연막(116)은 열산화막으로 형성하는 것이 바람직하다. 이로써, 상기 게이트 절연막(116)은 상기 핀(106)의 노출된 상부측벽에 형성될 수 있다. 물론, 상기 게이트 절연막(116)은 CVD 실리콘 산화막으로 형성할 수도 있다.
상기 채널 방지 패턴(102a) 및 상기 게이트 절연막(116)이 동일한 물질(ex, 실리콘 산화막)로 형성될 수 있다. 이 경우에, 상기 채널 방지 패턴(102a)은 상기 게이트 절연막(116)에 비하여 두껍게 형성되는 것이 바람직하다.
상기 게이트 절연막(116)을 갖는 기판(100) 전면 상에 상기 그루브(114)를 채우는 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 핀(106)과 채널 방지 패턴(102a)을 가로지르는 게이트 전극(118)을 형성한다. 이때, 상기 게이트 전극(118)은 그것의 하부에 위치한 상기 그루브(114)를 채움으로, 상기 핀(106)의 양 상부측벽들 및 상부면을 지난다.
상기 게이트 전극(118)과 상기 핀(106)의 상부면 사이에는 상기 채널 방지 패턴(102a)이 개재되고, 상기 게이트 전극(118)과 상기 핀(106)의 상부측벽 사이에는 상기 게이트 절연막(116)이 개재된다. 상기 채널 방지 패턴(102a)에 의하여 상기 핀(106)의 상부면에는 채널 형성이 억제된다. 따라서, 상기 게이트 전극(118) 아래의 채널영역은 상기 핀(106)의 양 상부측벽들에 형성되는 수직 채널부들로 이루어진다.
상기 게이트 전극(118)을 형성한 후에, 상기 게이트 전극(118)을 마스크로 하여 불순물 이온들을 주입하여 상기 게이트 전극(118) 양측에 불순물확산층(120)을 형성한다. 상기 불순물확산층(120)은 상기 핀 트랜지스터의 소오스/드레인 영역에 해당한다.
상술한 핀 트랜지스터의 형성 방법에 있어서, 상기 채널 방지 패턴(102a)은 상기 하드마스크 패턴(104a)을 마스크로 하여 형성되며, 상기 게이트 전극(118)과 상기 핀(106)의 상부면 사이에 개재되도록 형성된다. 상기 채널 방지 패턴(102a)은 채널 형성을 억제할 수 있는 절연막으로 형성된다. 특히, 상기 채널 방지 패턴(102a)이 상기 게이트 절연막(116)과 동일한 물질로 형성되면, 상기 채널 방지 패턴(102a)은 상기 게이트 절연막(116)에 비하여 두껍게 형성한다. 이에 따라, 상기 핀(106)의 상부면에는 채널 형성이 억제된다. 즉, 상기 게이트 전극(118)에 소정의 게이트 전압이 인가될 경우, 상기 핀(106)의 상부면에 인가되는 전계가 최소화된다. 이로써, 상기 핀(106)의 상부면 및 측벽이 만나는 코너부분에 집중되는 전계 역시 최소화된다. 결과적으로, 상기 채널 방지 패턴(102a)을 갖는 핀 트랜지스터는 종래의 험프 현상이 최소화되어, 핀 트랜지스터의 특성이 열화되는 현상을 방지할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 핀의 상부면과 게이트 전극 사이에 채널 방지 패턴을 형성하고, 상기 핀의 양측벽과 상기 게이트 전극 사이에 게이트 절연막을 형성한다. 상기 채널 방지 패턴은 트랜지스터의 채널 형성을 억제하는 절연막으로 형성한다. 특히, 상기 채널 방지 패턴은 상기 게이트 절연막과 동일한 물질로 형성할 수 있다. 이 경우에, 상기 채널 방지 패턴은 상기 게이트 절연막에 비하여 두껍게 형성한다. 그 결과, 상기 게이트 전극에 소정의 게이트 전압이 인가될때, 상기 핀의 상부면에 인가되는 전계를 최소화할 수 있다. 특히, 상기 핀의 상부면과 측벽이 만나는 코너부분에 인가되는 전계를 종래에 비하여 최소화할 수 있다. 이로써, 종래의 험프현상을 최소화하여 핀 트랜지스터의 특성 열화를 방지할 수 있다.
도 1은 종래의 핀 트랜지스터를 나타내는 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 트랜지스터를 형성하는 방법을 설명하기 위한 사시도들이다.
도 8은 도 7의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.

Claims (5)

  1. 기판 전면 상에 채널 방지막 및 하드마스막을 차례로 형성하는 단계;
    상기 하드마스크막, 채널 방지막 및 기판을 연속적으로 패터닝하여 차례로 적층된 핀, 채널 방지 패턴 및 하드마스크 패턴을 형성하는 단계;
    상기 기판의 전면 상에 콘포말한 라이너막 및, 적어도 상기 핀 주변의 공간을 채우는 절연막을 차례로 형성하는 단계;
    상기 절연막을 적어도 상기 라이너막이 노출될때까지 평탄화시키어 소자분리막을 형성하는 단계;
    상기 노출된 라이너막 및 하드마스크 패턴을 연속적으로 식각하여 상기 채널 방지 패턴을 노출시키는 단계;
    상기 식각된 라이너막을 리세스하여 상기 핀의 상부측벽을 노출시키는 단계;
    적어도 상기 핀의 노출된 상부측벽에 게이트 절연막을 형성하는 단계; 및
    상기 핀 및 채널 방지 패턴을 가로지르는 게이트 전극을 형성하는 단계를 포함하는 트랜지스터의 형성 방법.
  2. 제 1 항에 있어서,
    상기 채널 방지 패턴 및 상기 게이트 절연막은 동일한 물질로 형성하되, 상기 채널 방지 패턴은 상기 게이트 절연막에 비하여 두껍게 형성하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  3. 제 1 항에 있어서,
    상기 핀 및 채널 방지 패턴을 형성한 후에,
    상기 핀 및 채널 방지 패턴을 갖는 기판에 수소분위기의 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 라이너막을 형성하기 전에, 상기 핀 및 채널 방지 패턴을 갖는 기판 전면에 버퍼산화막을 형성하는 단계를 더 포함하되,
    상기 핀의 상부측벽을 노출시키는 단계는,
    상기 식각된 라이너막을 선택적으로 리세스하여 상기 핀의 상부측벽에 형성된 버퍼산화막을 노출시키는 단계; 및
    상기 노출된 버퍼산화막을 제거하여 상기 핀의 상부측벽을 노출시키는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  5. 제 1 항에 있어서,
    상기 게이트 전극을 형성한 후에,
    상기 게이트 전극을 마스크로 사용하여 불순물 이온들을 주입하여 상기 게이트 전극 양측의 상기 핀내에 불순물확산층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
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