KR20050069582A - 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체소자 및 그 제조 방법 - Google Patents

이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 있어서, 층간 평탄막의 보이드 제거와 함께 금속 콘택의 체인 저항을 감소시키는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법은, 반도체 기판 상에 게이트 전극과 제1 게이트 스페이서를 증착하는 단계; 상기 제1 게이트 스페이서를 차단 영역으로 하여 불순물을 주입하여 제1 접합 영역을 형성하는 단계; 노출된 전면에 스페이서막을 증착하고 이를 식각하여 제2 게이트 스페이서를 형성하는 단계; 및 상기 제2 게이트 스페이서를 차단 영역으로 하여 불순물을 주입하여 제2 접합 영역을 형성하는 단계를 포함한다. 본 발명에 따르면, 이중 게이트 스페이서를 형성하여 게이트 전극 사이에 발생하는 층간 평탄막의 보이드를 없앰으로써, 금속 콘택 간의 브리지를 방지하여 반도체 소자의 수율을 증가시킬 수 있고, 이와 동시에 이중 게이트 스페이서를 형성하여 이온주입을 실시하여 이중 접합 영역을 형성함으로써, 금속 콘택의 체인 저항을 낮출 수 있어 반도체 소자의 특성을 향상시킬 수 있다.

Description

이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자 및 그 제조 방법 {A semiconductor device with a double gate spacer and a double junction area, and a manufacturing method thereof}
본 발명은 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 제조 방법에 있어서, 층간 평탄막의 보이드 제거와 함께 금속 콘택 체인 저항을 감소시키는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 제조 방법에 있어서, 반도체 소자가 고집적화됨에 따라 게이트 사이의 간격은 좁아지게 되고 그에 따라 층간 평탄막에는 보이드가 발생할 수 있다. 이로 인해 후속 금속 콘택 간의 브리지(Bridge)를 유발하여 반도체 소자의 수율을 떨어뜨리게 된다.
또한, 얕은 접합을 이루는 반도체 소자의 경우, 후속 금속 콘택의 접합 저항이 증가되어 반도체 소자의 특성을 저하시킬 수 있는데, 이하, 도면을 참조하여 구체적으로 설명한다.
도 1은 일반적인 반도체 소자의 레이아웃을 나타내는 도면이다.
도 2a 및 도 2b는 종래 기술에 따른 단일 게이트 스페이서 및 단일 접합 영역을 갖는 반도체 소자의 제조 방법에 따른 문제점을 설명하기 위한 도면으로서, 도 1에서 A-A' 방향의 단면을 나타낸다.
종래 기술을 설명하기 위해, 통상적인 반도체 소자는 활성 영역(active area; 11), 게이트 전극(13) 및 금속 콘택(15)으로 이루어지는 레이아웃을 구비한다. 도 2a 및 도 2b는 도 1에 도시된 바와 같은 통상적인 레이아웃의 A-A' 방향의 단면도이다.
도 2a는 반도체 기판(21)의 활성 영역 상부에 게이트 전극(23)과 게이트 스페이서(25)를 형성하고, 층간 평탄막(27)을 증착한 것을 나타내는 도면이다. 이때, 상기 게이트 전극(23) 사이의 간격이 좁아짐에 따라 상기 게이트 전극(23) 사이의 층간 평탄막(27)에 보이드(B)가 발생하게 된다. 이러한 보이드는 도 1에서 금속 콘택(15) 사이에 생기게 되어 상기 콘택(15) 간의 브리지를 유발시키게 된다.
도 2b는 상기 보이드의 유무에 관계없이 후속 금속 콘택을 형성한 것을 나타내는 도면이다. 일반적으로 콘택(29)을 형성하기 위해서는 과도 식각(Over Etch)을 실시하여 콘택 형성 불량을 방지하게 되는데, 이때 접합 영역(Junction area: 28)을 식각하게 되어 접합 경계와의 깊이(d)가 얕아지게 되고, 이로 인해 콘택 체인 저항(Contact Chain Resistivity)이 증가하게 됨으로써 반도체 소자의 특성을 저하시킨다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 게이트 사이의 간격에 좁아지면서 발생하는 층간 평탄막의 보이드 발생을 방지하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명의 다른 목적은 얕은 접합을 이루는 소자의 형성시에 발생하는 접합 저항의 증가를 방지하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법은,
반도체 기판 상에 게이트 전극과 제1 게이트 스페이서를 증착하는 단계;
상기 제1 게이트 스페이서를 차단 영역으로 하여 불순물을 주입하여 제1 접합 영역을 형성하는 단계;
노출된 전면에 스페이서막을 증착하고 이를 식각하여 제2 게이트 스페이서를 형성하는 단계; 및
상기 제2 게이트 스페이서를 차단 영역으로 하여 불순물을 주입하여 제2 접합 영역을 형성하는 단계
를 포함한다.
여기서, 상기 제2 게이트 스페이서는 산화막 또는 질화막을 증착하여 형성되는 것이 바람직하며, 상기 제2 게이트 스페이서는 과도 식각(Over etch)에 의해 상기 제1 스페이서보다 낮은 높이로 형성되는 것을 특징으로 한다.
여기서, 상기 제2 접합 영역에 주입되는 불순물은 B+, P+, As+ 및 BF2+로 이루어지는 그룹으로부터 선택되는 것이 바람직하고, 상기 제2 접합 영역은 트랜지스터의 특성에 따라서 소정의 마스크를 사용하여 형성되거나, 또는 전면 이온 주입 방법을 사용하여 형성될 수 있으며, 또한, 상기 제2 접합 영역은 상기 제1 접합 영역의 깊이보다 깊게 형성되는 것을 특징으로 한다.
여기서, 본 발명에 따른 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법은, 노출된 전면에 층간 평탄막을 증착하는 단계; 및 상기 층간 평탄막을 식각하여 금속 콘택홀을 형성하는 단계를 추가로 포함할 수 있다.
여기서, 상기 층간 평탄막으로 BPSG를 사용하는 것이 바람직하다.
한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자는,
게이트 전극 및 제1 게이트 스페이서가 형성된 반도체 기판;
상기 제1 게이트 스페이서를 차단 영역으로 하여 불순물을 주입하여 형성된 제1 접합 영역;
상기 제1 게이트 스페이서의 양측에 형성되는 제2 게이트 스페이서; 및
상기 제2 게이트 스페이서를 차단 영역으로 하여 불순물을 주입하여 형성된 제2 접합 영역
을 포함한다.
여기서, 상기 제2 게이트 스페이서는 산화막 또는 질화막인 것이 바람직하다.
여기서, 상기 제2 접합 영역에 주입되는 불순물은 B+, P+, As+ 및 BF2+로 이루어지는 그룹으로부터 선택되는 것이 바람직하며, 상기 제2 접합 영역은 트랜지스터의 특성에 따라서 소정의 마스크를 사용하여 형성되거나, 또는 전면 이온 주입 방법을 사용하여 형성되는 것을 특징으로 하며, 또한, 상기 제2 접합 영역은 상기 제1 접합 영역의 깊이보다 깊게 형성되는 것을 특징으로 한다.
본 발명에 따르면, 이중 게이트 스페이서를 형성하여 게이트 전극 사이에 발생하는 층간 평탄막의 보이드를 없앰으로써 금속 콘택 간의 브리지를 방지하여 반도체 소자의 수율을 증가시킬 수 있고, 이와 동시에 이중 게이트 스페이서를 형성하여 이온주입을 실시하여 이중 접합 영역을 형성함으로써, 금속 콘택의 체인 저항을 낮출 수 있어 반도체 소자의 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자 및 그 제조 방법을 상세히 설명한다.
도 3a 및 도 3d는 본 발명에 따른 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법을 나타내는 공정도이다.
먼저, 반도체 기판 또는 실리콘 웨이퍼(31) 상에 게이트 전극(33) 및 제1 게이트 스페이서(35)를 형성한 후, 제1 접합 영역(37)을 형성하고, 다음으로 노출된 전체 구조 상부에 제2 게이트 스페이서막(39)을 증착하게 된다(도 3a 참조).
다음으로, 상기 제2 게이트 스페이서막(39)을 전면 식각하여 제2 게이트 스페이서(39)를 형성한다(도 3b 참조). 이때, 상기 제2 게이트 스페이서(39)는 상기 제1 게이트 스페이서(35)보다 높이 면에서 아래쪽에서 형성됨으로써 BPSG 보이드 제거에 유용하게 된다. 즉, 기본적으로 상기 제2 스페이서(39)의 식각을 실시하면 과도 식각(over etch)을 하게 되므로, 상기 제1 게이트 스페이서(35)보다 아래쪽에서 형성된다.
여기에서, 상기 제2 게이트 스페이서(39)는 산화막 또는 질화막을 증착하여 형성될 수 있다. 편의상 상기 제2 게이트 스페이서막 및 식각에 의해 형성된 제2 게이트 스페이서는 동일한 도면부호 39를 사용하기로 한다. 이러한 제1 게이트 스페이서(35) 이외에 제2 게이트 스페이서(39)를 형성하는 것은 기존의 반도체 제조 방법과 동일하다.
다음으로, 상기 제1 접합 영역(37) 상에 이온 주입 방법으로 제2 접합 영역(41)을 형성한다(도 3c 참조). 이때, 상기 제2 접합 영역(41)에 주입되는 불순물은 B+, P+, As+ 및 BF2+일 수 있다. 또한 상기 제2 접합 영역(41)의 형성시 원하는 트랜지스터 동작 특성에 따라 별도의 마스크 공정을 사용할 수도 있고, 전면 이온 주입 방법을 사용할 수도 있다. 여기서, 상기 제2 접합 영역(41)은 상기 제1 접합 영역(37)의 깊이보다 깊게 형성되는 것이 바람직하다.
다음으로, 노출된 전체 구조 상부에 층간 평탄막(43)을 증착한 후, 금속 콘택홀(45)을 형성하게 된다(도 3d 참조). 이때, 상기 금속 콘택홀(45)이 오픈되는 부분은 이중 접합 영역(37, 41)으로 이루어져 있으므로, 상기 콘택홀(45) 형성을 위하여 과도 식각을 실시하더라도 도 2b에 도시된 접합 경계와의 깊이(d)에 문제가 발생하지 않게 된다. 상기 층간 평탄막으로 BPSG(Boron-Phosphorous-Silicate- Glass)를 사용하는 것이 바람직하며, 만일, 상기 BPSG 층간 평탄막을 형성하여 단지 층간 평탄막의 보이드만을 제거하고자 할 경우에는 상기 제2 접합 영역(41)을 형성하지 않을 수도 있다.
이후, 일반적인 후속 반도체 소자의 제조 공정에 따라 반도체 소자를 제조하게 된다.
한편, 본 발명에 따른 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자는, 전술한 도 3c를 참조하면, 게이트 전극(33) 및 제1 게이트 스페이서(35)가 형성된 반도체 기판(31); 상기 제1 게이트 스페이서(35)를 차단 영역으로 하여 불순물을 주입하여 형성된 제1 접합 영역(37); 및 상기 제1 게이트 스페이서(35)의 양측에 형성되는 제2 게이트 스페이서(39); 상기 제2 게이트 스페이서(39)를 차단 영역으로 하여 불순물을 주입하여 형성된 제2 접합 영역(41)을 포함하는데, 상세한 설명은 전술한 제조 방법을 참조하기로 한다.
따라서 본 발명은 이중 게이트 스페이서를 형성하여 게이트 전극 사이에 발생하는 층간 평탄막의 보이드를 없앨 수 있고, 이와 동시에 이온주입을 실시하여 이중 접합 영역을 형성함으로써, 금속 콘택홀의 체인 저항을 낮출 수 있게 된다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면, 이중 게이트 스페이서를 형성하여 게이트 전극 사이에 발생하는 층간 평탄막의 보이드를 없앰으로써 금속 콘택 간의 브리지를 방지하여 반도체 소자의 수율을 증가시킬 수 있고, 이와 동시에 이중 게이트 스페이서를 형성하여 이온주입을 실시하여 이중 접합 영역을 형성함으로써, 금속 콘택의 체인 저항을 낮출 수 있어 반도체 소자의 특성을 향상시킬 수 있다.
도 1은 일반적인 반도체 소자의 레이아웃을 나타내는 도면이다.
도 2a 및 도 2b는 종래 기술에 따른 단일 게이트 스페이서 및 단일 접합 영역을 갖는 반도체 소자의 제조 방법에 따른 문제점을 설명하기 위한 도면이다.
도 3a 및 도 3d는 본 발명에 따른 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법을 나타내는 공정도이다.

Claims (12)

  1. 반도체 기판 상에 게이트 전극과 제1 게이트 스페이서를 형성하는 단계;
    상기 제1 게이트 스페이서를 차단 영역으로 하여 불순물을 주입하여 제1 접합 영역을 형성하는 단계;
    노출된 전면에 스페이서막을 증착하고 이를 식각하여 제2 게이트 스페이서를 형성하는 단계; 및
    상기 제2 게이트 스페이서를 차단 영역으로 하여 불순물을 주입하여 제2 접합 영역을 형성하는 단계
    를 포함하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 제2 게이트 스페이서는 산화막 또는 질화막을 증착하여 형성되는 것을 특징으로 하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 제2 게이트 스페이서는 과도 식각(Over etch)에 의해 상기 제1 스페이서보다 낮은 높이로 형성되는 것을 특징으로 하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 제2 접합 영역에 주입되는 불순물은 B+, P+, As+ 및 BF2+로 이루어지는 그룹으로부터 선택되는 것을 특징으로 하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제2 접합 영역은 트랜지스터의 특성에 따라서 소정의 마스크를 사용하여 형성되거나, 또는 전면 이온 주입 방법을 사용하여 형성되는 것을 특징으로 하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 제2 접합 영역은 상기 제1 접합 영역의 깊이보다 깊게 형성되는 것을 특징으로 하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법.
  7. 제 1항에 있어서, 상기 제2 접합 영역을 형성한 후,
    노출된 전면에 층간 평탄막을 증착하는 단계; 및
    상기 층간 평탄막을 식각하여 금속 콘택홀을 형성하는 단계
    를 추가로 포함하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 층간 평탄막으로 BPSG(Boron-Phosphorous-Silicate-Glass)를 사용하는 것을 특징으로 하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자의 제조 방법.
  9. 게이트 전극 및 제1 게이트 스페이서가 형성된 반도체 기판;
    상기 제1 게이트 스페이서를 차단 영역으로 하여 불순물을 주입하여 형성된 제1 접합 영역;
    상기 제1 게이트 스페이서의 양측에 형성되는 제2 게이트 스페이서; 및
    상기 제2 게이트 스페이서를 차단 영역으로 하여 불순물을 주입하여 형성된 제2 접합 영역
    을 포함하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자
  10. 제 9항에 있어서,
    상기 제2 게이트 스페이서는 산화막 또는 질화막인 것을 특징으로 하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자.
  11. 제 9항에 있어서,
    상기 제2 접합 영역에 주입되는 불순물은 B+, P+, As+ 및 BF2+로 이루어지는 그룹으로부터 선택되는 것을 특징으로 하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자.
  12. 제 9항에 있어서,
    상기 제2 접합 영역은 상기 제1 접합 영역의 깊이보다 깊게 형성되는 것을 특징으로 하는 이중 게이트 스페이서 및 이중 접합 영역을 갖는 반도체 소자.
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