KR20050068586A - 반도체 소자의 보더리스 콘택 형성 방법 - Google Patents

반도체 소자의 보더리스 콘택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 보더리스 콘택 형성 방법에 관한 것으로, 보더리스 콘택을 형성하기 위한 질화막을 단원자 증착법(Atomic Layer Deposition)으로 형성함으로써, 스텝 커버리지를 향상시킴과 동시에, 게이트 라인과 같은 패턴 폭에 상관없이 질화막을 균일한 두께로 형성할 수 있다. 이에 따라, 특정 영역에서 질화막이 먼저 식각되어 과도 식각이 진행되는 방지할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 보더리스 콘택 형성 방법{Method of forming a nitride layer for borderless contact in a semiconductor device}
본 발명은 반도체 소자의 보더리스 콘택 형성 방법에 관한 것으로, 특히 스텝 커버리지 특성을 향상시킬 수 있는 반도체 소자의 보더리스 콘택 형성 방법에 관한 것이다.
일반적으로 반도체 기판에 게이트, 소오스/드레인을 포함한 트랜지스터를 형성한 후에는, 보더리스 콘택(Borderless contact)을 형성하기 위하여 전체 구조 상에 질화막을 형성한다.
보더리스 콘택을 위한 질화막은 여러 가지 방법으로 형성되는데, 종래에는 고온의 LPCVD법으로 형성하다가 최근에는 저온의 PE(Plasma Enhanced) CVD방식으로 형성하고 있다. 그러나, 이 경우 가장 큰 문제점은 LPCVD법의 경우 스텝 커버리지가 거의 100%인 반면, PE-CVD법의 경우 스텝 커버리지가 70% 정도밖에 되지 않는다. 이러한 스텝 커버리지 특성은 디자인 룰이 점점 줄어들수록 낮아진다. 예를 들면, 트랜지스터의 게이트 간격이 넓은 영역에서는 질화막이 균일한 두께로 형성되지만, 게이트 간격이 좁아 게이트 사이의 공간의 종횡비가 높아지면 그 부분에서는 질화막이 얇게 형성된다.
질화막을 형성한 후에는, 전체 구조 상에 절연막을 형성하고 식각 공정으로 콘택홀을 형성하는데, 질화막 식각 시에는 질화막이 잔류되는 것을 방지하기 위하여 게이트 간격이 넓은 영역의 질화막 두께를 식각 목표 두께로 설정하여 질화막을 식각한다. 따라서, 게이트 간격이 좁아 질화막이 좁게 형성된 영역에서는 다른 영역에 비해 질화막이 먼저 제거되고 하부의 실리사이드층이나 접합 영역이 노출되기 때문에 과도 식각이 진행된다.
이로 인해, 실리사이드층이 식각되거나 접합 영역에 손상이 발생되어 저항이 증가하는 등 공정의 신뢰성 및 소자의 전기적 특성이 저하되는 문제점이 발생된다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 보더리스 콘택 형성 방법은 보더리스 콘택을 형성하기 위한 질화막을 단원자 증착법(Atomic Layer Deposition)으로 형성함으로써, 스텝 커버리지를 향상시킴과 동시에, 게이트 라인과 같은 패턴 폭에 상관없이 질화막을 균일한 두께로 형성할 수 있다. 이에 따라, 특정 영역에서 질화막이 먼저 식각되어 과도 식각이 진행되는 방지할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 보더리스 콘택 형성 방법은 트랜지스터가 형성된 반도체 기판이 제공되는 단계와, 트랜지스터를 포함한 전체 구조 상에 단원자 증착법으로 질화막을 형성하는 단계와, 질화막을 포함한 전체 구조 상에 층간 절연막을 형성하는 단계, 및 식각 공정으로 소정 영역의 층간 절연막 및 질화막을 순차적으로 식각하여 콘택홀을 형성하는 단계를 포함한다.
상기에서, 단원자 증착법으로 질화막을 형성하기 전에, 트랜지스터를 포함한 전체 구조 상에 PE-CVD법으로 질화막을 형성하는 단계를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 보더리스 콘택 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 게이트 산화막(102)과 게이트(103)를 소정의 패턴으로 형성하고 게이트(103) 가장자리의 반도체 기판(101)에 소오스/드레인(104)을 형성한다. 게이트(103)의 측벽에는 절연막 스페이서(105)가 형성된다. 그리고, 게이트(103)와 소오스/드레인(104) 상에는 접촉 저항을 낮추기 위하여 실리사이드층(106)을 형성한다.
도 1b를 참조하면, 트랜지스터가 형성된 반도체 기판(101)의 전체 구조 상에 보더리스 콘택(Borderless contact)을 형성하기 위한 질화막(107)을 형성한다.
이때, 질화막(107)은 게이트(103)의 간격이 좁은 곳이나 넓은 곳에서 균일하게 형성되도록 단원자 증착법(Atomic Layer Deposition)으로 형성한다.
단원자 증착법은 소오스 가스를 공급하여 반도체 기판(101)에 흡착시키고, 반응 가스를 공급하여 반도체 기판(101)에 흡착된 소오스 가스와의 화학적 반응을 통해 형성하고자 하는 막을 단원자층으로 형성하며, 이를 반복하여 형성하고자 하는 막을 목표 두께로 형성하는 방법이다.
마찬가지로, 트랜지스터가 형성된 반도체 기판(101)을 증착 챔버에 장착한 후, 질화물 소오스를 공급하여 이를 반도체 기판(101)의 표면에 흡착시킨 후, 반응 가스를 공급하여 단원자층의 질화막을 형성하고, 이를 반복 실시하여 목표 두께의 질화막(107)을 형성한다.
이렇게 단원자 증착법으로 질화막(107)을 형성하면, 두께를 균일하게 형성할 수 있을 뿐만 아니라 우수한 스텝 커버리지 특성을 얻을 수 있다.
한편, 질화막(107)을 PE-CVD법으로 형성한 질화막과 단원자 증착법으로 형성한 질화막이 적층된 구조로 형성할 수도 있다.
도 1c를 참조하면, 질화막(107)을 포함한 전체 구조 상에 층간 절연막(108)을 형성하고, 층간 절연막(108)의 소정 영역을 식각하여 콘택홀을 형성한다. 이때, 질화막(107)이 게이트(103)의 간격에 상관없이 균일한 두께로 형성되어 있기 때문에, 질화막(107)이 먼저 제거되는 곳이 없이 동일한 시점에서 질화막이 제거되면서 하부의 실리사이드층(106)이 노출된다. 따라서, 과도 식각이 발생되어 실리사이드층(106)에 손상이 발생되는 것을 방지할 수 있다.
이어서, 콘태홀 내부에 콘택 플러그(109)를 형성하고, 콘택 플러그(109)를 포함한 층간 절연막(108) 상에 소정의 패턴으로 금속 배선(110)을 형성한다.
상술한 바와 같이, 본 발명은 보더리스 콘택을 형성하기 위한 질화막을 단원자 증착법(Atomic Layer Deposition)으로 형성함으로써, 스텝 커버리지를 향상시킴과 동시에, 게이트 라인과 같은 패턴 폭에 상관없이 질화막을 균일한 두께로 형성할 수 있다. 이에 따라, 특정 영역에서 질화막이 먼저 식각되어 과도 식각이 진행되는 방지할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 보더리스 콘택 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 게이트 산화막
103 : 게이트 104 : 소오스/드레인
105 : 절연막 스페이서 106 : 실리사이드층
107 : 질화막 108 : 층간 절연막
109 : 콘택 플러그 110 : 금속 배선

Claims (2)

  1. 트랜지스터가 형성된 반도체 기판이 제공되는 단계;
    상기 트랜지스터를 포함한 전체 구조 상에 단원자 증착법으로 질화막을 형성하는 단계;
    상기 질화막을 포함한 전체 구조 상에 층간 절연막을 형성하는 단계; 및
    식각 공정으로 소정 영역의 상기 층간 절연막 및 상기 질화막을 순차적으로 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 보더리스 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 단원자 증착법으로 상기 질화막을 형성하기 전에,
    상기 트랜지스터를 포함한 전체 구조 상에 PE-CVD법으로 질화막을 형성하는 단계를 포함하는 반도체 소자의 보더리스 콘택 형성 방법.
KR1020030100177A 2003-12-30 2003-12-30 반도체 소자의 보더리스 콘택 형성 방법 KR20050068586A (ko)

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* Cited by examiner, † Cited by third party
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