KR20050066366A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 노광 장비로 정의 가능한 최소 폭으로 절연막에 개구부(또는, 트렌치)를 형성하고 개구부의 측벽에 절연막 스페이서를 형성한 후, 절연막 스페이서에 의해 폭이 좁아진 개구부를 전도성 물질로 매립하는 방식으로 게이트를 형성하고, 고온 열공정과 스오스/드레인을 형성하기 위한 이온주입 공정이 필요없는 SBMOSFET(Schottky Barrier Metal Oxide Silicon Field Effect Transistor)의 구조로 트랜지스터를 제고함으로써, 노광 장비로 정의 가능한 최소 폭보다 더 좁은 폭의 패턴을 안정적으로 형성하고 소오스/드레인을 형성하기 위한 열공정이나 이온주입 공정을 생략할 수 있어 공정의 재현성을 확보하면서 소자의 집적도를 높일 수 있다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 집적도를 높일 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로 트랜지스터의 소오스/드레인을 형성하기 위해서 이온주입 공정을 실시한 후에는, 고온(예를 들면, 약 1000℃)에서 열공정을 실시한다. 이에 따라서, 주입된 불순물이 활성성화 된다. 이때, 불순물이 확산되는데, 불순물의 확산이 얕은 깊이에서 이루어지도록 하는데 어려움이 있다.
또한, 소자의 집적도는 노광장비의 성능에 거의 절대적으로 의존하고 있다. 소자의 집적도를 높이기 위해서는 고가의 노광장비가 필요하며, 노광장비가 정의할 수 있는 패턴보다 더 미세한 패턴을 형성하는 경우 공정의 재현성을 확보하기 어렵고 수율이 저하되어 소자의 집적도를 높이는데 어려움이 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 트랜지스터 제조 방법은 노광 장비로 정의 가능한 최소 폭으로 절연막에 개구부(또는, 트렌치)를 형성하고 개구부의 측벽에 절연막 스페이서를 형성한 후, 절연막 스페이서에 의해 폭이 좁아진 개구부를 전도성 물질로 매립하는 방식으로 게이트를 형성하고, 고온 열공정과 스오스/드레인을 형성하기 위한 이온주입 공정이 필요없는 SBMOSFET(Schottky Barrier Metal Oxide Silicon Field Effect Transistor)의 구조로 트랜지스터를 제고함으로써, 노광 장비로 정의 가능한 최소 폭보다 더 좁은 폭의 패턴을 안정적으로 형성하고 소오스/드레인을 형성하기 위한 열공정이나 이온주입 공정을 생략할 수 있어 공정의 재현성을 확보하면서 소자의 집적도를 높일 수 있다.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 소자 분리막이 형성된 반도체 기판 상에 절연막을 순차적으로 형성하는 단계와, 절연막에 개구부를 최소폭으로 형성하는 단계와, 개구부의 측벽에 희생 절연막 스페이서를 형성하는 단계와, 개구부를 통해 노출된 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 개구부에 게이트를 형성하는 단계와, 절연막 및 희생 절연막 스페이서를 순차적으로 제거하는 단계와, 산화 공정으로 게이트의 표면을 산화시킨 후 전면 식각 공정을 실시하여 게이트의 측벽에 절연막 스페이서를 형성하는 단계와, 게이트 상부와, 게이트 가장자리의 반도체 기판 상에 실리사이드층을 형성하는 단계를 포함한다.
상기에서, 개구부를 형성하는 과정에서 반도체 기판에 식각 손상이 발생되는 것을 방지하기 위하여 반도체 기판과 절연막의 사이에 식각 정지 절연막이 더 형성될 수 있다. 이때, 식각 정지 절연막은 SiON막으로 형성할 수 있다.
희생 절연막 스페이서로 개구부의 폭을 조절한다.
산화 공정으로 게이트의 표면을 100Å 내지 300Å 정도 산화시키며, 절연막 스페이서를 형성한 후, 게이트 하부의 반도체 기판 높이를 상대적으로 높이기 위하여 반도체 기판의 표면을 식각하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1l은 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101)의 소자 분리 영역에 소자 분리막(102)을 형성한다. 이때, 소자 분리막(102)은 STI(Shallow Trench Isolation) 방식을 적용하여 트렌치 구조로 형성할 수 있다. 이어서, 제1 이온주입 마스크(103)를 형성한 후 이온주입 공정으로 활성 영역에 웰(도시되지 않음)을 형성한다. 여기서, 제1 이온주입 마스크(103)는 n-웰을 형성하는 경우 p-웰 영역에 5가의 이온이 주입되거나 p-웰을 형성하는 경우 n-웰 영역에 3가의 이온이 주입되는 것을 방지하기 위하여 형성된다.
도 1b를 참조하면, 제1 이온주입 마스크(도 1a의 103)를 제거한 후, 소자 분리막(102)과 웰(도시되지 않음)이 형성된 반도체 기판(101)의 전체 구조 상에 제1 절연막(104) 및 제2 절연막(105)을 순차적으로 형성한다. 여기서, 제1 절연막(104)은 SiON막으로 형성하는 것이 바람직하다. 이는, 후속 공정에서 게이트가 형성될 영역을 정의하기 위한 식각 공정 시 반도체 기판(101)을 식각공정으로부터 보호하기 위함이다. 한편, 제2 절연막(105)은 게이트나 소정의 패턴이 형성될 영역을 정의하기 위한 희생 절연막의 역할을 하며, 실리콘 산화막으로 형성할 수 있다. 또한, 제2 절연막(105)의 두께는 후속 공정에서 형성하고자 하는 패턴의 높이를 고려하여 결정하는 것이 바람직하며, 1800Å 내지 2500Å의 두께로 형성할 수 있다.
도 1c를 참조하면, 식각 공정으로 제2 절연막(105)의 일부 영역을 제거하여 게이트나 소정의 패턴이 형성될 영역을 개구부(105a) 형태로 정의한다. 이로써, 게이트가 형성될 영역에서는 개구부(105a)가 형성되고, 개구부(105a)를 통해 제1 절연막(104)이 노출된다. 이때, 개구부(105a)는 노광 장비가 안정적으로 정의할 수 있는 최소폭으로 형성한다.
도 1d를 참조하면, 개구부(105a)의 측벽에 희생 절연막 스페이서(106)를 형성한다. 이때, 희생 절연막 스페이서(106)는 실리콘 질화막으로 형성할 수 있으며, 개구부(105a)를 포함한 전체 구조 상에 절연막을 형성한 후, 전면 식각 공정으로 절연막을 개구부(105a)의 측벽에만 잔류시키는 방법으로 형성할 수 있다.
여기서, 희생 절연막 스페이서(106)는 게이트나 소정의 막이 형성될 개구부(105a)의 폭을 좁히기 위하여 형성되며, 이로써 게이트나 소정의 막을 노광 장비가 안정적으로 정의할 수 있는 최소폭보다 더 좁은 폭으로 형성할 수 있다. 구체적으로 예를 들면, 노광 장비가 정의할 수 있는 패턴의 최소 폭이 20um이고 게이트의 목표 폭을 0.14um로 설정한 경우, 희생 절연막 스페이서(106)를 0.3um의 두께로 개구부(105a)의 양 측벽에 형성하면 폭이 0.6um만큼 감소하여 개구부(105a) 내부에 0.14um의 폭으로 게이트를 형성할 수 있다.
따라서, 희생 절연막 스페이서(106)를 형성하기 위하여 전체 구조 상에 절연막을 형성할 때, 개구부(104a)의 폭을 얼마나 줄일 것인지를 고려하여 절연막의 두께를 설정하는 것이 바람직하다.
도 1e를 참조하면, 개구부(105a)를 통해 노출되는 제1 절연막(104)을 제거한다. 이로써, 개구부를 통해 반도체 기판(101)의 표면이 노출된다. 이어서, 반도체 기판(101)의 표면에 게이트 절연막(107)을 형성한다.
도 1f를 참조하면, 개구부(105a)에 게이트(108)를 형성한다. 게이트(108)는 개구부(105a)가 완전히 매립되도록 전체 구조 상에 도전 물질층을 형성한 후, 제2 절연막(105) 상부의 도전 물질층만을 선택적으로 제거하고 개구부(105a)에만 도전 물질층을 잔류시키는 방법으로 형성할 수 있다. 이때, 도전 물질층은 폴리실리콘츠으로 형성할 수 있으며, 제2 절연막(105) 상부의 도전 물질층은 화학적 기계적 연마 공정으로 제거할 수 있다. 한편, 화학적 기계적 연마 공정은 제2 절연막(105)의 성분이 검출되는 시점에서 연마를 중지하는 방식으로 진행하며, 이를 통해 게이트(108)의 높이를 정확하게 제어할 수 있다.
도 1g를 참조하면, 제2 절연막(도 1f의 105) 및 제1 절연막(도 1f의 104)을 순차적으로 제거한다. 이때, 절연막들은 희석된 불산(HF) 용액이나 BOE 용액으로 제거할 수 있다. 한편, 제1 절연막은 완전히 제거할 수 있으며, 희생 절연막 스페이서(106) 하부에만 제1 절연막(104)을 잔류시킬 수도 있다. 만일, 저에너지 이온주입 장치가 없다면 희생 절연막 스페이서(106) 하부에 제1 절연막(104)을 잔류시키는 것이 바람직하다.
도 1h를 참조하면, 게이트(108)의 측벽에 잔류하는 희생 절연막 스페이서(도 1g의 106)와 그 하부의 제1 절연막(도 1g의 104)을 제거한다. 이로써, 게이트(108)의 표면이 완전히 노출된다.
도 1i를 참조하면, 게이트(108)의 전체 표면을 산화 공정으로 산화시킨다. 이때, 반도체 기판(101)의 표면도 산화되어, 게이트(108)의 표면과 반도체 기판(101)의 표면에 산화막(109)이 형성된다. 산화 공정은 게이트(108) 표면에 산화막(109)이 100Å 내지 300Å의 두께로 형성되도록 실시한다.
한편, 반도체 기판(101)의 표면에 형성되는 산화막(109)은 반도체 기판(101)의 소정 깊이까지 침투하면서 형성된다.
도 1j를 참조하면, 건식 식각 방식으로 전면 식각 공정을 실시하여 게이트(108) 상부의 산화막(도 1i의 109)과 반도체 기판(101) 상부의 산화막(도 1i의 109)을 제거하고 게이트(108)의 측벽에만 산화막(도 1i의 109)을 잔류시킨다. 산화막(도 1i의 109)은 게이트(108)의 측벽이 오목하게 들어간 상태에서 형성됐기 때문에 전면 식각 공정 시 게이트(108)의 측벽에 형성된 산화막(도 1i의 109)은 식각되지 않고 잔류된다. 이로써, 게이트(108)의 측벽에는 잔류하는 산화막(도 1i의 109)으로 이루어진 절연막 스페이서(110)가 형성된다.
한편, 반도체 기판(101)의 표면에 형성된 산화막(도 1i의 109)이 제거되면서 반도체 기판(101)의 표면 높이가 낮아진다. 따라서, 상대적으로 채널 영역에 해당하는 게이트(108) 하부의 반도체 기판(101) 높이가 높아진다.
추가로 반도체 기판(101)을 식각하여 게이트(108) 하부의 반도체 기판(101) 높이를 상대적으로 보다 더 높일 수 있다. 이때, 반도체 기판(101)의 표면을 50Å 내지 200Å 정도 식각할 수 있다. 이는, 후속 공정으로 실리사이드층 형성 공정 시 실리사이드층이 게이트 산화막 하부로 수평(Lateral)하게 성장할 수 있도록 하기 위한 것이며, 이 경우 소오스와 드레인 간의 거리가 줄어들어 SBMOSFET의 동작 특성을 보다 더 향상시킬 수 있다.
반도체 기판(101)의 표면을 식각한 후에는, 큐링(Curing) 및 세정 공정을 실시한다. 세정 공정 대신에 ATC 처리를 실시할 수도 있다.
도 1k를 참조하면, 종래에는 소오스/드레인을 형성하기 위하여 이온주입을 실시하였으나, 본 발명에서는 이온주입 공정을 실시하지 않고 바로 자기 정렬식 실리사이드(Self Aligned Silicide) 공정을 실시하여 게이트(108) 상부와 반도체 기판(101)의 활성 영역 상에 실리사이드층(111)을 형성한다.
이때, 실리사이드층(111)을 형성하기 위한 금속 물질로 Ir, Pt2, Er 등을 사용할 수 있으며, SBMOSFET의 타입에 따라 결정된다. 즉, 각 실리사이드의 일함수는 N/P 타입의 실리콘의 성질의 띠게 되므로 원하는 타입의 소자 형성이 가능하다.
이로써, SBMOSFET가 제조된다.
도 1l을 참조하면, 전체 구조 상에 층간 절연막(112)을 형성하고, 콘택홀(112a)을 형성한 후, 콘택홀(112a) 내부에 콘택 플러그(113)를 형성한다.
상술한 바와 같이, 본 발명은 노광 장비로 정의 가능한 최소 폭으로 절연막에 개구부(또는, 트렌치)를 형성하고 개구부의 측벽에 절연막 스페이서를 형성한 후, 절연막 스페이서에 의해 폭이 좁아진 개구부를 전도성 물질로 매립하는 방식으로 게이트를 형성하고, 고온 열공정과 스오스/드레인을 형성하기 위한 이온주입 공정이 필요없는 SBMOSFET(Schottky Barrier Metal Oxide Silicon Field Effect Transistor)의 구조로 트랜지스터를 제고함으로써, 노광 장비로 정의 가능한 최소 폭보다 더 좁은 폭의 패턴을 안정적으로 형성하고 소오스/드레인을 형성하기 위한 열공정이나 이온주입 공정을 생략할 수 있어 공정의 재현성을 확보하면서 소자의 집적도를 높일 수 있다.
도 1a 내지 도 1l은 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 소자 분리막
103 : 제1 이온주입 마스크 104 : 제1 절연막
105 : 제2 절연막 105a : 개구부
106 : 희생 절연막 스페이서 107 : 게이트 절연막
108 : 게이트 109 : 산화막
110 : 절연막 스페이서 1113 : 실리사이드층
112 : 층간 절연막 112a : 콘택홀
113 : 콘택 플러그
Claims (6)
- 소자 분리막이 형성된 반도체 기판 상에 절연막을 순차적으로 형성하는 단계;상기 절연막에 개구부를 최소폭으로 형성하는 단계;상기 개구부의 측벽에 희생 절연막 스페이서를 형성하는 단계;상기 개구부를 통해 노출된 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 개구부에 게이트를 형성하는 단계;상기 절연막 및 상기 희생 절연막 스페이서를 순차적으로 제거하는 단계;산화 공정으로 상기 게이트의 표면을 산화시킨 후 전면 식각 공정을 실시하여 상기 게이트의 측벽에 절연막 스페이서를 형성하는 단계;상기 게이트 상부와, 상기 게이트 가장자리의 상기 반도체 기판 상에 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 개구부를 형성하는 과정에서 상기 반도체 기판에 식각 손상이 발생되는 것을 방지하기 위하여 상기 반도체 기판과 상기 절연막의 사이에 식각 정지 절연막이 더 형성되는 반도체 소자의 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 식각 정지 절연막이 SiON막인 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 희생 절연막 스페이서로 상기 개구부의 폭을 조절하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 산화 공정으로 상기 게이트의 표면을 100Å 내지 300Å 정도 산화시키는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 절연막 스페이서를 형성한 후, 상기 게이트 하부의 상기 반도체 기판 높이를 상대적으로 높이기 위하여 상기 반도체 기판의 표면을 식각하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
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