KR20050064322A - 플라즈마를 이용한 게이트 전극의 스페이서 형성 방법 - Google Patents
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- 125000006850 spacer group Chemical group 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000012495 reaction gas Substances 0.000 claims abstract description 10
- -1 spacer nitride Chemical class 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims description 19
- 230000005672 electromagnetic field Effects 0.000 claims description 5
- 239000010408 film Substances 0.000 description 18
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 238000009616 inductively coupled plasma Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000007789 gas Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
플라즈마를 이용한 게이트 전극의 스페이서 형성 방법이 개시된다. 게이트 패턴을 갖고, 버퍼 산화막, 스페이서 질화막 및 스페이서 산화막이 순차적으로 형성된 기판을 챔버 내의 플레이트에 놓은 후, 챔버로 반응 가스를 제공하고, RF 파워를 제공하여 상기 반응 가스를 플라즈마 상태로 여기시킨다. 이때, 상기 RF 파워를 적어도 2군데에서 제공받아 상기 반응 가스를 플라즈마 상태로 여기시킬 때 전자기장을 형성한다. 그리고, 상기 플라즈마를 사용하여 상기 기판이 노출될 때까지 스페이서 산화막, 스페이서 질화막 및 버퍼 산화막을 순차적으로 식각하여 상기 게이트 패턴의 양측벽에 스페이서를 형성한다.
Description
본 발명은 플라즈마를 이용한 게이트 전극의 스페이서 형성 방법에 관한 것으로서, 보다 상세하게는 유도 결합 플라즈마(inductive coupled plasma : ICP)를 이용한 식각의 실시를 통하여 게이트 전극의 스페이서를 형성하기 위한 방법에 관한 것이다.
최근 급속도로 발전하고 있는 반도체 산업은 플라즈마를 이용한 증착 및 식각 등의 반도체 제조 기술이 개발, 활용됨에 따라 그 발전 속도가 더욱 가속화되고 있다. 특히, 최근에는 반도체 디바이스의 고집적화로 인해 디바이스의 미세화 및 대면적화가 요구됨에 따라 이러한 플라즈마를 이용한 반도체 제조 공정은 더욱 중요한 역할을 차지하고 있다.
상기 플라즈마를 생성하기 위한 방법으로는, 일반적으로, 용량 결합 방식(capacitively coupled plasma : CCP) 또는 유도 결합 방식 등이 있다. 이중에서, 상기 유도 결합 방식의 플라즈마를 발생하는 방법은 상대적으로 낮은 동작 압력을 가지고, 장치적 구조에 제약이 작으며 높은 밀도의 플라즈마 생성이 가능한 장점을 가지고 있어 기존의 용량 결합 방식을 대체하고 있다.
상기 유도 결합 방식의 플라즈마의 발생에서는 RF 파워 및 안테나를 사용한다. 즉, 반응 가스를 플라즈마 상태로 여기시키기 위하여 상기 RF 파워 및 안테나를 사용하는 것이다.
상기 RF 파워 및 안테나를 사용한 유도 결합 방식의 플라즈마를 발생시키는 장치 및 방법에 대한 예들은 미합중국 특허 5,580,385호(isuued to Paranjpe et al) 및 미합중국 특허 6,203,620호(isuued to Moslehi) 등에 개시되어 있다.
그러나, 상기 유도 결합 방식의 플라즈마를 사용한 게이트 전극의 스페이서를 형성하기 위한 식각에서는 기판에 손상을 끼치는 상황이 빈번하게 발생한다. 이는, 상기 스페이서를 형성하기 위한 식각이 높은 파워를 갖는 이온 또는 전자 등과 같은 입자로 이루어지기 때문이다.
이와 같이, 종래의 유도 결합 방식의 플라즈마를 사용한 게이트 전극의 스페이서를 형성하기 위한 식각에서는 기판에 손상을 끼치기 때문에 그 신뢰도가 저하되는 문제점을 갖는다.
본 발명의 목적은, 높은 밀도를 유지한 상태에서도 낮은 에너지를 갖도록 조정된 플라즈마를 사용하여 게이트 전극의 스페이서를 형성하기 위한 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 게이트 전극의 스페이서 형성 방법은,
게이트 패턴을 갖고, 버퍼 산화막, 스페이서 질화막 및 스페이서 산화막이 순차적으로 형성된 기판을 챔버 내의 플레이트에 놓는 단계;
상기 챔버로 반응 가스를 제공하는 단계;
RF 파워를 제공하여 상기 반응 가스를 플라즈마 상태로 여기시키는 단계;
상기 RF 파워를 적어도 2군데에서 제공받아 상기 반응 가스를 플라즈마 상태로 여기시킬 때 전자기장을 형성하는 단계; 및
상기 플라즈마를 사용하여 상기 기판이 노출될 때까지 스페이서 산화막, 스페이서 질화막 및 버퍼 산화막을 순차적으로 식각하여 상기 게이트 패턴의 양측벽에 스페이서를 형성하는 단계를 포함한다.
본 발명에서, 플라즈마를 형성하기 위한 RF 파워는 안테나의 적어도 2군데에 제공할 수 있도록 연결된다. 이때, 상기 RF 파워는 대칭적 위치로 제공할 수 있도록 연결된다. 즉, 서로 마주하는 위치에 상기 RF 파워가 제공되도록 하는 것이다.
상기 대칭적 위치를 점대칭의 경우를 들어서 설명하면, 연결 부위가 2군데일 경우에는 180°의 선상 각각에 RF 파워가 제공되도록 연결되고, 4군데일 경우에는, 도 1에 도시된 바와 같이, 90°의 선상 각각에 RF 파워가 제공되도록 연결된다. 여기서, 상기 연결 부위는 2군데 이상으로서 서로 대칭적 위치에 RF 파워가 제공될 경우에는 제한되지 않는다.
그러므로, 적어도 2군데에 RF 파워가 제공되도록 안테나가 RF 파워부와 연결됨으로서 전자기장의 리버스로 인하여 고밀도의 플라즈마를 유지한 상태에서 전자 또는 이온 등과 같은 입자의 에너지가 감소한다. 따라서, 낮은 압력에서도 높은 식각 속도를 확보할 수 있다.
때문에, 상기 스페이서를 형성하기 위한 식각에서 기판에 가해지는 손상을 충분하게 감소시킬 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해서 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 플라즈마를 이용한 게이트 전극의 스페이서를 형성하는 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(10)에 게이트 패턴(12)을 형성한다. 먼저, 기판(10) 상에 게이트 산화막, 게이트 폴리 실리콘막 및 하드 마스크막을 순차적으로 형성한다. 이어서, 통상의 사진 식각 공정을 상기 하드 마스크막, 게이트 폴리 실리콘막 및 게이트 산화막을 패터닝한다. 이에 따라, 상기 기판(10) 상에는 게이트 산화막 패턴(12a), 게이트 폴리 실리콘막 패턴(12b) 및 하드 마스크막 패턴(12c)으로 이루어지는 게이트 패턴(12)이 형성된다.
이어서, 상기 게이트 패턴(12)을 갖는 기판(10) 상에 버퍼 산화막(14), 스페이서 질화막(15) 및 스페이서 산화막(16)을 순차적으로 형성한다.
이와 같이, 상기 게이트 패턴(12)을 갖고, 스페이서를 형성하기 위한 박막들(14, 15, 16)이 형성된 기판(10)을 식각을 위한 챔버의 플레이트에 올려 놓는다.
도 2b를 참조하면, 상기 챔버 내에 식각 가스를 제공한다. 그리고, 안테나에 RF 파워를 인가함으로서 전자기장을 형성한다. 이에 따라, 상기 식각 가스는 플라즈마 상태로 여기된다. 그리고, 여기된 플라즈마는 높은 밀도를 갖는다. 이는, 상기 안테나에 RF 파워가 다수 곳에 인가되기 때문이다. 그리고, 상기 높은 밀도를 유지한 상태에서 스페이서 산화막(16), 스페이서 질화막(15) 및 버퍼 산화막(14)의 식각을 실시한다. 이때, 상기 식각에 이용되는 입자는 낮은 에너지를 갖고, 높은 식각 속도를 갖는다. 따라서, 상기 기판(10)의 표면이 노출될 때가지 진행되는 식각을 수행하여도 상기 기판(10)에는 손상이 거의 가해지지 않는다.
이와 같이, 높은 밀도를 유지하고, 낮은 에너지를 갖고, 높은 식각 속도로 상기 식각을 수행함으로서 상기 게이트 패턴(12)의 양측벽에 스페이서(140)가 형성된다. 따라서, 상기 기판(10)에는 게이트 패턴(12) 및 스페이서(140)를 포함하는 게이트 전극이 형성된다.
본 발명에 의하면, 안테나에 인가되는 RF 파워를 변경함으로서 높은 밀도, 낮은 에너지 및 높은 식각 속도를 갖는 플라즈마를 얻을 수 있다. 그리고, 상기 플라즈마를 스페이서를 형성하기 위한 식각에 이용함으로서 기판에 가해지는 손상을 줄일 수 있다. 때문에, 본 발명은 반도체 장치의 제조에 따른 신뢰도가 향상되는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 게이트 전극의 스페이서를 형성하기 위한 플라즈마 처리 장치에서 안테나에 연결되는 RF 파워를 나타내는 개략적인 구성도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 플라즈마를 이용한 게이트 전극의 스페이서를 형성하는 방법을 설명하기 위한 단면도들이다.
Claims (2)
- 게이트 패턴을 갖고, 버퍼 산화막, 스페이서 질화막 및 스페이서 산화막이 순차적으로 형성된 기판을 챔버 내의 플레이트에 놓는 단계;상기 챔버로 반응 가스를 제공하는 단계;RF 파워를 제공하여 상기 반응 가스를 플라즈마 상태로 여기시키는 단계;상기 RF 파워를 적어도 2군데에서 제공받아 상기 반응 가스를 플라즈마 상태로 여기시킬 때 전자기장을 형성하는 단계; 및상기 플라즈마를 사용하여 상기 기판이 노출될 때까지 스페이서 산화막, 스페이서 질화막 및 버퍼 산화막을 순차적으로 식각하여 상기 게이트 패턴의 양측벽에 스페이서를 형성하는 단계를 포함하는 플라즈마를 이용한 게이트 전극의 스페이서 형성 방법.
- 제1항에 있어서, 상기 전자기장을 형성할 때 제공되는 RF 파워는 대칭적 위치에 제공되는 것을 특징으로 하는 플라즈마를 이용한 게이트 전극의 스페이서 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030095680A KR20050064322A (ko) | 2003-12-23 | 2003-12-23 | 플라즈마를 이용한 게이트 전극의 스페이서 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030095680A KR20050064322A (ko) | 2003-12-23 | 2003-12-23 | 플라즈마를 이용한 게이트 전극의 스페이서 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050064322A true KR20050064322A (ko) | 2005-06-29 |
Family
ID=37255934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030095680A KR20050064322A (ko) | 2003-12-23 | 2003-12-23 | 플라즈마를 이용한 게이트 전극의 스페이서 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050064322A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116453941A (zh) * | 2023-06-16 | 2023-07-18 | 粤芯半导体技术股份有限公司 | 一种栅极结构及制作方法 |
-
2003
- 2003-12-23 KR KR1020030095680A patent/KR20050064322A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116453941A (zh) * | 2023-06-16 | 2023-07-18 | 粤芯半导体技术股份有限公司 | 一种栅极结构及制作方法 |
| CN116453941B (zh) * | 2023-06-16 | 2023-08-22 | 粤芯半导体技术股份有限公司 | 一种栅极结构及制作方法 |
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