KR20050063205A - 비트라인 프리차지 구동 회로 - Google Patents
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Abstract
본 발명은 비트라인 프리차지 구동 회로에 관한 것으로써, 특히, 저 전원전압에서 비트라인 프리차지 전압의 구동시 불감 영역을 줄이고 동작 특성을 개선할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 기준전압과 비트라인 프리차지 전압의 차동 증폭 결과에 따라 전원전압을 선택적으로 공급하여 저 전원전압에서 비트라인 프리차지 전압의 구동시 불감 영역을 줄이고 동작 특성을 개선할 수 있도록 한다.
Description
본 발명은 비트라인 프리차지 구동 회로에 관한 것으로써, 특히, 저 전원전압 영역에서 비트라인 프리차지 전압의 구동시 불감 영역을 줄이고 동작 특성을 개선할 수 있도록 하는 기술이다.
일반적으로 디램의 입력 전원전압 레벨이 낮아짐에 따라 저전원 동작을 요구하는 비트라인 프리차지 구동 회로의 전압도 낮아지게 되었다. 종래의 비트라인 프리차지 구동 회로는 2.5V 이상의 고 전원전압 VDD을 사용하는 제품에 적용되어 전류 미러(Current mirror)의 피드백 루프를 사용하여 비트라인 프리차지 전압 VBLP을 생성한다.
도 1은 2.5V 이상의 고 전원전압 VDD을 사용하는 종래의 비트라인 프리차지 구동 회로에 관한 회로도이다.
종래의 비트라인 프리차지 구동 회로는 바이어스 전압 BIAS에 따라 전원전압을 공급하는 PMOS트랜지스터 P1,P2와, PMOS트랜지스터 P1,P2를 통해 공급되는 전압을 전류 미러에 공급하기 위한 NMOS트랜지스터 N1,N2를 구비한다.
그리고, PMOS트랜지스터 P3~P5, NMOS트랜지스터 N5,N6으로 구성된 전류 미러는 출력 구동 소자인 PMOS트랜지스터 P8의 게이트 전압을 제어한다. 또한, PMOS트랜지스터 P6,P7, NMOS트랜지스터 N3,N4,N7,N8로 구성된 전류 미러는 출력 구동 소자인 NMOS트랜지스터 N9의 게이트 전압을 제어한다.
PMOS트랜지스터 P8와 NMOS트랜지스터 N9의 공통 드레인 단자는 비트라인 프리차지 전압 VBLP의 출력 노드와 연결된다.
이러한 구성을 갖는 종래의 비트라인 프리차지 구동 회로의 동작 과정을 설명하면 다음과 같다.
먼저, 비트라인 프리차지 전압 VBLP이 목표값 보다 높을 경우 노드 ND1과 노드 ND2가 일정 전압 레벨을 유지한 상태에서 노드 ND4의 전압 레벨이 높아지게 된다. 이에 따라, NMOS트랜지스터 N9의 구동전압이 PMOS트랜지스터 P8의 구동전압보다 높아지게 된다. 따라서, 비트라인 프리차지 전압 VBLP이 낮아지게 된다.
반면에, 비트라인 프리차지 전압 VBLP이 목표값 보다 낮을 경우 노드 ND1과 노드 ND2가 일정 전압 레벨을 유지한 상태에서 노드 ND3의 전압 레벨이 낮아지게 된다. 이에 따라, PMOS트랜지스터 P8의 전압 구동 능력이 상승되어 비트라인 프리차지 전압 VBLP이 높아지게 된다.
이러한 종래의 비트라인 프리차지 구동 회로는 비트라인 프리차지 전압 VBLP이 목표값을 벗어날 경우 비트라인 프리차지 전압 VBLP의 전압 레벨을 원하는 목표값으로 높이거나 낮추도록 한다. 이를 위해, 전류의 구동을 제어하는 출력 구동부를 제어하기 위한 일정 레벨 이상이 전압이 필요하게 된다.
그런데, 종래의 구동 회로는 도 2에 도시된 바와 같이 입력 전압이 저전압(예를 들어, 1.8V 이하)일 경우 비트라인 프리차지 전압 VBLP을 검출할 수 없는 불감영역(Dead zone)이 존재하게 된다. 특히, 불감 영역은 2.5V 이상의 높은 전원전압을 사용하는 디램보다 1.8V 이하의 낮은 전원전압을 사용하는 디램에서 상대적으로 크게 나타난다.
즉, 도 1의 구성에서 불감 영역은 노드 ND3,ND4의 전압 레벨이 얼마나 빨리 변하느냐의 여부에 따라 결정된다. PMOS트랜지스터 P3~P5, NMOS트랜지스터 N5,N6으로 구성된 전류 미러와, PMOS트랜지스터 P6,P7, NMOS트랜지스터 N3,N4,N7,N8로 구성된 전류 미러의 바이어싱 전압 레벨에 의해 노드 ND1,ND2의 전압 레벨이 결정된다. 그리고, 노드 ND1,ND2의 전압 레벨에 따라 노드 ND3,ND4의 전압 레벨을 생성하기 위한 NMOS트랜지스터 N6, PMOS트랜지스터 P7의 바이어싱 전압이 결정된다.
이에 따라, 입력 전원전압이 저 전원전압일 경우 상술된 전류 미러의 동작을 제어하기 위한 전압이 최소 레벨로 감소된다. 따라서, 상술된 불감 영역의 존재로 인하여 비트라인 프리차지 전압 VBLP을 안정적으로 생성하기 위한 동작 구간이 감소하고, 전류 구동 능력이 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 기준전압과 비트라인 프리차지 전압의 차동 증폭에 따라 전원전압을 선택적으로 공급하여 저 전원전압에서 비트라인 프리차지 전압의 구동시 불감 영역을 줄이고 동작 특성을 개선할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 비트라인 프리차지 구동 회로는, 기준전압과 비트라인 프리차지 전압의 레벨을 비교 및 증폭하는 차동증폭부; 바이어스 전압 레벨에 따라 차동증폭부에 접지전압을 공급하는 스위칭부; 차동증폭부의 출력전압 레벨에 따라 비트라인 프리차지 전압의 출력노드를 전원전압 레벨로 선택적으로 풀업시키는 풀업부; 및 바이어스 전압 레벨에 따라 비트라인 프리차지 전압의 출력노드에 접지전압을 공급하는 풀다운부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 비트라인 프리차지 구동 회로에 관한 회로도이다.
본 발명은 차동증폭부(10), 스위칭부(20), 풀업부(30) 및 풀다운부(40)를 구비한다.
차동증폭부(10)는 PMOS트랜지스터 P9,P10, NMOS트랜지스터 N10,N11을 구비한다. PMOS트랜지스터 P9,P10은 게이트 단자가 공통 연결되고 공통 소스 단자를 통해 전원전압이 인가된다. 그리고, NMOS트랜지스터 N10는 노드 ND5과 스위칭부(20) 사이에 연결되어 게이트 단자를 통해 비트라인 프리차지 전압 VBLP이 인가된다. 또한, NMOS트랜지스터 N11는 노드 ND6과 스위칭부(20) 사이에 연결되어 게이트 단자를 통해 기준전압 REF이 인가된다.
스위칭부(20)는 차동증폭부(10)와 접지전압단 사이에 연결되어 게이트 단자를 통해 바이어스 전압 BIAS이 인가되는 NMOS트랜지스터 N12를 구비한다.
풀업부(30)는 전원전압단과 비트라인 프리차지 전압 VBLP의 출력단에 연결되어 게이트 단자가 노드 ND6과 연결되는 PMOS트랜지스터 P11을 구비한다.
풀다운부(40)는 비트라인 프리차지 전압 VBLP 출력단과 접지전압단 사이에 연결되어 게이트 단자를 통해 바이어스 전압 BIAS이 인가되는 NMOS트랜지스터 N13를 구비한다.
이러한 구성을 갖는 본 발명의 비트라인 프리차지 구동 회로에 관한 동작 과정을 설명하면 다음과 같다.
차동증폭 회로로 구성된 차동증폭부(10)는 기준전압 REF과 비트라인 프리차지 전압 VBLP의 레벨을 비교한다. 그리고, 차동증폭부(10)의 비교 결과값에 따라 노드 ND6의 전압 레벨이 결정된다. 또한, 노드 ND6의 전압 레벨에 따라 풀업부(30)를 구동하여 비트라인 프리차지 전압 VBLP의 전압 레벨을 최종적으로 결정하게 된다.
여기서, 스위칭부(20)는 비트라인 프리차지 구동 회로의 동작시 바이어스 전압 BIAS 전압이 인가되어 차동증폭부(10)에 항상 일정한 접지전압을 공급한다.
먼저, 비트라인 프리차지 전압 VBLP의 전압 레벨이 목표값 보다 높을 경우 NMOS트랜지스터 N10의 게이트 전압 레벨이 높아지게 된다. 이에 따라, 노드 ND5의 전압 레벨이 낮아진다. 노드 ND5의 전압 레벨이 낮아지면 PMOS트랜지스터 P10가 턴온되어 노드 ND6의 전압 레벨이 상승된다.
이후에, 노드 ND6의 전압 레벨이 상승되면 PMOS트랜지스터 P11의 구동 능력이 작아지게 된다. 이에 따라, 비트라인 프리차지 전압 VBLP이 낮아지게 된다.
반면에, 비트라인 프리차지 전압 VBLP의 전압 레벨이 목표값 보다 낮을 경우 NMOS트랜지스터 N10의 게이트 전압 레벨이 낮아지게 된다. 이에 따라, 노드 ND5의 전압 레벨이 높아진다. 노드 ND5의 전압 레벨이 상승하면 PMOS트랜지스터 P10가 턴오프되어 노드 ND6의 전압 레벨이 낮아지게 된다.
이후에, 노드 ND6의 전압 레벨이 낮아지면 PMOS트랜지스터 P11의 구동 능력이 커지게 된다. PMOS트랜지스터 P11의 턴온에 따라 전원전압이 공급되어 비트라인 프리차지 전압 VBLP이 높아지게 된다.
이때, NMOS트랜지스터 N13는 게이트 단자를 통해 포화(Saturation) 레벨을 갖는 바이어스 전압 BIAS이 인가되어 항상 일정한 접지전압을 비트라인 프리차지 전압 VBLP의 출력노드에 공급한다.
도 4는 본 발명에 따른 비트라인 프리차지 구동 회로에서 불감 영역이 존재하지 않음을 나타내는 그래프이다.
본 발명은 도 4의 그래프에 도시된 바와 같이 입력 전압이 저전압일 경우에 구동전류 i(VBLP)가 감소하여도 비트라인 프리차지 전압 VBLP이 목표레벨에 도달할때 까지 불감영역이 존재하지 않게 된다.
이상에서 설명한 바와 같이, 본 발명은 기준전압과 비트라인 프리차지 전압의 차동 증폭에 따라 전원전압을 선택적으로 공급하여 저 전원전압에서 비트라인 프리차지 전압의 구동시 불감 영역을 줄이고 동작 특성을 개선할 수 있도록 한다.
도 1은 종래의 비트라인 프리차지 구동 회로에 관한 회로도.
도 2는 종래의 비트라인 프리차지 구동 회로에서 불감 영역을 설명하기 위한 그래프.
도 3은 본 발명에 따른 비트라인 프리차지 구동 회로에 관한 회로도.
도 4는 본 발명의 비트라인 프리차지 구동 회로에서 불감 영역이 존재하지 않음을 설명하기 위한 그래프.
Claims (5)
- 기준전압과 비트라인 프리차지 전압의 레벨을 비교 및 증폭하는 차동증폭부;바이어스 전압 레벨에 따라 상기 차동증폭부에 접지전압을 공급하는 스위칭부;상기 차동증폭부의 출력전압 레벨에 따라 상기 비트라인 프리차지 전압의 출력노드를 전원전압 레벨로 선택적으로 풀업시키는 풀업부; 및상기 바이어스 전압 레벨에 따라 상기 비트라인 프리차지 전압의 출력노드에 접지전압을 공급하는 풀다운부를 구비함을 특징으로 하는 비트라인 프리차지 구동 회로.
- 제 1항에 있어서, 상기 차동증폭부는게이트 단자가 공통 연결되고 공통 소스 단자를 통해 전원전압이 인가되는 제 1POMS트랜지스터, 제 2PMOS트랜지스터;상기 제 1PMOS트랜지스터와 상기 스위칭부 사이에 연결되어 게이트 단자를 통해 상기 비트라인 프리차지 전압이 인가되는 제 1NMOS트랜지스터; 및상기 제 2PMOS트랜지스터와 상기 스위칭부 사이에 연결되어 게이트 단자를 통해 상기 기준전압이 인가되는 제 2NMOS트랜지스터를 구비함을 특징으로 하는 비트라인 프리차지 구동 회로.
- 제 1항에 있어서, 상기 스위칭부는상기 차동증폭부와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 바이어스 전압이 인가되는 제 3NMOS트랜지스터를 구비함을 특징으로 하는 비트라인 프리차지 구동 회로.
- 제 1항에 있어서, 상기 풀업부는전원전압단과 상기 비트라인 프리차지 전압의 출력노드 사이에 연결되어 게이트 단자가 상기 차동증폭부의 출력노드와 연결된 제 3PMOS트랜지스터를 구비함을 특징으로 하는 비트라인 프리차지 구동 회로.
- 제 1항에 있어서, 상기 풀다운부는상기 비트라인 프리차지 전압의 출력노드와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 바이어스 전압이 인가되는 제 4NMOS트랜지스터를 구비함을 특징으로 하는 비트라인 프리차지 구동 회로.
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