KR20050059778A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은 셀영역 및 주변영역을 갖는 반도에 기판 상에 상기 영역들 각각에 게이트를 형성하는 단계와, 상기 기판 내에 중이온을 이온주입하는 단계와, 상기 게이트 및 기판 상에 버퍼산화막을 형성하는 단계와, 상기 버퍼 산화막 상에 스페이서용 질화막을 형성하는 단계와, 상기 스페이서용 질화막 상에 스페이서용 산화막을 형성하는 단계와, 상기 기판 셀영역이 노출되도록 기판 주변영역을 마스킹하는 단계와, 상기 기판 셀영역의 스페이서용 산화막을 습식 식각하는 단계와, 상기 기판 결과물 상에 남아있는 잔여물을 제거하기 위해 세정 공정을 진행하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 세정 공정을 진행하는 단계는 NH40H:H202:H2
O=1:2:50의 비율을 가지는 SC-1 세정 용액을 사용하여 40∼80℃ 온도에서 수행하는 것을 특징으로 한다. 본 발명에 따르면, 실리콘 기판 내의 보이드 발생을 방지하기 위해 스페이서용 산화막에 습식 식각 공정을 진행한 후에 오가닉 및 파티클 제거의 목적으로 SC-1 세정 용액의 농도와 온도를 조절하여 세정 공정을 진행함으로써 실리콘 기판이 침식되는 것을 방지하여 반도체 소자의 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 실리콘 기판 세정 공정에서 SC-1 세정 용액의 온도와 농도를 조절하여 사용함으로써 실리콘 기판에 발생하는 침식을 억제하여 보이드 발생을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근 반도체 소자의 미세화에 따라 워드 라인(Word Line) 형성 공정에 있어서 게이트를 형성한 후에 CVD 공정에 따라 버퍼 산화막(Buffer Oxide)을 형성하고, 스페이서용 질화막을 증착하는 구조를 이용하고 있다. 이는 소자의 미세화에 따라 게이트간의 스페이스(Space)가 좁아짐에도 불구하고 스페이서 박막은 우수한 스텝- 커버리지(Step-Coverage) 특성을 갖고 얇게 증착되어야 하며, 또한, 얇은 박막으로도 게이트간 절연 특성을 만족시켜야 하는데, 상기 질화막이 산화막에 비해 스텝-커버리와 절연 특성이 우수하기 때문이다.
이렇게 형성된 스페이서용 질화막은 후속공정인 도펀트 이온주입 공정시에 배리어(Barrier)로 사용되어 접합(Junction) 및 트랜지스터의 특성을 개선시키고 있으며, 후속 식각 공정에서 식각 배리어로 게이트와 비트 라인간의 SAC 페일 및 게이트와 패캐시터 간의 SAC 페일 등을 방지하고 있어 반도체 소자의 신뢰성 및 제조수율을 향상시키고 있다.
또한, 게이트 형성을 위한 이온주입 공정을 진행하는 경우, NMOS 트랜지스터형성시 불순물 이온 Ar 또는 P를 주로 사용하고 있으며, 최근에는 표면 채널(Surface Channel)의 특성 개선을 위해 하이 도우즈 임플란트(High Dose Implant)를 실시하고 있다. 그러나, 불순물 이온들이 실리콘 기판 표면 영역에 존재할 경우, 일반적으로 세정 공정에 사용되는 SC-1 세정 용액의 온도 및 용액의 조성비에 따라 실리콘 기판에 침식(Attack)을 유발시킬 수 있는 통로를 제공할 수 있다.
즉, SC-1 세정시 임플란트 또는 플라즈마 데미지를 받지 않은 기판인 경우에는 정상적으로 파티클(Particle) 제거 역할을 수행하지만, 고 에너지를 가지는 불순물 이온을 사용하여 임플란트 공정을 실시하는 경우에 실리콘 기판은 심한 손상을 입게되며, 손상된 기판의 표면 및 불순물 이온에 의한 격자(Lattice) 결함은 SC-1 세정액의 NH4OH에 의해 침식을 받게된다.
따라서, 도 1에 도시된 바와 같이, 결국 실리콘 기판의 침식은 깊은 곳의 채널 영역까지 연결되어 최대 1㎛ 이상의 깊이로 거대한 보이드(Void)가 발생하게 된다. 이러한 보이드는 워드라인 형성후 셀 영역의 스페이서 산화막 제거 과정에서 실제로 발생되고 있다. 즉, 보이드 발생은 셀 영역의 산화막을 제거하기 위해 식각속도가 빠른 9:1~20:1 BOE를 사용하게 되는데, 이때 실리콘 기판에 국부적인 노출이 발생한다. 그리고, 후속 공정인 셀 주변 영역의 포토 레지스트를 제거한 후에 오가닉(Organic) 및 파티클(Particle) 제거 목적으로 세정을 실시하게 되는데, 이때 SC-1에 포함되어 있는 NH4OH에 의해 식각이 유발됨에 따라 발생된다.
상기와 같이, 실리콘 기판 내에 보이드가 발생하게 되면, 후속 공정인 랜딩플러그 콘택시 노출됨에 플러그용 폴리실리콘이 상기 보이드 내에 층작되며, 게이트와 접한, 웰, 비트라인 간의 전기적 쇼트(Short)가 유발됨으로써 반도체 소자에서 치명적인 접합 누설 전류(Junction Leakage Current)가 증가하게 되어 결국 Row+Colum 페일이 유발되는 등 반도체 소자의 특성이 열화되어 수율 또한 저하된다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 실리콘 기판 세정 공정에서 SC-1 세정 용액의 온도와 농도를 조절하여 사용함으로써 실리콘 기판에 발생하는 침식을 억제하여 보이드 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 셀영역 및 주변영역을 갖는 반도에 기판 상에 상기 영역들 각각에 게이트를 형성하는 단계와, 상기 기판 내에 중이온을 이온주입하는 단계와, 상기 게이트 및 기판 상에 버퍼산화막을 형성하는 단계와, 상기 버퍼 산화막 상에 스페이서용 질화막을 형성하는 단계와, 상기 스페이서용 질화막 상에 스페이서용 산화막을 형성하는 단계와, 상기 기판 셀영역이 노출되도록 기판 주변영역을 마스킹하는 단계와, 상기 기판 셀영역의 스페이서용 산화막을 습식 식각하는 단계와, 상기 기판 결과물 상에 남아있는 잔여물을 제거하기 위해 세정 공정을 진행하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 세정 공정을 진행하는 단계는 NH40H:H202:H2O=1:2:50의 비율을 가지는 SC-1 세정 용액을 사용하여 40∼80℃ 온도에서 수행하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역 및 주변영역을 갖는 실리콘 기판(21) 상에 게이트 산화막(23)과 게이트 도전막(25) 및 하드마스크 질화막(27)을 차례로 형성한다. 여기에서, 게이트 도전막(25)은 폴리리콘막과 텅스텐 또는 텅스텐실리사이드의 적층막으로 이루어진다.
그 다음, 상기 하드마스크 질화막(27)과 게이트 도전막(25) 및 게이트 산화막(23)을 식각하여 상기 기판(21)의 셀영역 및 주변영역 각각에 게이트들(29)을 형성하고, 상기 기판(21) 내에 중이온을 이온주입 한다. 계속해서, 식각 데미지를 회복시키기 위해 게이트 재산화(Gate Re-Oxidation) 공정을 진행한 후에 상기 게이트(29) 및 실리콘 기판(21) 상에 CVD 공정에 따라 버퍼 산화막을(31)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 상기 버퍼 산화막(31) 상에 스페이서용 질화막(33)를 형성하고, 상기 스페이서용 질화막(33) 상에 스페이서용 산화막(35)을 형성한다.
그 다음, 도 2c에 도시된 바와 같이, 상기 기판(21) 셀영역이 노출되도록 기판 주변영역을 마스킹하고, 상기 기판(21) 셀영역의 스페이서용 산화막(35)을 습식 식각(Wet Dip)한다. 이어서, 상기 기판(21) 결과물 상에 남아있는 잔여물을 제거하기 위해 세정 공정을 진행한다. 여기에서, 세정 공정은 NH40H:H202:H2
O=1:2:50의 비율을 가지는 SC-1 세정 용액을 사용하여 40~80℃ 온도에서 수행한다.
그리고, SC-1 세정 용액의 조성분율은 NH40H의 농도 또는 온도조절을 통해 가능하나, 오가닉(Organic) 또는 파티클(Particle)의 조절측면에서는 상기 제시한 조건 이외에는 효율적이지 못하므로 제한적 사용이 필요하다.
이어서, 도시하지 않았으나, 층간절연막 형성과 랜딩플러그 콘택 및 랜딩플러그 폴리 공정을 포함하는 공지의 후속 공정을 진행하여 본 발명에 따른 반도체 소자를 완성한다.
상기와 같이, 본 발명은 반도체 소자 제조 과정 중 고에너지 이온주입 및 산화막 에천트의 침투로 인해 실리콘 기판의 표면이 노출된 경우, 스페이서용 산화막에 습식 식각 공정을 진행한 후에 SC-1 세정 용액의 농도 및 온도를 조절하여 NH40H의 조성비율을 2%이하로 하고, 40∼80℃의 온도에서 세정 공정을 진행함으로써 실리콘 기판의 어택을 방지하여 이로 인해 실리콘 기판에서의 보이드 발생을 방지할 수 있으며, 이로 인해 소자의 특성을 개선시켜 수율을 향상시킬 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 고에너지 이온주입 및 산화막 에천트의 침투로 인해 실리콘 기판의 표면이 노출된 경우, 스페이서용 산화막에 습식 식각 공정을 진행한 후에 SC-1 세정 용액의 농도 및 온도를 조절하여 세정 공정을 진행함으로써 실리콘 기판의 어택을 방지하여 보이드 발생을 방지할 수 있으며, 이로 인해 반도체 소자의 특성을 향상시킬 수 있다.
도 1은 실리콘 기판의 침식으로 인해 보이드가 발생된 실리콘 기판을 보여주는 사진.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 23 : 게이트 절연막
25 : 게이트 도전막 27 : 하드마스크 질화막
29 : 게이트 31 : 버퍼 산화막
33 : 스페이서용 질화막 35 : 스페이서용 산화막
Claims (1)
- 셀영역 및 주변영역을 갖는 반도에 기판 상에 상기 영역들 각각에 게이트를 형성하는 단계와, 상기 기판 내에 중이온을 이온주입하는 단계와, 상기 게이트 및 기판 상에 버퍼산화막을 형성하는 단계와, 상기 버퍼 산화막 상에 스페이서용 질화막을 형성하는 단계와, 상기 스페이서용 질화막 상에 스페이서용 산화막을 형성하는 단계와, 상기 기판 셀영역이 노출되도록 기판 주변영역을 마스킹하는 단계와, 상기 기판 셀영역의 스페이서용 산화막을 습식 식각하는 단계와, 상기 기판 결과물 상에 남아있는 잔여물을 제거하기 위해 세정 공정을 진행하는 단계를 포함하는 반도체 소자의 제조방법에 있어서,상기 세정 공정을 진행하는 단계는 NH40H:H202:H2O=1:2:50의 비율을 가지는 SC-1 세정 용액을 사용하여 40∼80℃ 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|---|
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2003
- 2003-12-15 KR KR1020030091493A patent/KR20050059778A/ko not_active Application Discontinuation
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