KR20050058578A - 반도체 장치의 캐패시터 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims abstract description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 52
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 52
- 239000003990 capacitor Substances 0.000 claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 12
- 229910052796 boron Inorganic materials 0.000 claims description 12
- 229910052698 phosphorus Inorganic materials 0.000 claims description 12
- 239000011574 phosphorus Substances 0.000 claims description 12
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 8
- 239000000203 mixture Substances 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000243 solution Substances 0.000 claims description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 239000011259 mixed solution Substances 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 40
- 239000011229 interlayer Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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Abstract
실리콘게르마늄막을 이용한 반도체 장치의 캐패시터 제조 방법에 관한 것이다. 콘택 플러그들이 형성된 반도체 기판 상에 식각 저지막, 희생막을 차례로 형성하는 단계와 상기 희생막 및 식각 저지막을 패터닝하여 상기 콘택 플러그의 상부 및 그 둘레를 노출시키는 개구부를 형성하는 단계와 상기 개구부의 프로파일을 따라 균일한 두께를 가진 제1도전막을 형성하는 단계와 상기 제1도전막 상에 실리콘게르마늄막을 균일한 두께로 형성하는 단계와 상기 개구부가 매몰되도록 상기 실리콘 게르마늄막 상에 제2도전막을 형성하는 단계와 상기 제1 희생막의 표면이 노출될 때까지 상기 제2 도전막, 상기 실리콘게르마늄막 및 상기 제1 도전막을 연속적으로 평탄화하여 노드 분리시켜서 개구부 중심에 제2도전막의 원기둥과 제1도전막의 실린더 사이에 실리콘게르마늄막이 존재하는 스토리지 전극을 형성하는 단계와 상기 실리콘게르마늄막을 선택적으로 식각하여 상기 제1도전막 실린더와 제2도전막 원기둥의 마주보는 측벽들을 노출시키는 단계를 구비하는 것이 특징이다. 이로써, 실린더형 스토로지 전극의 표면적을 확장하여 캐패시턴스를 증가시킴으로 스토로지 전극의 높이 마진을 확보하고 캐패시터의 쓰러짐 불량(leaning defect)을 개선한다.
Description
본 발명은 반도체 장치의 캐패시터 제조방법에 관한 것이다. 보다 상세하게는 실리콘게르마늄막을 실린더형 스토로지 전극 형성 시에 이용한 반도체 장치의 캐패시터 제조 방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory) 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 캐패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 스토리지 전극(storage electrode), 유전막(dielectric layer) 및 플레이트 전극(plate electrode) 등으로 구성된다. 이와 같은 캐패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
현재, DRAM 장치의 집적도가 기가(giga)급 이상으로 증가함에 따라 단위 셀(cell) 당 허용 면적의 감소가 지속되면서 캐패시터의 캐패시턴스를 확보하기 위하여, 초기에는 캐패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스(box) 형상 또는 실린더(cylinder) 형상으로 형성하고 있다.
하지만, 현재와 같이 초미세 선폭 기술을 적용한 DRAM 장치에 있어서, 허용된 셀 면적 내에서 캐패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 캐패시터의 종횡비가 증가할 수밖에 없게 되며, 이로 인하여 캐패시터가 쓰러짐 불량(leaning defect)이 발생한다.
도 1은 종래의 실린더 형상을 갖는 캐패시터의 문제점을 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 종래의 실린더형 캐패시터는 반도체 기판(10) 상에 형성된 콘택 패드(30)와 콘택 플러그(50)를 통하여 전기적으로 접촉되는 실린더형 스토리지 전극(60)을 구비한다. 상기 캐패시터의 스토리지 전극(60)은 상기 반도체 기판(10) 상에 형성된 제1 층간 절연막(20)을 관통하여 제공되는 콘택 패드(30) 및 상기 제1 층간 절연막(20) 상에 형성된 제2 층간 절연막(40)을 관통하여 제공되는 콘택 플러그(25)를 통하여 전기적으로 연결된다.
그러나, 이와 같은 DRAM 장치의 셀 캐패시턴스를 증가시키기 위해서는 캐패시터(40)의 높이를 증가시켜야 한다. 지나치게 높아질 경우에, 점선으로 도시한 바와 같이 캐패시터가 쓰러짐 불량(leaning defect)이 발생하여 인접하는 캐패시터들이 브릿지(bridge)를 통하여 서로 연결되어 인접하는 캐패시터들 간에 2 비트 단락(bit fail)이 발생하게 된다.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여 새로운 캐패시터 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 콘택 플러그들이 형성된 반도체 기판 상에 식각 저지막, 희생막을 차례로 형성하는 단계와 상기 희생막 및 식각 저지막을 패터닝하여 상기 콘택 플러그의 상부 및 그 둘레를 노출시키는 개구부를 형성하는 단계와 상기 개구부의 프로파일을 따라 균일한 두께를 가진 제1도전막을 형성하는 단계와 상기 제1도전막 상에 실리콘게르마늄막을 균일한 두께로 형성하는 단계와 상기 개구부가 매몰되도록 상기 실리콘 게르마늄막 상에 제2도전막을 형성하는 단계와 상기 제1 희생막의 표면이 노출될 때까지 상기 제2 도전막, 상기 실리콘게르마늄막 및 상기 제1 도전막을 연속적으로 평탄화하여 노드 분리시켜서 개구부 중심에 제2도전막의 원기둥과 제1도전막의 실린더 사이에 실리콘게르마늄막이 존재하는 스토리지 전극을 형성하는 단계와 상기 실리콘게르마늄막을 선택적으로 식각하여 상기 제1도전막 실린더와 제2도전막 원기둥의 마주보는 측벽들을 노출시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법을 제공하는 것이다.
여기서, 상기 실리콘게르마늄막을 선택적으로 식각한 후에, 상기 희생막을 제거하여 상기 제1 도전막 실린더의 다른 측벽을 노출시키는 단계를 더 포함할 수 있다.
상기 제1 도전막은 인(P) 또는 보론(B)이 도프트된 비정질 실리콘막 또는 다결정 실리콘막을 사용할 수 있다.
여기서, 상기 인(P) 또는 보론(B)의 도프트 농도는 10e19 내지 5e21atoms/㎤ 정도를 사용할 수 있고, 형성되어 사용하는 두께는 200 내지 600Å 일 수 있다.
상기 제2 도전막은 인(P) 또는 보론(B)이 도프트된 비정질 실리콘막 또는 다결정 실리콘막을 사용할 수 있다.
상기 실리콘게르마늄막은 언도프트 실리콘게르마늄막 또는 인(P) 또는 보론(B)이 도프트된 실리콘게르마늄막을 사용할 수 있다.
그리고, 상기 실리콘게르마늄막의 조성비는 실리콘이 70% 내지 10%, 게르마늄이 30% 내지 90% 인 것을 사용할 수 있으며, 상기 게르마늄의 조성비가 높을수록 표면형상에 요철이 생기는 것이 특징이다. 형성되어 사용하는 상기 실리콘게르마늄막의 두께는 200 내지 700Å 일 수 있다.
상기 실리콘게르마늄막을 선택적으로 식각하는 식각용액은 초이온수 100% 부피 부 및 질산, 불산 및 초산의 혼합용액의 부피 부 20% 내지 50% 인 것이 특징이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 실린더(cylinder) 형 스토로지 전극 제조방법을 설명하는 공정 순서도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 형성된 제1 층간 절연막(110)을 관통하여 콘택 패드(120)들이 형성된다. 그리고, 제1 층간 절연막(110) 상에 형성된 제2 층간 절연막(130)을 관통하여 콘택 플러그(140)들이 형성된다.
계속하여, 콘택 플러그(140)들을 포함하는 제2 층간절연막(130) 상에 식각 저지막(150)을 형성한다.
계속하여, 식각 저지막(150) 상에 후에 형성되는 캐패시터 하부전극(미도시)을 형성하기 위한 몰드 역할을 하는 희생막(160)을 형성한다. 그리고 희생막(160)의 두께는 18000Å이다.
몰드막인 희생막(160)은 HDP-CVD 산화물, USG, BPSG 또는 SOG를 사용하여 형성한다.
도 2b를 참조하면, 희생막(160) 상에 포토레지스트 패턴(미도시)을 형성한 후에, 상기 포토레지스트 패턴을 이용하여 희생막(160) 및 식각 저지막(150)을 연속적으로 식각하여 제1 개구부(170)들을 형성한다. 제1 개구부의 반경은 100㎚이다.
도 2c를 참조하면, 상기 개구부(170)의 프로파일을 따라 균일한 두께를 가진 제1도전막(180)을 형성한다. 제1도전막(180)은 인(P) 또는 보론(B)의 도프트된 비정질 실리콘막 또는 다결정 실리콘막이다. 여기서, 상기 인(P) 또는 보론(B)의 농도는 10e19 내지 5e21atoms/㎤ 정도를 사용할 수 있고, 제1도전막(180)의 두께는 200 내지 600Å이다. 바람직하게는 400Å이다.
도 2d를 참조하면, 제1도전막(180) 상에 실리콘게르마늄막(190)을 균일한 두께로 형성한다. 실리콘게르마늄막(190)은 언도프트 실리콘게르마늄막 또는 인(P) 또는 보론(B)이 도프트된 실리콘게르마늄막이다. 그리고, 실리콘게르마늄막(190)의 조성비는 실리콘이 70% 내지 10%, 게르마늄이 30% 내지 90%에서 선택하여 사용할 수 있으며, 상기 게르마늄의 조성비가 높을수록 표면형상에 요철이 생기는 것이 특징이다. 바람직하게는 실리콘게르마늄막(190)의 조성비는 실리콘이 70%, 게르마늄이 30%이다.
상기 실리콘게르마늄막의 두께는 200 내지 700Å 일 수 있다. 바람직하게 실리콘게르마늄막(190)은 두께가 300Å이다.
도 2e를 참조하면, 실리콘 게르마늄막(190) 상에 제2도전막(200)을 형성하되, 상기 제2도전막으로 상기 제1 개구부를 매립하도록 형성한다. 제2 도전막(200)은 인(P) 또는 보론(B)의 도프트된 비정질 실리콘막 또는 다결정 실리콘막이다. 바람직하게는 제2도전막(200)의 두께를 300Å 이상으로 형성해야 상기 제1 개구부를 매립할 수 있다.
도 2f를 참조하면, 상기 제1 희생막(160)의 표면이 노출될 때까지 제2 도전막(200), 실리콘게르마늄막(190) 및 제1도전막(180)을 연속적으로 평탄화하여 노드 분리시켜서 개구부 중심에 제2도전막(200a)의 원기둥과 제1도전막(180a)의 실린더 사이에 실리콘게르마늄막(190a)이 존재하는 스토리지 전극(210)을 형성한다. 상기 평탄화 공정은 에치백(etch back) 및 화학 기계적 폴리싱(CMP) 방법을 이용한다.
이때, 상기 희생막(160a)의 두께는 16000Å 정도가 된다. 그러므로 스토리지 전극(210)의 두께도 16000Å 정도이다. 그리고 실리콘게르마늄막(190a)의 두께도 16000Å 정도이다.
도 2g를 참조하면, 실리콘게르마늄막(190a)을 선택적으로 식각하여 상기 제1도전막(180a)의 실린더와 제2도전막(200a)의 원기둥의 마주보는 측벽들을 노출시키는 제2 개구부(220)를 형성한다.
구체적으로, 실리콘게르마늄막(190a)을 선택적으로 식각하는 식각용액은 초이온수 100% 부피 부 및 질산, 불산 및 초산의 혼합용액인 폴리 에천트(poly echant)의 부피부 20% 내지 50%이다. 바람직하게는 20% 묽은 폴리 에천트(poly echant)를 사용한다.
이때, 실리콘게르마늄막(190a)과 제1 내지 제2 도전막(180a, 200a)인 실리콘막의 선택비는 130:1 이상이다. 즉, 상기 20% 묽은 폴리 에천트를 사용하여 10초 동안 식각할 때, 실리콘게르마늄막(190a)의 식각량은 1300Å, 상기 실리콘막의 식각량은 10Å 이하이다.
그러므로, 상기 도 2f의 결과물을 20% 묽은 폴리 에천트를 사용하여 120초 동안 식각하여 실리콘게르마늄막(190a)의 15000Å를 식각하여 잔여량 1000Å를 남긴다. 이때, 동시에 제1 내지 제2 도전막(180a, 200a)인 실리콘막도 120Å 정도가 식각된다.
도 2h를 참조하면, 상기 실리콘게르마늄막을 선택적으로 식각한 후에, 상기 희생막(160a)을 리프트 오프(Lift-off) 방식으로 제거하여 상기 제1 도전막 실린더(180a)의 다른 측벽을 노출시킨다. 상기 희생막(160a)을 제거하는 용액으로는 Lal 용액을 사용한다.
도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 실린더(cylinder) 형 스토로지 전극 제조방법을 설명하는 공정 순서도이다.
상기 도 2a 내지 도 2h의 참조번호와 동일한 번호로 표시한 부분은 동일부재를 나타내므로 이들에 대한 설명은 생략하거나 간단히 언급하기로 한다.
도 3a 참조하면, 상기 도 2g와 동일한 단계이며, 상기 도 2g와 다른 부분은 상기 도 3a의 A 부분에 도시된 바와 같이, 제2도전막(200b)의 원기둥의 표면이 요철의 형태로 표면적이 확장되었다. 이것은 상기 도 2d에서, 실리콘게르마늄막(190)의 형성시 게르마늄의 조성비를 높였기 때문이다.
도 3b 참조하면, 희생막(160a)을 리프트 오프(Lift-off) 방식으로 제거하여 상기 제1 도전막 실린더의 다른 측벽을 노출시킨다. 희생막(160a)을 제거하는 용액으로는 Lal 용액을 사용한다.
이로써, 본 발명의 실시예들에 따른 실린더형을 갖는 캐패시터의 스토로지 전극을 형성한다. 상기 도 2h 또는 도 3b에서 보이듯이, 본 발명의 실시예에 따른 실린더형 스토로지 전극이 종래기술의 실린더형 스토로지 전극보다 표면적이 15% 이상 증가된다.
(실험예)
실험예는 종래기술과 본 발명의 실시예로 만든 실린더형 스토로지 캐패시턴스를 예시하기 위한 것이다.
여기서, 종래기술과 본발명의 제조방법에 대하여는 종래기술의 경우 본 발명의 종래기술을 참조하며, 또한 기 공지된 기술이므로 설명을 삭제하며, 본 발명의 경우는 상기 실시예를 이용한다.
표 1은 완성된 스토로지 전극의 높이를 16000Å으로 고정하고, 종래의 기술과 본 발명의 실시예로 제조된 캐패시터의 캐패시턴스를 측정하여 서로 비교하여 얻은 이득값을 나타낸 표이다.
| 실험 | 완성된스토로지 전극 높이 | 종래기술의캐패시턴스(fF/cell) | 본 발명 | 이득값(fF/cell) | |
| 캐패시턴스(fF/cell) | 원기둥의 반경 (㎚)* | ||||
| 1 | 16000Å | 22 | 25.3 | 15 | 3.3 |
| 2 | 22 | 26.5 | 20 | 4.5 | |
| 3 | 22 | 28.7 | 30 | 6.7 | |
* 원기둥의 반경은 본 발명의 실시예들에서 제2 도전막(200a, 200b)의 원기둥의 반경을 의미한다.
표 1에서 보이듯이, 예컨대, 실험 2의 경우를 들어 설명하면, 본 발명으로 스토로지 전극을 형성하면 종래기술로 형성된 스토로지 전극보다 4.5(fF/cell)의 이득 값이 있다. 그러므로 상기 이득 값만큼 스토로지 전극의 높이를 줄일 수 있게 된다.
이로써, 본 발명의 실시예들에 따라 형성된 실린더형 스토로지 전극은 표면적을 확장하여 캐패시턴스를 증가시킴으로 스토로지 전극의 높이 마진을 확보하고 캐패시터의 쓰러짐 불량(leaning defect)을 개선한다.
본 발명의 실시예들에 따라 형성된 실린더형 스토로지 전극은 표면적을 확장하여 캐패시턴스를 증가시킴으로 스토로지 전극의 높이 마진을 확보하고 캐패시터의 쓰러짐 불량(leaning defect)을 개선한다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 실린더 형상을 갖는 캐패시터의 문제점을 설명하기 위한 개략적인 단면도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 실린더(cylinder) 형 스토로지 전극 제조방법을 설명하는 공정 순서도이다.
도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 실린더(cylinder) 형 스토로지 전극 제조방법을 설명하는 공정 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 20, 110 : 제1 층간절연막
30, 120 : 패드 40, 130 : 제2 층간절연막
50, 140 : 콘택 플러그 60, 210 : 스토로지 전극
150 : 식각 저지막 160 : 희생막
170 : 제1 개구부 180 : 제1 도전막
190 : 실리콘게르마늄 200 : 제2 도전막
220 : 제2 개구부
Claims (11)
- 콘택 플러그들이 형성된 반도체 기판 상에 식각 저지막, 희생막을 차례로 형성하는 단계;상기 희생막 및 식각 저지막을 패터닝하여 상기 콘택 플러그의 상부 및 그 둘레를 노출시키는 개구부를 형성하는 단계;상기 개구부의 프로파일을 따라 균일한 두께를 가진 제1도전막을 도포하는 단계;상기 제1도전막 상에 실리콘게르마늄막을 균일한 두께로 형성하는 단계;상기 개구부가 매몰되도록 상기 실리콘 게르마늄막 상에 제2도전막을 형성하는 단계;상기 제1 희생막의 표면이 노출될 때까지 상기 제2 도전막, 상기 실리콘게르마늄막 및 상기 제1 도전막을 연속적으로 평탄화하여 노드 분리시켜서 개구부 중심에 제2도전막의 원기둥과 제1도전막의 실린더 사이에 실리콘게르마늄막이 존재하는 스토리지 전극을 형성하는 단계; 및상기 실리콘게르마늄막을 선택적으로 식각하여 상기 제1도전막 실린더와 제2도전막 원기둥의 마주보는 측벽들을 노출시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 실리콘게르마늄막을 선택적으로 식각한 후에상기 희생막을 제거하여 상기 제1 도전막 실린더의 다른 측벽을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1 도전막은 인(P) 또는 보론(B)이 도프트된 비정질 실리콘막 또는 다결정 실리콘막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제3항에 있어서, 상기 인(P) 또는 보론(B)의 도프트 농도는 10e19 내지 5e21atoms/㎤ 인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제3항에 있어서, 상기 제1도전막은 두께가 200 내지 600Å 인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2 도전막은 인(P) 또는 보론(B)이 도프트된 비정질 실리콘막 또는 다결정 실리콘막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 실리콘게르마늄막은 언도프트 실리콘게르마늄막 또는 인(P) 또는 보론(B)이 도프트된 실리콘게르마늄막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 실리콘게르마늄막은 조성비가 실리콘이 70% 내지 10%, 게르마늄이 30% 내지 90% 인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 실리콘게르마늄막은 상기 게르마늄의 조성비가 높을수록 표면형상에 요철이 생기는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 실리콘게르마늄막은 두께가 200 내지 700Å 인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 실리콘게르마늄막을 선택적으로 식각하는 식각용액은 초이온수 100% 부피 부 및 질산, 불산 및 초산의 혼합용액의 부피부 20% 내지 50% 인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030090506A KR20050058578A (ko) | 2003-12-12 | 2003-12-12 | 반도체 장치의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030090506A KR20050058578A (ko) | 2003-12-12 | 2003-12-12 | 반도체 장치의 캐패시터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050058578A true KR20050058578A (ko) | 2005-06-17 |
Family
ID=37251919
Family Applications (1)
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| KR1020030090506A KR20050058578A (ko) | 2003-12-12 | 2003-12-12 | 반도체 장치의 캐패시터 제조방법 |
Country Status (1)
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| KR (1) | KR20050058578A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8614498B2 (en) | 2011-01-31 | 2013-12-24 | Samsung Electronics Co., Ltd. | Highly integrated semiconductor devices including capacitors |
-
2003
- 2003-12-12 KR KR1020030090506A patent/KR20050058578A/ko not_active Application Discontinuation
Cited By (1)
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| US8614498B2 (en) | 2011-01-31 | 2013-12-24 | Samsung Electronics Co., Ltd. | Highly integrated semiconductor devices including capacitors |
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