KR20050055324A - 반도체 소자의 배선 형성방법 - Google Patents

반도체 소자의 배선 형성방법 Download PDF

Info

Publication number
KR20050055324A
KR20050055324A KR1020030088515A KR20030088515A KR20050055324A KR 20050055324 A KR20050055324 A KR 20050055324A KR 1020030088515 A KR1020030088515 A KR 1020030088515A KR 20030088515 A KR20030088515 A KR 20030088515A KR 20050055324 A KR20050055324 A KR 20050055324A
Authority
KR
South Korea
Prior art keywords
film
forming
silicon nitride
heat treatment
wiring
Prior art date
Application number
KR1020030088515A
Other languages
English (en)
Other versions
KR100599436B1 (ko
Inventor
신동선
송석표
안상태
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030088515A priority Critical patent/KR100599436B1/ko
Publication of KR20050055324A publication Critical patent/KR20050055324A/ko
Application granted granted Critical
Publication of KR100599436B1 publication Critical patent/KR100599436B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 다마신 공정에 의한 배선 형성 시 층간절연막의 갭매립 특성을 향상시키면서 공정을 단순화시킬 수 있는 방법을 제공한다.
본 발명은 소정의 갭을 포함하는 도전층 패턴이 형성된 반도체 기판을 준비하는 단계; 기판 상에 층간절연막으로서 폴리실라잔 계열의 SOD막을 단일층으로 형성하여 갭을 매립함과 동시에 도전층 패턴을 평탄화하는 단계; 폴리실라잔 계열의 SOD막을 제 1 열처리하여 유사 실리콘 질화막으로 변화시키는 단계; 유사 실리콘 질화막을 식각하여 기판의 일부를 노출시키는 배선 형상의 콘택홀을 형성하는 단계; 콘택홀을 매립하도록 기판 전면 상에 도전막을 증착하는 단계; 유사 실리콘 질화막을 식각 배리어로하여 도전막을 일부 식각함으로써 배선을 형성하는 단계; 및 유사 실리콘 질화막을 제 2 열처리하여 실리콘 산화막으로 변화시키는 단계를 포함하는 반도체 소자의 배선 형성방법에 의해 달성될 수 있다.

Description

반도체 소자의 배선 형성방법{METHOD OF FORMING INTERCONNECTION LINE FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 특히 다마신 공정에 의한 반도체 소자의 배선 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인룰 감소에 의해, 예컨대 200㎚ 이하의 최소 선폭을 가지는 고집적 소자에서는 배선 형성 시 다마신 공정을 적용하고 있으며, 다마신 공정에 용이하도록 층간절연막을 다층 구조로 형성하고 있다.
이러한 다층 구조의 층간절연막 및 다마신 공정을 적용한 종래의 반도체 소자의 배선 형성방법을 도 1a 내지 도 1d를 참조하여 설명한다.
도 1a에 도시된 바와 같이, 라이너질화막(11a)이 구비된 소자분리막(11b)이 형성된 반도체 기판(11) 상에 게이트 산화막(12)을 형성하고, 게이트 산화막(12) 상에 게이트(13)와 질화막(Si3N4)의 하드마스크(14)가 순차적으로 적층된 게이트 적층구조를 형성한다. 그 다음, 게이트 적층구조 사이의 기판(11) 내에 소오스/드레인 접합영역(15)을 형성하고, 게이트 적층구조를 둘러싸도록 산화막(SiO2)의 제 1 게이트 실링층(16a)과 질화막(Si3N4)의 제 2 게이트 실링층(16b)을 순차적으로 형성한다. 그 후, 게이트 적층구조 사이의 갭매립 및 평탄화를 위하여 기판 전면 상에 제 1 절연막(17a)을 형성하고, 그 상부에 층간 절연을 위한 제 2 절연막(17b), 화학기계연마(Chemical Mechanical Polishing; CMP)에 대한 배리어층으로서의 제 3 절연막(17c), 및 희생막으로서의 제 4 절연막(17d)을 순차적으로 적층하여 다층구조의 층간절연막(17)을 형성한다. 제 1 절연막(17a)은 BPSG막이나 고밀도플라즈마 (High Density Plasma; HDP)-USG(Undoped Silicate Glass)막의 산화막 계열로 증착하고, 제 2 절연막(17b)은 산화막(SiO2)으로, 제 3 절연막(17b)은 질화막(Si3N 4)으로, 제 4 절연막(17d)은 산화막(SiO2)으로 각각 증착한다. 그 다음, 층간절연막 (17)을 식각하여 접합영역(15) 등을 노출시키는 배선 형상의 콘택홀을 형성한다.
도 1b에 도시된 바와 같이, 콘택홀을 매립하도록 층간절연막(17) 상에 비트라인 등의 배선용 도전막(18)을 증착한다. 그 다음, 도 1c에 도시된 바와 같이, 제 3 절연막(17c)을 식각 배리어로하여 도전막(18)의 CMP를 수행하여 비트라인 등의 배선(18a)을 형성하는데, 이때 희생막인 제 4 절연막(17d)도 제거된다. 그 후, 도 1d에 도시된 바와 같이, 제 3 절연막(17c)을 제거한다.
그러나, 층간절연막(17) 중 제 3 절연막(17c)이 산화막이 아닌 질화막으로 이루어짐에 따라 한번의 식각 공정으로 층간절연막(17)을 식각할 수 없을 뿐만 아니라, 후속 배선 공정 등을 감안하여 CMP 수행 후에는 제 3 절연막(17c)을 제거해야 하므로 공정이 복잡해지게 된다.
또한, 고집적 소자의 성능 유지를 위해서는 층간절연막 형성 시 낮은 공정 온도 및 우수한 갭매립 특성을 확보하는 것이 중요한데, 제 1 절연막(17a) 물질인 BPSG막은 공정온도가 낮아지면 갭매립 특성이 저하되고, HDP-USG막은 일정 간격 이하로 갭이 좁아지게 되면 갭매립에 한계를 가짐으로써 소자의 성능 유지를 어렵게 한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 다마신 공정에 의한 배선 형성 시 층간절연막의 갭매립 특성을 향상시키면서 공정을 단순화시킬 수 있는 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 소정의 갭을 포함하는 도전층 패턴이 형성된 반도체 기판을 준비하는 단계; 기판 상에 층간절연막으로서 폴리실라잔 계열의 SOD막을 단일층으로 형성하여 갭을 매립함과 동시에 도전층 패턴을 평탄화하는 단계; 폴리실라잔 계열의 SOD막을 제 1 열처리하여 유사 실리콘 질화막으로 변화시키는 단계; 유사 실리콘 질화막을 식각하여 기판의 일부를 노출시키는 배선 형상의 콘택홀을 형성하는 단계; 콘택홀을 매립하도록 기판 전면 상에 도전막을 증착하는 단계; 유사 실리콘 질화막을 식각 배리어로하여 도전막을 일부 식각하여 배선을 형성하는 단계; 및 유사 실리콘 질화막을 제 2 열처리하여 실리콘 산화막으로 변화시키는 단계를 포함하는 반도체 소자의 배선 형성방법에 의해 달성될 수 있다.
바람직하게, 폴리실라잔 계열의 SOD막은 도포 및 베이킹에 의해 형성하는데, 베이킹은 핫 플레이트 방식이나 오븐 방식으로 80 내지 200℃의 온도에서 0.5 내지 10분 동안 수행한다.
또한, 제 1 열처리는 질소 함유 개스 분위기로 300 내지 600℃의 저온에서 열 확산로 어닐링 방식이나 진공챔버 방식으로 수행하고, 질소 함유 개스로는 N2, N2＋H2, NH3 개스 또는 이들의 조합 개스를 사용한다.
또한, 배선용 도전막은 폴리실리콘막, 텅스텐실리사이드막, 텅스텐막, 백금막, 티타늄막, 티타늄나이트라이드막, 텅스텐나이트라이드막, 티타늄산화막 또는 이들 막의 조합막으로 이루어진다.
또한, 제 2 열처리는 산소 함유 개스 분위기로 300 내지 800℃의 온도에서 열 확산로 어닐링 방식이나 진공챔버 방식으로 수행하고, 산소 함유 개스로는 O2, O2＋H2, H2O 증기, H2O2 증기 또는 이들의 조합 개스를 사용한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 2a에 도시된 바와 같이, 라이너질화막(21a)을 구비한 소자분리막(21b)이 형성된 반도체 기판(21) 상에 게이트 산화막(22)을 형성하고, 게이트 산화막(22) 상에 게이트(23)와 질화막(Si3N4)의 하드 마스크(24)가 순차적으로 적층된 게이트 적층구조를 형성한다. 그 다음, 게이트 적층구조 사이의 기판(21) 내에 소오스/드레인 접합영역(25)을 형성하고, 게이트 적층구조를 둘러싸도록 산화막(SiO2)의 제 1 게이트 실링층(26a)과 질화막(Si3N4)의 제 2 게이트 실링층(26b)을 순차적으로 형성한다. 그 후, 기판 전면 상에 층간절연막으로서 폴리실라잔(polysilazane; SixNyHz) 계열의 SOD(Spin-On-Dielectrics)막(27)을 도포(coating) 및 베이킹 (baking)에 의해 단일층으로 형성하여 게이트 적층구조 사이의 갭을 매립함과 동시에 표면을 평탄화한다. 바람직하게, 베이킹은 핫 플레이트(hot plate) 방식이나 오븐(over) 방식에 의해 80 내지 200℃의 온도에서 0.5 내지 10분 동안 수행하여 SOD막(27) 내의 솔벤트(solvent)를 배출시킨다. 즉, 폴리실라잔 계열의 SOD막 (27a)은 저온의 베이킹에서도 우수한 갭매립성 및 평탄화 특성을 나타내기 때문에, 예컨대 3 ㎚ 정도의 미세한 갭도 용이하게 매립할 수 있으므로 100 ㎚ 이하의 초고집적 소자 구현을 용이하게 한다.
도 2b에 도시된 바와 같이, 폴리실라잔 계열의 SOD막(27a)을 질소 함유 개스 분위기로 300 내지 600℃의 저온에서 제 1 열처리하여 유사 실리콘 질화막(27b)으로 변화시킨다. 바람직하게, 제 1 열처리는 열확산로 어닐링(furnace annealing) 방식이나 진공챔버 방식으로 수행하고, 질소 함유 개스로는 N2, N2＋H2 , NH3 개스 또는 이들의 조합 개스를 사용한다.
도 2c에 도시된 바와 같이, 유사 실리콘 질화막(27b)을 식각하여 접합영역 (25) 등을 노출시키는 배선 형상의 콘택홀을 형성한다. 이때, 종래와 달리 한번의 식각으로 유사 실리콘 질화막(27b) 만을 식각하기 때문에 공정이 단순해지게 된다.
도 2d에 도시된 바와 같이, 콘택홀을 매립하도록 유사 실리콘 질화막(27b) 상에 비트라인 등의 배선용 도전막(28)을 증착한다. 바람직하게, 도전막(28)은 폴리실리콘막, 텅스텐실리사이드(WSix)막, 텅스텐(W)막, 백금(Pt)막, 티타늄(Ti)막, 티타늄나이트라이드(TiN)막, 텅스텐나이트라이드(WNx)막, 티타늄산화(TiO2)막 또는 이들 막의 조합막으로 이루어진다.
도 2e에 도시된 바와 같이, 유사 실리콘 질화막(27b)을 식각 배리어로하여 CMP 또는 에치백(etchback)에 의해 도전막(28)을 일부 식각하여 비트라인 등의 배선(28a)을 형성한다. 즉, 유사 실리콘 질화막(27b)은 도전막(28)과의 선택비가 크기 때문에 CMP 또는 에치백 시 식각 배리어로서의 역할을 충분히 수행할 수 있다.
도 2f에 도시된 바와 같이, 유사 실리콘 질화막(27b)을 산소 함유 개스 분위기로 300 내지 800℃의 온도에서 제 2 열처리하여 실리콘 산화막(27c)으로 변화시킨다. 바람직하게, 제 2 열처리는 열 확산로 어닐링 방식이나 진공챔버 방식으로 수행하고, 산소 함유 개스로는 O2, O2＋H2, H2O 증기, H 2O2 증기 또는 이들의 조합 개스를 사용한다. 즉, 최종 층간절연막이 실리콘 산화막(27c)으로 이루어짐에 따라 후속 배선 형성을 위한 식각 공정 등이 용이하게 이루어질 수 있게 된다.
상기 실시예에 의하면, 층간절연막을 폴리실라잔 계열의 SOD 단일막으로 형성하기 때문에 저온에서도 우수한 갭매립 및 평탄화 특성을 얻을 수 있으므로 고집적 소자 형성이 용이해진다.
또한, 열처리에 의해 폴리실라잔 계열의 SOD막을 유사 실리콘 질화막으로 변화시켜 한번의 식각으로 배선 형상의 콘택홀을 형성하고, CMP 또는 에치백에 대한 식각 배리어로 작용하도록 함으로써 별도의 질화막 증착 및 제거 공정을 수행하는 것 없이도 다마신 공정을 용이하게 수행할 수 있을 뿐만 아니라 배선 공정을 단순화시킬 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 다마신 공정에 의한 배선 형성 시 층간절연막으로서 폴리실라잔 계열의 SOD 단일막을 형성하고 이를 적절히 변화시킴으로써, 갭매립 특성을 향상시킬 수 있을 뿐만 아니라 배선 공정을 단순화시킬 수 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21a : 라이너 질화막
21b : 소자분리막 22 : 게이트 산화막
23 : 게이트 24 : 하드 마스크
25 : 접합영역 26a, 26b : 게이트 실링층
27a : 폴리실라잔 계열의 SOD막
27b : 유사 실리콘 질화막 27c : 실리콘 산화막
28 : 배선용 도전막 28a : 배선

Claims (11)

  1. 상부에 소정의 갭을 포함하는 도전층 패턴이 형성된 반도체 기판을 준비하는 단계;
    상기 기판 상에 층간절연막으로서 폴리실라잔 계열의 SOD막을 단일층으로 형성하여 상기 갭을 매립함과 동시에 표면을 평탄화하는 단계;
    상기 폴리실라잔 계열의 SOD막을 제 1 열처리하여 유사 실리콘 질화막으로 변화시키는 단계;
    상기 유사 실리콘 질화막을 식각하여 상기 기판의 일부를 노출시키는 배선 형상의 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하도록 기판 전면 상에 도전막을 증착하는 단계;
    상기 유사 실리콘 질화막을 식각 배리어로하여 상기 도전막을 일부 식각하여 배선을 형성하는 단계; 및
    상기 유사 실리콘 질화막을 제 2 열처리하여 실리콘 산화막으로 변화시키는 단계를 포함하는 반도체 소자의 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 폴리실라잔 계열의 SOD막은 도포 및 베이킹에 의해 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  3. 제 2 항에 있어서,
    상기 베이킹은 핫 플레이트 방식이나 오븐 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 베이킹은 80 내지 200℃의 온도에서 0.5 내지 10분 동안 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  5. 제 1 항에 있어서,
    상기 제 1 열처리는 질소 함유 개스 분위기로 300 내지 600℃의 저온에서 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  6. 제 5 항에 있어서,
    상기 제 1 열처리는 열 확산로 어닐링 방식이나 진공챔버 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 질소 함유 개스로는 N2, N2＋H2, NH3 개스 또는 이들의 조합 개스를 사용하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  8. 제 1 항에 있어서,
    상기 배선용 도전막은 폴리실리콘막, 텅스텐실리사이드막, 텅스텐막, 백금막, 티타늄막, 티타늄나이트라이드막, 텅스텐나이트라이드막, 티타늄산화막 또는 이들 막의 조합막으로 이루어진 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  9. 제 1 항에 있어서,
    상기 제 2 열처리는 산소 함유 개스 분위기로 300 내지 800℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  10. 제 9 항에 있어서,
    상기 제 2 열처리는 열 확산로 어닐링 방식이나 진공챔버 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 산소 함유 개스로는 O2, O2＋H2, H2O 증기, H2 O2 증기 또는 이들의 조합 개스를 사용하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
KR1020030088515A 2003-12-08 2003-12-08 반도체 소자의 배선 형성방법 KR100599436B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030088515A KR100599436B1 (ko) 2003-12-08 2003-12-08 반도체 소자의 배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030088515A KR100599436B1 (ko) 2003-12-08 2003-12-08 반도체 소자의 배선 형성방법

Publications (2)

Publication Number Publication Date
KR20050055324A true KR20050055324A (ko) 2005-06-13
KR100599436B1 KR100599436B1 (ko) 2006-07-14

Family

ID=37250318

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030088515A KR100599436B1 (ko) 2003-12-08 2003-12-08 반도체 소자의 배선 형성방법

Country Status (1)

Country Link
KR (1) KR100599436B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100866143B1 (ko) * 2007-08-03 2008-10-31 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100866143B1 (ko) * 2007-08-03 2008-10-31 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7763523B2 (en) 2007-08-03 2010-07-27 Hynix Semiconductor Inc. Method for forming device isolation structure of semiconductor device using annealing steps to anneal flowable insulation layer

Also Published As

Publication number Publication date
KR100599436B1 (ko) 2006-07-14

Similar Documents

Publication Publication Date Title
JP4538272B2 (ja) 湿式洗浄によるアタックを防止できる半導体装置の製造方法
KR100505419B1 (ko) 반도체 소자의 소자분리막 제조방법
JP2008305974A (ja) 酸化膜形成用塗布組成物およびそれを用いた半導体装置の製造方法
US7365000B2 (en) Method for fabricating semiconductor device
KR20050067445A (ko) 반도체소자의 트렌치 소자분리 방법
KR20040046359A (ko) 반도체 소자의 랜딩 플러그 형성방법
KR20060109055A (ko) 반도체 소자의 소자분리막 형성방법
KR100599436B1 (ko) 반도체 소자의 배선 형성방법
KR100434187B1 (ko) 반도체 장치의 절연막 패턴 형성 방법
KR100505447B1 (ko) 유동성 절연막의 치밀도를 향상시킨 반도체 소자의 제조방법
KR100541369B1 (ko) 반도체 소자의 배선 형성방법
KR100791707B1 (ko) 반도체 소자의 층간 절연막 평탄화 방법
TWI833591B (zh) 具有漏斗狀互連之金屬結構的製備方法
KR100431741B1 (ko) 반도체소자 제조 방법
KR101103550B1 (ko) 반도체 소자의 금속배선 형성방법
KR100677990B1 (ko) 반도체 소자의 제조 방법
KR100313785B1 (ko) 반도체소자의 층간절연막 형성방법
KR100389041B1 (ko) 에이치에스큐막을 층간절연막으로 사용하는 배선 형성 방법
KR100415542B1 (ko) 반도체 소자의 콘택 형성 방법
JP2001223270A (ja) ビットラインの製造方法
KR100562744B1 (ko) 반도체 소자의 층간 절연막 제조방법
KR20050067483A (ko) 실린더형 캐패시터의 제조 방법
KR100641488B1 (ko) 반도체 소자의 콘택 제조 방법
KR100507857B1 (ko) 반도체 소자의 제조방법
KR100670686B1 (ko) 반도체 소자의 콘택플러그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee