KR20050050604A - 반도체 장치 및 이의 제조 방법, 집적 회로 및 이의 제조방법 - Google Patents

반도체 장치 및 이의 제조 방법, 집적 회로 및 이의 제조방법 Download PDF

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제난 바오
알레얀드로 엘 브리세노
용-진 한
현식 문
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Abstract

본 발명의 반도체 장치는 기판 표면을 갖는 기판과, 제 1 화합물의 분자를 포함하되, 제 1 화합물의 분자는 제 1 종단 및 제 2 종단을 갖고, 제 1 종단은 기판 표면의 제 1 영역과 공유 결합하고 제 2 종단은 방향족 영역을 가지는 제 1 유전체 층과, 방향족 부분을 갖는 유기 반도체 분자를 포함하되 기판의 제 1 영역 상에 존재하는 다결정 반도체 층을 포함한다. 이러한 장치를 포함하는 집적 회로 및 이러한 장치 및 집적 회로를 제조하는 방법이 제공된다.

Description

반도체 장치 및 이의 제조 방법, 집적 회로 및 이의 제조 방법{DEVICES HAVING PATTERNED REGIONS OF POLYCRYSTALLINE ORGANIC SEMICONDUCTORS, AND METHODS OF MAKING THE SAME}
본 발명은 유기 반도체 장치 및 유기 반도체 장치를 포함하는 회로에 관한 것이다.
반도체 장치는 전형적으로 전하 캐리어의 운반을 위한 채널을 정의하는 패턴 어레이 내에 반도체 물질이 제공되는 다층 구조로 형성된다. 예를 들어, 무기 반도체 층이 유전체 반도체 기판에 도포될 수 있다. 그런 다음, 전하 캐리어 채널을 구성하도록 의도되는 반도체 층의 패턴 영역을 이어서 도포되게 될 에칭제(etchant)로부터 보호하기 위해 마스크가 적용될 수 있다. 이 후, 에칭제는 마스킹되지 않은 영역을 제거하여, 기판 상에 반도체 채널의 정교하게 패터닝된 어레이를 생성한다. 이러한 패터닝이 없는 경우, 반도체 장치는 동작이 불가능하거나 또는 과도한 혼선을 겪을 수 있다.
무기 반도체는 전형적으로 주변 온도에서 딱딱하고(rigid) 부서지기 쉽다. 따라서, 무기 반도체로 형성된 반도체 장치도 또한 일반적으로 딱딱하다. 반도체 장치에 대한 무수한 최종 용도 애플리케이션이 발전함에 따라, 손상없이 가요적이고 굽혀질 수 있는 반도체 장치의 이용가능성이 요구되어 왔다. 가요성의 반도체 장치 구조체는 또한 낮은 단위 비용으로 큰 영역의 장치 어레이를 제조할 수 있는 잠재적인 능력을 제공한다.
가요성의 반도체 장치가 필요한 애플리케이션에 대해 유기 반도체를 개발하기 위한 많은 연구가 이루어져 왔다. 그러나, 유기 반도체는 일반적으로 전하 캐리어 운반을 위한 채널의 패터닝된 어레이를 생성하는 에칭 단계를 수행하기 위해 필요한 까다로운 조건을 만족시킬 수 없다. 따라서, 반도체 물질의 인접한 층의 영역을 제거할 필요없이 패터닝된 반도체 채널 어레이를 직접 제공하기 위해 프린팅 프로세스가 고려되었다. 그러나, 일부 경우에서, 반도체 채널의 마이크로어레이를 생성하기 위해 요구되는 미세한 피쳐 선명도는 유기 반도체의 직접 프린팅에 의해 재생산성 가능할 정도로 달성되지 않았다.
예를 들어, 테트라센(tetracene)은 단일 결정내에서 높은 전하 캐리어 이동성을 갖기 때문에 상당한 관심을 갖는 유기 반도체이다. 길이가 5 밀리미터이고, 폭이 5 밀리미터이며 두께가 0.25 밀리미터만큼의 큰 크기를 갖는 테트라센의 단일의 판형 결정이 생산되었다. 예를 들어, 단일 테트라센 결정을 포함하는 개별 박막 전계효과 트랜지스터는 실온에서 약 0.1 cm2/Vs(centimeters squared per volt-second)와 약 1 cm2/Vs 사이의 범위 내에서 높은 채널 이동성을 갖도록 제조되었다. 그러나, 테트라센 박막 전계효과 트랜지스터는 일반적으로 낮은 이동성 및 온/오프 전류 비율을 갖고, 회로에 그들을 집적하게 되면 더 나아간 개발을 요구할 수 있다. 또한, 테트라센의 진공 증발은 결정입자 사이에 불완전하게 정의되고 불규칙한 경계를 야기하고 이는 낮은 이동성을 야기하고 트랜지스터 및 트랜지스터를 포함하는 어레이와 같은 반도체 장치를 제조하는 경우 이러한 결정입자를 사용할 수 없게 한다.
방향족 아센 반도체(aromatic acene semiconductor)를 포함하는 반도체 필름 채널의 패터닝된 어레이를 생성하기 위한 하나의 노력은 펜타센으로 변환되게 될 펜타센 전구체의 직접 프린팅을 포함하였다. 예를 들어, 1999년 11월 9일에 "Thin film effect transistor with organic semiconductor requiring low operating voltages"라는 제목으로 발행된 Dimitrakopoulos 등의 미국 특허 번호 제 5,981,970 호를 참조하라. 또한, Afzali,A.,Dimitrakopoulos,C.D., 및 Breen, T.L.,에 의한 "High-performance, solution-processed organic thin film transistors from a novel pentacene precursor"라는 제목의 2002년 7월 31일자의 J.Am.Chem.Soc.124(30), pp. 8812-8813를 참조하라. 이들 문서 모두의 전체 내용은 본 명세서에서 그대로 참조로서 인용된다.
패터닝된 유기 반도체 필름을 형성하기 위한 또 다른 프로세스는 "Process For fabricating Organic Semiconductor Device Involving Selective Patterning"라는 제목으로 2002년 6월 11일에 발행된 Katz의 미국 특허 제 6,403,397 호에 개시되어 있으며, 이는 본 명세서에서 참조로서 인용된다. 이 프로세스는 유기 반도체 또는 유기 반도체 용액에 보다 큰 친화력 또는 보다 적은 친화력의 영역을 선택적으로 제공하도록 표면을 처리하는 단계를 포함한다. 유기 반도체, 또는 이 반도체를 포함하는 용액이 처리된 표면상에 증착된 경우, 유기 반도체 또는 유기 반도체 용액은 보다 적은 친화력 영역으로부터 건조되거나 또는 결과적인 필름이 보다 적은 친화력 영역에만 약하게 부착되어 선택적인 제거가 쉽게 수행되었다. 이러한 제거가 수행되지 않은 경우에도, 보다 큰 친화력 영역 상의 유기 반도체 필름 부분은 보다 높은 도전성 및 필름의 다른 부분보다 나은 필름 연속성을 나타내었다.
높은 전하 캐리어 이동성을 갖는 미세하게 패터닝된 영역을 구비한 유기 반도체를 포함하는 반도체 장치가 필요하다. 또한, 쉽게 패터닝되지 않는 유기 반도체를 갖는 반도체 장치를 제조하는 방법이 필요하다.
본 발명은 다결정의 방향족 유기 반도체의 패터닝된 영역이 기판 상에 성장되는 반도체 장치를 제공한다. 이 패터닝은 유기 반도체 결정의 핵형성을 조장 또는 억제하도록 기판에 도포된 물질에 의해 제어된다. 방향족 반도체의 핵형성을 조장하는 물질은 방향족 반도체와 상호작용할 수 있는 방향족 잔기(aromatic moiety)을 포함한다. 방향족 반도체의 핵형성을 억제하는 예시적인 물질은 비-방향족 잔기 또는 방향족 반도체와 효과적으로 상호작용하기에는 불충분한 공액형 파이 전자(conjugated pi-electrons)를 갖는 방향족 잔기를 포함한다.
일 실시예에서, 기판 표면을 갖는 기판과, 제 1 화합물의 분자를 포함하는 제 1 유전체 층을 포함하는 반도체 장치가 제공되는데, 제 1 화합물의 분자는 제 1 및 제 2 종단을 구비하고, 이 제 1 종단은 기판 표면의 제 1 영역에 공유 결합되고, 제 2 종단은 방향족 영역을 갖는다. 방향족 부분을 갖는 유기 반도체 분자를 포함하는 다결정 반도체 층이 또한 제공되고, 이 다결정 반도체 층은 기판의 제 1 영역 상에 존재한다.
또 다른 실시예에서, 유기 반도체 분자는 y가 10 이상의 정수인 y개의 공액형 파이 전자를 포함하고, 제 1 화합물의 분자의 제 2 종단은 적어도 y 마이너스 8개의 공액 파이 전자를 포함하는 반도체 장치가 제공된다.
또 다른 실시예에서, 제 2 화합물의 분자를 포함하는 제 2 유전체 층을 구비한 반도체 장치가 제공되는데, 제 2 화합물의 분자는 제 3 및 제 4 종단을 포함하고, 제 3 종단은 기판 표면의 제 2 영역에 공유 결합되고, 제 4 종단은 y 마이너스 8개 미만의 공액형 파이 전자를 포함한다.
또 다른 실시예에서, 기판 표면을 갖는 기판을 제공하는 단계와, 제 1 화합물의 분자를 포함하는 제 1 유전체 층을 제공하는 단계를 포함하되, 제 1 화합물의 분자는 제 1 및 제 2 종단을 구비하고, 이 제 1 종단은 기판 표면의 제 1 영역에 공유 결합되고, 제 2 종단은 방향족 영역을 구비하는 반도체 장치를 제조하는 방법이 제공된다. 또한, 방향족 부분을 갖는 유기 반도체 분자를 포함하는 다결정 반도체 층이 또한 제공되고, 이 다결정 반도체 층은 기판의 제 1 영역 상에 존재한다.
본 발명은 이러한 반도체 장치를 제조하는 방법을 더 제공한다. 또 다른 실시예에서, 반도체 장치를 포함하는 집적 회로 및 이러한 집적 회로를 제조하는 방법이 제공된다.
본 발명 및 본 발명의 또 다른 특징 및 장점의 보다 완벽한 이해는 후속하는 상세한 설명 및 첨부한 도면을 통해 분명해질 것이다.
본 명세서의 도면은 본래대로 도시되어 있지 않고 단지 예시적으로 표현할 뿐이고, 따라서 다양한 실시예의 특정 크기를 묘사하려 하지 않는다.
이제 첨부한 도면을 참조하여 실시예를 보다 자세히 설명할 것이다. 그러나, 본 발명은 다양한 형태로 구현될 수 있고 본 명세서에서 설명한 실시예에 제한되는 것으로 해석되어서는 안된다.
다결정의 방향족 유기 반도체의 패터닝된 영역이 기판 상에 성장되는 반도체 장치를 제공한다. 이 패터닝은 유기 반도체의 결정의 핵형성을 조장 또는 억제하도록 기판에 도포된 물질에 의해 제어된다. 방향족 반도체의 핵형성을 조장하는 물질은 방향족 반도체와 상호작용할 수 있는 방향족 잔기(aromatic moiety)을 포함한다. 예시적인 실시예에서, 방향족 반도체의 핵형성을 억제하는 예시적인 물질은 비-방향족 잔기 또는 방향족 반도체와 상호작용하기에는 불충분한 공액형 파이 전자를 갖는 방향족 잔기를 포함한다.
도 1은 일반적으로 참조번호(102 및 104)로 표시되는 두 개의 박막 트랜지스터의 예시적인 실시예(100)를 도시한다. 박막 트랜지스터(102)는 유전체 층(110) 상에 이격된 배열로 있는 소스 전극(106) 및 드레인 전극(108)을 포함한다. 이 소스 전극(106) 및 드레인 전극(108)은 금, 은, 백금, 팔라듐, 구리 또는 이러한 요소들의 합금으로 구성되는 조성물과 같은, 티올 잔기가 결합될 수 있는 조성물로부터 제조될 수 있다. 박막 트랜지스터(104)는 유전체 층(110) 상에 이격된 배열로 동일한 물질로부터 제조된 소스 전극(112) 및 드레인 전극(114)을 포함한다. 소스 전극(106 및 112) 및 드레인 전극(108 및 114) 각각의 표면은, 제각각 전극의 티올 잔기 및 이어서 도포되는 방향족 반도체와 상호작용하도록 배치된 방향족 잔기를 갖는 화합물을 포함하는 코팅 조성물로 구성되는 반도체 결정 핵형성 촉진 영역(116,120,118 및 112)이 중심으로 제공된다. 이 방향족 잔기가 그렇게 배치되는 이유는 그것이 전극에 결합되지 않는 반면, 티올 잔기는 전극 중 하나의 전극에 결합되기 때문이다. 소스 전극(106 및 112) 및 드레인 전극(108 및 114) 각각의 표면은 각 종단에서 전극에 결합될 수 있는 티올 잔기 및 이어서 도포되는 방향족 반도체와 상호작용하도록 배치된 비 방향족 잔기를 포함하는 화합물을 갖는 코팅 조성물로 제각각 구성되는 반도체 결정 핵형성 억제 영역(124 및 126, 132 및 134, 128 및 130, 136 및 138)이 더 제공된다. 비 방향족 잔기가 그렇게 배치되는 이유는 그것은 전극에 결합되지 않는 반면, 티올 잔기는 전극 중 하나의 전극에 결합되기 때문이다. 다결정 반도체 층(140)은 유전체 층(110) 및 반도체 핵형성 촉진 영역(116 및 118) 상에 존재하여, 높은 전하 캐리어 이동성을 갖는 트랜지스터(102)의 채널 영역을 형성한다. 다결정 반도체 층(142)은 유전체 층(110) 및 반도체 핵형성 촉진 영역(120 및 122) 상에 존재하여 높은 전하 캐리어 이동성을 갖는 트랜지스터(104)의 채널 영역을 형성한다. 다결정 반도체 층(140 및 142)은 반도체와 반도체 애플리케이션 상의 반도체 결정 핵형성 촉진 영역(162-122)의 방향족 잔기와 상호 작용에 의해 형성된다.
도 2는 도 1의 라인(2-2)에 따라 절취한 박막 트랜지스터(102 및 104)의 예시적인 실시예(100)의 단면도이다. 소스 전극(106 및 112) 및 드레인 전극(108 및 114)은 유전체 층(110) 상에 지탱된다. 유전체 층(110)은 게이트 전극(114)에 지탱된다. 게이트 전극(144)은 지탱 기판(146) 상에 지탱된다. 소스 전극(106)의 반도체 결정 핵형성 촉진 영역(116), 드레인 전극(108)의 반도체 결정 핵형성 촉진 영역(118), 소스 전극(112)의 반도체 결정 핵형성 촉진 영역(120) 및 드레인 전극(114)의 반도체 결정 핵형성 촉진 영역(122), 각각은 방향족 잔기를 포함하는 코팅 조성물로 구성된다. 반도체 층(140)은 소스 전극(106), 드레인 전극(108) 및 유전체 층(110) 상에 존재한다. 반도체 층(142)은 소스 전극(112), 드레인 전극(114) 및 유전체 층(110) 상에 존재한다. 소스 전극(106 및 112), 드레인 전극(108 및 114) 및 게이트 전극(144)은 박막 트랜지스터(102 및 104)가 일부분을 형성하는 전기 회로(도시되어 있지 않음)와 통신한다.
도 2를 참조하면, 반도체 결정 핵형성 촉진 영역(116 내지 122)은 선택된 반도체의 핵형성을 조장하여 제각각 반도체 층(140 및 142)을 형성하는 유전체 물질로 구성된다. 반도체 결정 핵형성 촉진 영역(116 내지 122)이 너무 두꺼운 경우, 반도체 층(140 및 142) 내로 전하의 주입이 어려울 수 있다. 따라서, 바람직하게 일 실시예에서, 반도체 결정 핵형성 촉진 영역(116 내지 122)은 약 5 나노미터 미만의 두께(t)를 갖는다. 반도체 결정 핵형성 촉진 영역(116 내지 122)은 그들의 표면상에 반도체 결정핵의 형성을 조장하고, 그런 다음 반도체 층(140 및 142)의 형성과 함께 성장하여 트랜지스터(102 및 104)의 채널 영역을 구성한다. 동시에, 반도체 핵형성 억제 영역(124-138)은 선택된 반도체의 핵형성을 실질적으로 보다 적게 허용하거나 또는 사실상 거의 허용하지 않는다. 일 실시예에서, 반도체 핵형성 억제 영역(124-138)은 생략된다. 그러나, 이러한 생략은 전극 상에 반도체 결정의 랜덤한 핵형성을 허용할 수 있다. 또 다른 실시예에서, 전극(106,108,112 및 114)은 유전체 층(110) 내에서 반도체 층(140 및 142)이 유전체 층(110)의 표면(111)과 실질적으로 동일한 높이이도록 내장된다. 전극(106,108,112 및 114)은 그들의 증착에 앞서 유전체 층(110)을 에칭함으로써 그렇게 내장될 수 있다.
예시적인 박막 트랜지스터(102)의 동작에서, 게이트 전극(144)에 인가된 전압은 소스 전극(106)과 드레인 전극(108) 사이의 전하 캐리어 흐름을 제어하는데 사용될 수 있다. 유사하게, 예시적인 박막 트랜지스터(104)의 동작에서, 게이트 전극(144)에 인가된 전압은 소스 전극(112)과 드레인 전극(114) 사이의 전하 캐리어 흐름을 제어하는데 사용될 수 있다. 예시적인 박막 트랜지스터(102)의 아래에 놓이는 게이트 전극(144) 부분은 예시적인 박막 트랜지스터(104)의 아래에 놓이는 게이트 전극(144) 부분으로부터 분리되어 전기적으로 격리될 수 있다. 박막 트랜지스터(102)에서, 전하 캐리어는 소스 전극(106)과 드레인 전극(108) 사이에서 반도체 층(140)을 통해 운반된다. 유사하게 박막 트랜지스터(104)에서, 전하 캐리어는 소스 전극(112)과 드레인 전극(114) 사이에서 반도체 층(142)을 통해 운반된다.
도 3은 일반적으로 참조번호(302 및 304)로 도시된 두 개의 박막 트랜지스터의 예시적인 실시예(300)를 도시한다. 박막 트랜지스터(302)는 유전체 층(310) 상에 이격된 배열로 있는 소스 전극(306) 및 드레인 전극(308)을 포함한다. 박막 트랜지스터(304)는 유전체 층(310) 상에 이격된 배열로 있는 소스 전극(312) 및 드레인 전극(314)을 포함한다. 유전체 층(130)은 SiO2 또는 알킬 실록산과 같은 실리콘을 포함하는 물질로부터 제조된다. 실록산은 일반적인 공식(SiOR1R2R3)을 갖는 화합물이고, R1, R2, R3는 각각 Cl, -O-CH3, -O-CH2CH 3, 또는 R이 예를 들어 알킬 그룹과 같은 탄화수소 잔기인 R로 구성되는 그룹으로부터 독립적으로 선택될 수 있다. 이러한 유전체 층에 대한 배경 정보는 2000년 3월 6일의 Collet, J., 등의 "High Anisotropic Conductivity in Organic Insulator/Semiconductor Monolayer Heterostructure"라는 제목의 Applied Physics Letter, Vol. 76, No. 10, pp. 1339-1341에 제공되어 있으며, 이 모든 내용은 본 명세서에서 참조로서 인용된다.
트랜지스터(302)의 소스 전극(306)과 드레인 전극(308) 사이에 중심으로 위치한 유전체 층(310)의 일부분은 그 위에 방향족 잔기를 포함하고 SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 내포한 잔기를 포함하는 조성물의 코팅으로 구성된 반도체 결정 핵형성 촉진 영역(316)이 제공된다. 트랜지스터(304)의 소스 전극(312)과 드레인 전극(314) 사이에 중심으로 위치한 유전체 층(310)의 일부분은 그 상에 방향족 잔기를 포함하고 SiCl3 그룹 또는 SiOR3 그룹과 같은 반응성 실리콘 잔기를 내포하는 잔기를 포함하는 조성물의 코팅으로 또한 구성된 반도체 결정 핵형성 촉진 영역(318)이 제공된다. SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 포함하는 이러한 코팅의 잔기는 화학적으로 유인되고 유전체 층(130) 내의 실리콘에 병치된다. 이러한 코팅의 방향족 잔기는 그렇게 유인되지 않고 따라서 유전체 층(310)으로부터 떨어져 대면하도록 위치한다. 반도체 결정 형성 촉진 영역(316 및 318)이 너무 두꺼운 경우, 제각기의 반도체 층(326 및 328) 내로의 전하 주입이 어려울 수 있다. 그러므로, 바람직하게 일 실시예에서, 반도체 결정 핵형성 촉진 영역(316 내지 318)은 약 5 나노미터 미만의 두께(h)를 갖는다.
반도체 결정 핵형성 촉진 영역(316 및 318)을 제외한 유전체 층(310) 부분은 비 방향족 잔기을 포함하고 SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 내포하는 잔기를 포함하는 조성물의 코팅으로 구성된 공존성의 반도체 결정 핵형성 억제 영역(320)이 제공된다. SiCl3 그룹 또는 SiOR3 그룹과 같은 반응성 실리콘 원자를 포함하는 이러한 코팅의 잔기는 화학적으로 유인되고 유전체 층(130) 내의 실리콘에 병치된다. 이러한 코팅의 비-방향족 잔기는 그렇게 유인되지 않고 따라서 유전체 층(310)으로부터 떨어져 대면하도록 위치한다. 동시에, 영역(316,318 및 320)은 유전체 기판(310) 상에 패터닝된 코팅을 정의하되, 방향족 그룹을 포함하는 코팅만이 반도체 결정 핵형성 촉진 영역(316 및 318)에 제공된다. 다결정 반도체는 트랜지스터(302 및 304)의 제각기의 반도체 결정 핵형성 촉진 영역(316 및 318) 상에 존재하고, 소스 및 드레인 전극과 접촉하여 높은 전하 캐리어 이동성을 갖는 채널 영역을 형성한다.
도 4는 도 3의 라인(4-4)을 따라 절취한 박막 트랜지스터(302 및 304)의 예시적인 실시예(300)의 단면도를 도시한다. 소스 전극(306 및 312) 및 드레인 전극(308 및 314)은 유전체 층(310) 상에 지탱된다. 유전체 층(310)은 게이트 전극(322) 상에 지탱된다. 게이트 전극(322)은 지탱 기판(324) 상에 지탱된다. 트랜지스터(302 및 304)의 제각기의 반도체 결정 핵형성 촉진 영역(316 및 318)은 유전체 층(310) 상에 지탱되고 방향족 잔기를 포함하고 SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 내포하는 잔기를 포함하는 조성물의 코팅으로 구성된다. 반도체 층(326)은 소스 전극(306), 드레인 전극(308)과 접촉하고, 반도체 결정 핵형성 촉진 영역(316) 상에 존재한다. 반도체 층(328)은 소스 전극(312), 드레인 전극(314)과 접촉하고, 반도체 결정 핵형성 촉진 영역(318) 상에 존재한다. 반도체 결정 핵형성 억제 영역(330,332 및 334)은 총괄적으로 유전체 층(310) 상에 반도체 핵형성 억제 영역(320)을 형성하고 비 방향족 잔기를 포함하고 SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 내포하는 잔기를 포함하는 조성물의 코팅으로 구성된다. 소스 전극(306 및 312), 드레인 전극(308 및 314) 및 게이트 전극(322)은 박막 트랜지스터(302 및 304)가 일부분을 형성하는 전기 회로(도시되어 있지 않음)와 통신한다. 또 다른 실시예에서, 전극(306,308,312 및 314)은 유전체 층(310) 내에서 반도체 층(326 및 328)이 유전체 층(310)의 표면(311)과 실질적으로 동일한 높이이도록 내장된다.
도 4를 참조하면, 반도체 결정 핵형성 영역(316 및 318)은 선택된 방향족 유기 반도체의 핵형성을 조장하는 방향족 잔기를 포함하는 유전체 물지로 구성되어 트랜지스터(302 및 304)에 대한 채널 영역을 구성하는 반도체 영역(326 및 328)을 형성한다. 동시에, 반도체 결정 핵형성 억제 영역(330,332 및 334)으로 구성된 반도체 핵형성 억제 영역(320)은 선택된 방향족 유지 반도체에 대해 실질적으로 보다 적게 또는 사실상 거의 핵형성을 허용하지 않는다. 일 실시예에서, 반도체 핵형성 억제 영역(320)은 생략된다. 그러나, 이러한 생략은 유전체 기판(310) 상의 반도체 결정의 랜덤한 핵형성을 허용할 수 있다.
또 다른 실시예에서, 도 4에 도시된 소스 전극(106 및 112) 및 드레인 전극(108 및 114)의 각각의 표면은 도 1 및 도 2에 관련하여 설명한 바와 같이 전극에 결합될 수 있는 티올 잔기와 이어서 도포될 방향족 반도체와 상호작용하도록 배치된 방향족 잔기를 포함하는 조성물의 코팅으로 구성된 반도체 결정 핵형성 촉진 영역(116,118,120 및 122)이 제공된다. 또한 도 1 및 도 2와 관련하여 위에서 설명한 바와 같이, 소스 전극(106 및 112) 및 드레인 전극(108 및 114) 각각의 표면은 각 종단에서 전극에 결합될 수 있는 티올 잔기와 이어서 도포될 방향족 반도체와 상호작용하도록 배치된 비 방향족 잔기를 포함하는 조성물의 코팅으로 구성되는 반도체 결정 핵형성 억제 영역(124 및 126, 132 및 134, 128 및 130, 136 및 138)이 더 제공된다. 이러한 방식으로, 도 3에 도시된 반도체 결정 핵형성 촉진 영역(316 및 318) 및 도 1에 도시된 반도체 결정 핵형성 촉진 영역(116,118,120 및 122)은 총괄적으로 방향족 유기 반도체의 결정의 핵형성을 조장하는 패터닝된 영역을 구성한다. 또한, 도 3에 도시된 반도체 결정 핵형성 억제 영역(320) 및 도 1에 도시된 반도체 결정 핵형성 억제 영역(124 내지 138)은 총괄적으로 방향족 유기 반도체의 결정의 핵형성을 억제하는 패터닝된 영역을 구성한다.
예시적인 박막 트랜지스터(302)의 동작에서, 게이트 전극(322)에 인가된 전압은 소스 전극(306)과 드레인 전극(308) 사이의 전하 캐리어 흐름을 제어하는데 사용될 수 있다. 유사하게, 예시적인 박막 트랜지스터(304)의 동작에서, 게이트 전극(322)에 인가된 전압은 소스 전극(312)과 드레인 전극(314) 사이의 전하 캐리어 흐름을 제어하는데 사용될 수 있다. 예시적인 박막 트랜지스터(302)의 아래에 놓이는 게이트 전극(322) 부분은 예시적인 박막 트랜지스터(304)의 아래에 놓이는 게이트 전극(322) 부분으로부터 분리되어 전기적으로 격리될 수 있다. 박막 트랜지스터(302)에서, 전하 캐리어는 소스 전극(306)과 드레인 전극(308) 사이에서 반도체 층(326)을 통해 운반된다. 유사하게 박막 트랜지스터(304)에서, 전하 캐리어는 소스 전극(312)과 드레인 전극(314) 사이에서 반도체 층(328)을 통해 운반된다.
도 5는 일반적으로 참조번호(502 및 504)로 도시된 두 개의 박막 트랜지스터의 예시적인 실시예(500)를 도시한다. 박막 트랜지스터(502)는 반도체 층(510) 상에서 이격된 배열로 있는 소스 전극(506) 및 드레인 전극(508)을 포함한다. 박막 트랜지스터(504)는 반도체 층(516) 상에서 이격된 배열로 있는 소스 전극(512) 및 드레인 전극(514)을 포함한다. 트랜지스터(502 및 504)는 SiO2 또는 실록산과 같이 실리콘을 포함하는 물질로부터 제조되는 유전체 층(518)에의해 지탱된다.
도 6은 도 5의 라인(6-6)을 따라 절취한 박막 트랜지스터(502 및 504)의 예시적인 실시예(500)의 단면도이다. 트랜지스터(502)의 소스 전극(506) 및 드레인 전극(508)은 반도체 층(510) 상에 존재한다. 트랜지스터(504)의 소스 전극(512) 및 드레인 전극(514)은 반도체 층(516) 상에 존재한다. 반도체 층(510)은 반도체 결정 핵형성 촉진 영역(520) 상에 존재하되, 이러한 촉진 영역은 방향족 잔기를 포함하고 SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 내포하는 잔기를 포함하는 조성물의 코팅으로 구성된다. 반도체 층(516)은 반도체 결정 핵형성 촉진 영역(520) 상에 존재하되, 이러한 촉진 영역은 방향족 잔기를 포함하고 SiCl3 그룹 또는 SiOR3 그룹과 같은 반응성 실리콘 원자를 내포하는 잔기를 포함하는 조성물의 코팅으로 구성된다. 반도체 결정 핵형성 촉진 영역(520 및 522)은 유전체 층(518) 상에 존재한다. SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 포함하는 코팅의 잔기는 화학적으로 유인되고 유전체 층(518) 내의 실리콘에 병치된다. 이러한 코팅의 방향족 잔기는 그렇게 유인되지 않고 따라서 유전체 층(518)으로부터 떨어져 대면하도록 위치한다. 반도체 결정 핵형성 촉진 영역(520 및 522)이 너무 두꺼운 경우, 반도체 층(510 및 516) 내로의 전하 주입이 어려울 수 있다. 그러므로, 바람직하게 일 실시예에서, 반도체 결정 핵형성 촉진 영역(520 내지 522)은 약 5 나노미터 미만의 두께(d)를 갖는다.
비 방향족 잔기를 포함하고 SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 내포하는 잔기를 포함하는 조성물의 코팅으로 구성된 반도체 결정 핵형성 억제 영역(524,526 및 528)은 반도체 결정 핵형성 촉진 영역(520 및 522)을 에워싼다. SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 포함하는 이러한 코팅의 잔기는 화학적으로 유인되고 유전체 층(518) 내의 실리콘에 병치된다. 이러한 코팅의 비 방향족 잔기는 그렇게 유인되지 않고 따라서 유전체 층(518)으로부터 떨어져 대면하도록 위치한다. 반도체 결정 핵형성 억제 영역(524, 526 및 528)은 반도체 결정 핵형성 촉진 영역(520 및 522)을 지탱하지 않는 유전체 층(518)의 부분 상에 도 5에 도시된 반도체 결정 핵형성 억제 영역(530)을 총괄적으로 형성한다. 동시에, 영역(520,522,524,526 및 528)은 유전체 기판(518) 상에 패터닝된 코팅을 정의하되, 방향족 그룹을 포함하는 코팅만이 반도체 결정 핵형성 촉진 영역(520 및 522)에 제공된다. 반도체 결정 핵형성 촉진 영역(520 및 522)은 그들의 표면 상에 반도체 결정 핵의 형성을 조장한다. 동시에, 반도체 핵형성 억제 영역(530)은 선택된 방향족 유기 반도체의 핵형성을 실질적으로 보다 적게 또는 사실상 거의 허용하지 않는다. 반도체 결정 핵형성 촉진 영역(520) 상의 반도체 층(510)은 소스 전극(506)과 드레인 전극(508)과 접촉하여, 높은 전하 캐리어 이동성을 갖는 채널 영역을 형성한다. 반도체 결정 핵형성 촉진 영역(522) 상의 반도체 층(516)은 소스 전극(512)과 드레인 전극(514)과 접촉하여, 높은 전하 캐리어 이동성을 갖는 채널 영역을 형성한다. 일 실시예에서, 반도체 핵형성 억제 영역(530)은 생략된다. 그러나, 이러한 생략은 유전체 기판(518) 상의 반도체 결정의 랜덤한 핵형성을 허용할 수 있다. 유전체 층(518)은 게이트 전극(532) 상에 지탱된다. 게이트 전극(532)은 지탱 기판(534) 상에 지탱된다. 소스 전극(506 및 512), 드레인 전극(508 및 514) 및 게이트 전극(532)은 박막 트랜지스터(502 및 504)가 일부분을 형성하는 전기 회로(도시되어 있지 않음)와 통신한다.
예시적인 박막 트랜지스터(502)의 동작에서, 게이트 전극(532)에 인가된 전압은 소스 전극(506)과 드레인 전극(508) 사이의 전하 캐리어 흐름을 제어하는데 사용될 수 있다. 유사하게, 예시적인 박막 트랜지스터(504)의 동작에서, 게이트 전극(532)에 인가된 전압은 소스 전극(512)과 드레인 전극(514) 사이의 전하 캐리어 흐름을 제어하는데 사용될 수 있다. 예시적인 박막 트랜지스터(502)의 아래에 놓이는 게이트 전극(532) 부분은 예시적인 박막 트랜지스터(504)의 아래에 놓이는 게이트 전극(532) 부분으로부터 분리되어 전기적으로 격리될 수 있다. 박막 트랜지스터(502)에서, 전하 캐리어는 소스 전극(506)과 드레인 전극(508) 사이에서 반도체 층(510)을 통해 운반된다. 유사하게, 박막 트랜지스터(504)에서, 전하 캐리어는 소스 전극(512)과 드레인 전극(514) 사이에서 반도체 층(516)을 통해 운반된다.
위에서 설명한 도 1 내지 도 6은 예시적이고 비 제한적인 실시예에 관한 것이다. 예를 들어, 도 1 내지 도 6에 도시된 각각의 실시예는 두 개의 박막 트랜지스터를 도시한다. 다른 실시예는 임의의 원하는 수량의 박막 트랜지스터를 포함할 수 있다. 예를 들어, 박막 트랜지스터는 집적 회로에 통합될 수 있다. 박막 트랜지스터에 대한 다른 설계가 이용될 수 있다.
본 발명에 따른 다른 실시예를 박막 트랜지스터와 관련하여 설명할 것이다. 그러나, 본 명세서의 개시물은 별개의 영역으로 반도체의 측면 패터닝을 요구하는 박막 트랜지스터 이외의 다른 장치로 더 연장될 수 있다는 것을 이해될 것이다. 예를 들어, 유사한 방식으로 다이오드가 생성될 수 있다. 본 명세서에서의 개시물을 사용하여 제조될 수 있는 다른 예시적인 반도체 전자 장치는 발광 장치, 광검출 장치, 광기전 셀, 광도전성 셀, 광저항 셀, 광다이오드 및 광스위치를 포함한다.
박막 트랜지스터를 제조할 때 이용될 반도체 결정 핵형성 촉진 영역 및 반도체 핵형성 억제 영역을 구성하는 코팅물을 형성하는 적절한 조성물은 이용될 방향족 유기 반도체의 조성물 및 그들이 증착되게 될 기판의 조성물에 따라 선택된다. 일 실시예에서, 금, 은, 백금, 팔라듐, 구리, 또는 이러한 요소의 합금을 포함하는 조성물로부터 제조되는 코팅물이 소스 및 드레인 전극에 도포된다. 티올 화합물은 이들 요소들에 강하게 결합된다. 따라서, 이 조성물은, 소스 및 드레인 전극에 조성물의 결합을 용이하게 하고 또한 이 조성물이 이어서 도포될 방향족 유기 반도체와 접촉할 수 있는 소스 및 드레인 전극의 표면으로부터 이 조성물의 다른 잔기의 배향이 멀어지도록 하는 것을 용이하게 하는 티올 그룹이 제공될 수 있다. 또 다른 실시예에서, SiO2 또는 실록산과 같은 실리콘을 포함하는 유전체 층에 코팅이 도포된다. 이러한 유전체 층은 SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 내포하는 잔기와 상호작용할 수 있다. 예를 들어, R은 메틸 또는 에틸일 수 있다. 따라서, 조성물은, 소스 및 드레인 전극에 조성물의 결합을 용이하게 하고 또한 이 조성물이 이어서 도포되게 될 방향족 유기 반도체와 접촉할 수 있는 소스 및 드레인 전극의 표면으로부터 이 조성물의 다른 잔기의 배향이 멀어지도록 하는 것을 용이하게 하는 SiCl3 그룹 또는 SiOR3 그룹을 내포하는 잔기가 제공될 수 있다. 이어서 도포되게 될 방향족 유기 반도체와 상호작용하도록 의도되는 코팅 조성물의 잔기의 구조를 선택하는 경우 사용될 방향족 유기 반도체의 조성물을 고려한다. 반도체 결정 핵형성 촉진 영역을 구성하는 코팅을 형성하는 조성물은 코팅 기판으로부터 멀리 배향된 경우 상호작용할 수 있고 이어서 도포되게 될 방향족 반도체의 핵형성을 조장할 수 있는 방향족 잔기를 더 포함한다. 일 실시예에서, 이러한 방향족 잔기는 선택된 방향족 반도체에 존재하는 공액형 방향족 파이-전자에서 8개의 이러한 파이-전자를 뺀 수와 적어도 동일한 만큼 큰 수의 공액형 방향족 파이-전자(이하, 파이 전자의 "영향력있는 양")를 갖도록 선택된다. 또 다른 실시예에서, 이러한 방향족 잔기는 선택된 방향족 반도체에 존재하는 공액형 방향족 파이-전자에서 2개의 이러한 파이-전자를 뺀 수와 적어도 동일한 만큼 큰 영향력있는 양인 다수의 공액형 방향족 파이 전자를 갖도록 선택된다. 반도체 결정 핵형성 억제 영역을 구성하는 코팅을 형성하는 조성물은 코팅 기판으로부터 멀리 배향된 경우 상호작용할 수 있고 이어서 도포되게 될 방향족 반도체의 핵형성을 억제할 수 있는 비 방향족 잔기를 더 포함한다. 이와 달리, 반도체 결정 핵형성 억제 영역을 구성하는 코팅을 형성하는 조성물은 선택된 방향족 반도체에 존재하는 공액형 방향족 파이-전자에서 8개의 이러한 파이-전자를 뺀 동일한 수보다 크지 않은 다수의 공액형 방향족 파이-전자(이하, 파이 전자의 "비영향력있는 양")를 갖도록 선택된다.
티올 화합물이 사용되는 실시예에서, 티올 그룹은 금, 은, 백금, 팔라듐, 구리 또는 합금으로 제조되는 전극과 공유 결합을 형성한다. 따라서, 화합물의 분자가 금 전극과 접촉하는 패턴으로 배치되는 경우, 그들은 티올 잔기쪽으로 배향되어 금 전극을 대면하고 그런 다음 원하는 패턴의 분자를 금 전극에 고정시키는 공유 티오 결합(covalent thio bonds)을 형성한다. 화합물 상의 이러한 티올 그룹의 위치는 결과적인 반도체 결정 핵형성 촉진 및 억제 영역의 유효성을 최대화하도록 선택될 수 있다. 예를 들어, 티올 그룹은 화합물의 분자의 종축의 최단에 위치하여, 결과적인 결합 분자는 전극의 표면에 수직으로 배향될 수 있다. 이러한 방식으로, 화합물의 분자의 매우 잘 정렬된 자기 조립된 단분자층(highly ordered self-assembled monolayer)은 전극의 패터닝된 영역 상에 마련될 수 있다. 다수의 티올 그룹을 갖는 화합물은 반도체 결정 핵형성 촉진 영역을 마련하는 것과 관련하여 사용되기에는 덜 바람직한데, 그 이유는 분자와 금 전극 사이의 결과적인 다수의 결합 장소는 단분자층 및 방향족 유기 반도체에 대한 결과적인 핵형성 장소의 정렬된 어셈블리를 저하시키기 때문이다.
SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 포함하는 화합물이 사용되는 실시예에서, 실리콘 함유 그룹은 실리콘을 포함하는 유전체 층과의 공유 결합을 형성한다. 따라서, 화합물의 분자가 금 전극과 접촉하는 패턴으로 배치되는 경우, 그들은 실리콘 함유 잔기쪽으로 배향되어 유전체 기판을 대면하고 그런 다음 원하는 패턴의 분자를 유전체 기판에 고정시키는 공유 결합을 형성한다. 화합물 상의 이러한 실리콘 함유 그룹의 위치는 결과적인 반도체 결정 핵형성 촉진 및 억제 영역의 유효성을 최대화하도록 선택될 수 있다. 예를 들어, 실리콘 함유 그룹은 화합물의 분자의 종축의 최단에 위치하여, 결과적인 결합 분자는 전극의 표면에 수직으로 배향될 수 있다. 이러한 방식으로, 화합물의 분자의 매우 잘 정렬된 자기 조립 단분자층은 전극의 패터닝된 영역 상에 마련될 수 있다. 다수의 실리콘 함유 그룹을 갖는 화합물은 반도체 결정 핵형성 촉진 영역을 마련하는 것과 관련하여 사용되기에는 덜 바람직한데, 그 이유는 분자와 유전체 기판 사이의 결과적인 다수의 결합 장소가 단분자층 및 방향족 유기 반도체에 대한 결과적인 핵형성 장소의 정렬된 어셈블리를 저하시키기 때문이다.
반도체의 핵형성이 기판 표면상에 일단 이루어지면, 반도체 결정은 반도체 핵으로부터 성장할 수 있다. 결과적으로, 별개의 다결정 반도체 영역은, 일반적으로 반도체 증착이 결여되거나, 또는 비교적 작고 격리된 결정에 의해 특징지워지는 영역에 의해 원하는 대로 결개로 패턴 어레이 내에서 성장한다. 이러한 식으로, 방향족 유기 반도체는 요구되는 패턴의 기판에 도포되어 박막 트랜지스터를 형성할 수 있다.
정공을 운반할 수 있는 예시적인 p형 반도체에 대해, 도전률은 공식(σ=enμd)에 의해 근사화되는데, μd는 캐리어 이동성이고, e는 캐리어 상의 전하이며 n은 자유 캐리어의 밀도이다. 따라서, 도전률은 이동성에 비례한다. 이동성은 쉽게 측정될 수 있고, 대응 도전률은 근사화될 수 있다. 방향족 유기 반도체를 포함하는 장치의 도전률은 결정입자의 크기 및 분리에 따라 달라진다. 결정입자의 크기 분포는 예를 들어 소스와 드레인 사이와 같이 원점에서 목적지까지 전송될 수 있도록 하기 위해 전하 캐리어에 의해 얼마나 많은 결정입자가 실질적으로 통과되어야 하는지를 결정한다. 결정입자 사이의 분리는 도절률에 대한 비 결정영역의 영향을 결정한다. 예를 들어, 특정 반도체 물질에 대한 최대의 입자간 터널링 거리보다 큰 거리로 분리되는 결정입자는 전하 캐리어에 대해 비도전성 경로를 구성할 수 있다. 유기 반도체의 결정입자 내의 도전률은 또한 전하 캐리어 에너지 레벨 및 결정 내의 분자 오버랩에 따라 달라진다.
사용될 수 있는 하나의 방향족 유기 반도체는 테트라센이다. 테트라센은 네 개의 방향족 고리를 갖는 선형 아센(linear acene)이다. 테트라센의 필름은 정공을 통해 도전성 운반을 할 수 있다. 예를 들어, 테트라센의 다결정 필름은 일반적으로 실온에서 약 10-5cm2/Vs 내지 약 0.01 cm2/Vs의 범위 내에서, 낮은 이동성을 제공한다. 이와 대조적으로, 테트라센의 결정화가 조장되는 경우, 실온에서 약 0.1 cm2/Vs 내지 약 1cm2/Vs의 범위 내의 이동성이 달성될 수 있다.
일 실시예에서, 방향족 유기 반도체로서 모노클로로테트라센(monochlorotetracene)이 사용된다. 예를 들어, 클로린 원자는 분자의 내부 벤젠 고리 중 하나에 결합될 수 있다. 테트라센은 일반적인 용매에서 쉽게 용해되지 않는다. 메틸렌 클로라이드 내에서 테트라센의 용해성은 약 0.125mg/ml이고, 메틸렌 클로라이드 내에서 모노클로로테트라센의 용해성은 약 25mg/ml이다. 따라서, 모노클로로테트라센은 예를 들어 메틸렌 클로라이드 내에서 약 200배 더 큰 훨씬 높은 용해성을 가져, 용액으로부터 결정 형성을 증가시킬 수 있다. 이와 달리, 알킬 또는 할로겐 잔기와 같은 또 다른 치환물을 갖는 테트라센이 사용될 수 있다. 일반적으로, 방향족 반도체 분자 상의 비 방향족 치환물은 파이 결합을 분열시키고 따라서 격자 내에서 함께 적층될 수 있는 분자의 능력을 감소시키고 조속히 결정화하는데 사용될 수 있다. 이 실시예에서, 반도체 결정 핵형성 촉진 영역을 구성하는 코팅물에 대한 화합물의 조성은 파이 전자의 영향력있는 양을 갖도록 선택된다. 일 실시예에서, 반도체 결정 핵형성 촉진 영역을 구성하는 코팅물에 대한 화합물의 조성은 예를 들어 페닐 그룹이 상호 파라 결합(mutually para-bonded)될 수 있는 트리페닐 그룹을 포함한다. 이 실시예에서, 화합물 내의 페닐 그룹 중 하나는 금 기판에 화합물의 결합을 용이하게 하는 티올 그룹을 포함할 수 있다. 이렇게 하기 위해, 예를 들어, 반도체 결정 핵형성 촉진 영역을 형성하는 코팅 화합물은 트리페닐티올일 수 있다. 또한 이 실시예에서, 화합물 내의 페닐 그룹 중 하나는 실리콘을 포함하는 유전체 층과의 결합을 용이하게 하기 위한 SiCl3 그룹 또는 SiOR3 그룹을 포함할 수 있다. 이렇게 하기 위해, 예를 들어, 반도체 결정 핵형성 촉진 영역을 형성하는 코팅 조성물은 트리페닐-트리클로로실레인 또는 트리페닐 트리에톡시실레인을 포함할 수 있다. 또 다른 실시예에서, 방향족 유기 반도체로서 안트라센이 사용된다. 이 실시예에서, 반도체 결정 핵형성 촉진 영역을 구성하는 코팅물에 대한 화합물의 조성은 파이 전자의 영향력있는 양을 갖도록 선택된다.
클로로테트라센 및 안트라센에 대한 앞선 실시예에서, 반도체 결정 핵형성 억제 영역을 형성하는 코팅물의 조성은 일반적으로 파이 전자의 비 영향력있는 양을 갖는다. 클로로테트라센 및 안트라센과 관련된 일 실시예에서, 반도체 결정 핵형성 억제 영역을 형성하는 코팅물의 조성은 비페닐, 페닐, 알칸, 카르볼실릭 에시드, 플루오르화된 탄화수소 및 프로필 아민을 포함하는 그룹으로부터 선택되는 잔기를 포함하는 예시적인 화합물을 포함한다. 따라서, 금 전극 상에 반도체 결정 핵형성 억제 영역을 형성하는 코팅물에 사용되는 예시적인 화합물은 비페닐티올, 벤질티올, 도데칸티올, NH2-(CH2)3SH 및 HOOC-(CH2)11 -SH를 포함한다. 또한, 실리콘을 포함하는 유전체 층 상에 반도체 결정 핵형성 억제 영역을 형성하는 코팅물에 사용되는 예시적인 화합물은 비페닐-트리클로로실레인, 비페닐-트리에톡시실레인, 페닐-트리클로로실레인, 페닐-트리에톡시실레인, 도데칸-트리클로로실레인, 도데칸-트리에톡시실레인, NH2-(CH2)3Si-(OR)3, HOOC-(CH2) 11Si-(OR)3, NH2-(CH2)3Si-Cl3 및 HOOC-(CH2)11SiCl3를 포함한다.
본 명세서의 개시물은 마찬가지로 다른 방향족 반도체 및 혼합된 방향족 반도체로 연장한다는 것이 이해될 것이다. 또 다른 실시예에서, 5,5'-비스-(4-에틸페닐)2,2'-비티오펜 또는 5,5'-비스-(8-헥시플로오린-1-일)2,2'-비티오펜과 같은 비티오펜이 반도체로서 사용된다. 또 다른 예시적인 실시예에서, 섹시티피오펜 또는 벤조티피오펜 2량체와 같은 티피오펜이 반도체로서 사용된다. 사용될 수 있는 또 다른 예시적인 티피오펜 화합물은 5개의 말단 위치에서 길이가 약 4 내지 약 12개의 원자로 이루어진 선형 알킬 또는 알콕시아킬 체인으로 치환되지 않은 또는 치환된 2,5-연결된 티피오펜 테트라머스, 펜타머스 및 헥사머스와, 예를 들어 디헥시란트라디티오펜을 포함하는 안트라디티오펜 및 이들의 말단 디알킬 유도체와, 리기오레귤러 폴리(3-헥실티오펜)와, 티오펜 올리고머를 대신에 위에서 설명한 바와 같이 치환되지 않은 또는 치환된, 예를 들어 1,4-비스(5-(5-헥실티엔-2-일)티엔-2-일)벤젠(DHT4Ph)를 포함하는 길이가 약 5개의 고리인 2,5-연결된 티오펜 고리 및 1,4-연결된 벤젠 고리의 코-올리고머를 포함한다. DHT4Ph는 벤젠 고리의 소스로서 1,4-디요오드벤젠을 사용하여, W.Li 등의 Chem. Mater., Vol. 11, page 458(1999)- 본 명세서에서 그 전체 내용이 인용됨 -에서 헥실레이트형 5- 및 6-고리의 화합물에 대해 설명한 절차에 따라 합성될 수 있다. 예를 들어 안트라센, 펜타센 및 헥사센과 같은 다른 치환된 및 치환되지 않은 아센과, 다른 비티오펜과, 다른 티오펜과, 예를 들어 구리 프탈로시아닌 및 과플로오르화된 구리 프탈로시아닌를 포함하는 프탈로시아닌과, 나프탈렌-1,4,5,8-테트라카복실릭 디이미드 화합물과, 나프탈렌-1,4,5,8-테트라카보실릭 디안히드라이드 및 11,11,12,12-테트라시아노나프토-2,6-퀴노디메탄도 사용될 수 있다. 예를 들어, Dimitrakopoulos 등의 미국 특허 번호 제 5,981,970 호와, Bauntech 등의 미국 특허 번호 제 5,625,199 호와, Garnier 등의 미국 특허 번호 제 5,347,144 호 및 Klauck, Hagen 등의 "Deposition: Pentacene organic thin-film transistor and ICs," Solid state Technology, Vol. 43, Issue 3, March 2, pp, 63-75를 참조하라. 본 단락에서 인용한 앞서 설명한 특허 및 기사의 전체 내용은 본 명세서에서 그대로 참조로서 인용된다.
펜타센은 특히 바람직한 유기 반도체인데, 그 이유는 실온에서 약 1 cm2/Vs 내지 약 5cm/Vs의 범위 내의 이동성을 갖는 단일 결정이 구성될 수 있기 때문이다. 그러나, 펜타센은 일반적인 용매로는 쉽게 용해되지 않는다. 일 실시예에서, 클로로펜타센 같은, 용매 내에서 강화된 용해성을 갖는 펜타센 유도체가 반도체로서 이용된다. 또한 예를 들어, 테트라메틸펜타센 또는 테트라에틸펜타센이 사용될 수 있다. 또 다른 실시예에서, 용해가능한 펜타센 전구체가 반도체로서 이용되고 이후에 그 자체가 펜타센으로 전환된다. 펜타센 전구체는 예를 들어 Dimitrakopoulos 등의 미국 특허 번호 제 5,981,970 호에 개시되어 있다.
본 명세서의 개시물은 마찬가지로 반도체 결정 핵형성 촉진 영역을 구성하는 다른 코팅 조성물로 연장한다는 것을 이해될 것이다. 일 실시예에서, 반도체 결정 핵형성 촉진 영역을 형성하는데 사용되는 조성물은 공액형 파이 결합을 갖는 적어도 세 개의 방향족 고리를 구비한 방향족 잔기를 포함하는 화합물을 포함한다. 또 다른 실시예에서, 방향족 잔기를 포함하는 화합물은 적어도 세 개의 상호 연결된 벤젠 고리를 포함하되, 위에서 설명한 티올 또는 반응성 실리콘 함유 그룹은 화합물 분자의 말단에 위치한다. 벤젠 고리는 알킬 결합을 통해 상호 다리 연결(bridged)될 수 있거나 또는 융합(fused)될 수 있다. 벤젠 고리는 서로 직선 체인으로 배향될 수 있고 파라 위치를 통해 결합될 수 있으며, 또는 브랜칭 및 비 파라 결합을 포함할 수 있다. 예를 들어, 파라-테르페닐, 파라-쿼터페닐, 파라-펜타페닐 및 파라-섹시페닐과 같은 올리고(파라-페닐엔즈)가 사용될 수 있다. 파라-테르페닐 및 파라-쿼터페닐은 시그마-알드리치사로부터 상업적으로 입수가능하다. 파라-섹시페닐은 도쿄 카세이 코교사로부터 상업적으로 입수가능하다. 또 다른 실시예에서, 비 방향족 영역은 화합물의 방향족 영역과 티올 또는 반응성 실리콘 그룹 사이에 삽입될 수 있다. 예를 들어, 전체적으로 또는 부분적으로 포화 또는 비포화되고, 또는 지환식 잔기(alicyclic moieties)를 전체적으로 또는 부분적으로 포함하는, 0 내지 약 16개의 탄소 원자를 포함하는 직선- 또는 브랜치형- 체인의 탄화수소 그룹도 사용될 수 있다. 또 다른 실시예에서, 모노티올레이트형 아센 또는 반응성 실리콘 그룹을 포함하고 적어도 세 개의 방향족 고리를 포함하는 아센이 방향족 화합물로서 이용된다. 예를 들어, 이 아센은 안트라센, 테트라센 또는 펜타센일 수 있다. 또 다른 실시예에서, 앞서 설명한 화합물의 벤젠 고리는 피리딘 또는 피롤 잔기와 같은 다른 방향족 시스템으로 전체적을 또는 부분적으로 치환된다. 바람직하게, 화합물의 혼합물의 사용을 피하는데, 그 이유는 전형적으로 그들은 정렬된 자기 조립형 단분자층을 형성하지 않을 것이기 때문이다.
본 명세서에서의 개시물은 마찬가지로 반도체 결정 핵형성 억제 영역을 구성하는 다른 코팅 조성물까지 연장한다는 것을 이해될 것이다. 화합물은 예를 들어 지방성 또는 지환식의 잔기를 포함할 수 있고, 화합물은 비 방향족 잔기가 이어서 도포되게 될 방향족 반도체와 인터페이싱하도록 설계된다. 또 다른 실시예에서, 화합물은 탄화수소, 헤테로원자 또는 다른 충전된 또는 방전된 잔기를 더 포함할 수 있다. 예를 들어, 전체적으로 또는 부분적으로 포화된 또는 불포화되고, 전체적으로 또는 부분적으로 지환식 잔기도 포함하는 직선- 또는 브랜치형 체인의 탄소수소 잔기가 사용될 수 있다. 예를 들어, 2 내지 16개의 탄소 원자를 포함하는 알칸 티올 및 실레인이 사용될 수 있다. 예시적인 화합물은 언데실티올, 도데실티올, 언데실-트리클로로실레인 및 도데실-트리에톡시실레인를 포함한다. 일 실시예에서, 반도체 결정 핵형성 억제 영역을 형성하는데 사용되는 조성물은 방향족 반도체에 대한 친화력을 더 감소시키는 충전된 그룹을 포함한다. 바람직하게, 이러한 충전된 그룹은 티올 또는 반응성 실리콘 그룹이 위치하는 종단(longitudinal end)의 반대편에 있는 화합물의 종단에 또는 그 근처에 위치한다. 일 실시예에서, 음으로 충전된 카르복실릭 에시드, 설포네이트 또는 포스포네이트 그룹이 화합물 상에 그렇게 제공된다. 또 다른 실시예에서, 양으로 충전된 아미노 그룹은 화합물 상에 그렇게 제공된다. 또 다른 실시예에서, 이 화합물은 탄화수소, 헤테로원자 또는 다른 충전된 또는 방전된 잔기를 더 포함할 수 있다. 예를 들어, 화합물은 트리데카플루오로-1,1,2,2-테트라히드로-옥틸-트리에톡시실레인 또는 4-메르카프토-1-플루오로벤제과 같은 플루오린과 같은 할로겐으로 치환될 수 있다.
또 다른 실시예에서, 반도체 결정 핵형성 억제 영역을 구성하는 코팅 조성물은 다수의 방향족과 한쪽 끝에 티올 또는 반응성 실리콘 그룹을 포함하고, 방향족 파이 결합 상호작용으로부터 방향족 반도체를 차폐하기에 충분한 크기(mass)의 비 방향족 그룹을 다른쪽 끝에 포함하는 화합물을 포함한다. 또 다른 실시예에서, 반도체 결정 핵형성 억제 영역을 구성하는 코팅 조성물은 패터닝될 기판 상에 비결정의, 랜덤한 상태로 증착되는 화합물의 분자를 포함한다.
티올 종료된 공액형 올리고머(thiol-terminated conjugated oligomers)를 합성하는 일반적인 절차는 B. de Boer, H. Meng, D.F.Perepichka, J. Zheng, Y.Chabal, F. Wudl, P.G. Van Patten과, Z.Bao, "Synthesis and Characterization of Conjugated Mono-and Dithiol Oligomers and Characterization of Their Self-Assembled Monolayers", Langmuir, 19,pp.4272-4284,2003에 요약되어 있다. 반응성-실리콘-종료된 화합물을 방향족 종단물과 합성하는 일반적인 절차는 Collet, J., 등의 'High Anisotropic Conductivity in Organic Insulator/Semiconductor Momolayer Heterostructure", Applied Physics Letter, Vol.76, No.10, pp. 1339-1341, March 6, 2000에 요약되어 있다. SiCl3 및 SiOR3 화합물을 합성하는 일반적인 절차는 Fritz, G. 및 Matern, E.의 "Carbosilanes Synthesis and Reactions," Springer-Verlag, New York, 1986에 설명되어 있다. 앞서 문서 모두는 본 명세서에서 그대로 인용된다.
또 다른 실시예에서, 알루미늄 산화물을 포함하는 유전체 층은 위에서 설명한 실리콘 함유 유전체 층을 대신해 치환된다. 이러한 실시예에서, 실레인 그룹은 알루미늄 산화물 기판에 결합되기 위한 반도체 결정 핵형성 촉진 영역 및 반도체 결정 핵형성 억제 영역의 패터닝된 영역을 생성하도록 도포될 화합물의 포스포닉 에시드 그룹으로 대체된다. 또 다른 실시예에서, 또 다른 금속 산화물을 포함하는 유전체 층은 위에서 설명한 실리콘 함유 유전체 층을 대신해 치환된다. 이러한 실시예에서, 실레인 그룹은 금속 산화물 기판에 결합하기 위한 카르복실릭 에시드 그룹 또는 -CONHOH 그룹으로 대체된다.
일 실시예에서, 제각각 클로로테트라센 다결정 반도체 영역(140 및 142)을 갖는 도 1 및 도 2에 도시된 박막 트랜지스터(102 및 104)가 도 7에 도시된 예시적인 방법(700)에 의해 제조된다.
도 7을 참조하면, 단계(705)에서, 도 2에 도시된 지탱 기판(146)으로서 동작하는 실리콘 웨이퍼가 제공된다. 이 실리콘 웨이퍼는 트랜지스터(102 및 104)에 대해 구조적 지탱을 제공하고, 실리콘 산화물을 포함하는 산화된 유전체 표면을 갖는다. 이와 다른 실시예에서, 다른 물질로 구성된 지탱 기판이 사용되거나, 또는 지탱 기판(146)이 생략된다.
단계(710)에서, 게이트 전극(144)은 지탱 기판(146)에 부가된다. 게이트 전극(144)은 진공으로 금 요소를 승화시키는 방법, 전자증착시키는 방법 또는 전자없이 증착시키는 방법 등 종래의 다양한 방법으로 부가될 수 있다. 사전에 부가된 게이트 전극을 갖는 실리콘 웨이퍼는 상업적으로 입수가능하다. 또 다른 실시예에서, 게이트 전극(144)은 예를 들어 금, 백금, 팔라듐, 구리, 또는 이러한 요소들의 합금과 같은 또 다른 도전성 금속으로부터 제조된다.
단계(715)에서, 게이트 전극(144) 상에 유전체 층(110)이 제공된다. 유전체 층(110)을 생성하기 위해, 게이트 전극(144)에 전구체 조성물이 부가된다. 예를 들어, 선택된 전구체 조성물은 용매에서 용해될 수 있고 표면 개시된 성장(surface-initiated growth), 스핀 코팅 또는 주조(casting) 기법으로 게이트 전극(144)에 부가될 수 있다. 코팅 및 주조 기법에서, 유전체 층(10)은 예를 들어 선택된 코팅된 또는 주조된 조성물의 건조, 중합 및/또는 경화에 의해 고체 형태로 변환된다. 유전체 층(110)은 무기 또는 유기 조성물과 같은 임의의 유전체의 전구체 조성물로부터 제조될 수 있다. 유전체의 전구체 조성물은 단량체, 저중합체 또는 중합체의 유기 물질, 또는 무기 물질 및 이들의 혼합을 포함할 수 있다. 본 명세서에서 사용되는 "혼합(blends)" 이라는 용어는 대응하는 단량체, 저중합체 및 중합체, 중합체의 혼합물로부터 형성된 공중합체, 또한 어떠한 식으로도 생성된 이들을 포함하는 다른 조성물 및 무기 물질을 포함하는 조성물을 폭넓게 포함한다. 또 다른 실시예에서, 유전체의 전구체 조성물은 예를 들어, 이미드, 아크릴레이트, 메타크릴레이트, 이소시안네이트, 에폭시드, 비닐실레인, 실세스퀴오산, 사이클로알켄 또는 에타크릴레이트와 같이, 유전체 중합체를 형성하도록 중합가능한 유기 화합물을 포함한다.
단계(720)에서, 금 소스 전극(106 및 112) 및 드레인 전극(108 및 114)이 유전체 층(110) 상에 제공된다. 예를 들어, 전극이 위치하게될 표면의 부분을 남겨둔채, 유전체 층(110)의 표면 위에 스틸 섀도우 마스크가 배치될 수 있다. 일 실시예에서, 소스 전극(106)과 드레인 전극(108) 사이의 갭과, 소스 전극(112)과 드레인 전극(114) 사이의 갭은 영역(140 및 142) 상에서 그들 사이에 단일 반도체 결정의 브리지형 성장이 용이하도록 가능한 한 작게 설계된다. 예를 들어, 이러한 갭은 폭이 약 5 마이크론 미만일 수 있다. 부분적으로 형성된 트랜지스터는 유리종(bell jar)과 같은 진공 챔버 내에 배치될 수 있다. 금 금속의 소스는 또한 진공 챔버에 배치되고 섀도우 마스크 위에 금을 증발시키고 증착시켜 소스 전극(106 및 112) 및 드레인 전극(108 및 114)을 생성하도록 가열된다. 소스 및 드레인 전극의 제조용으로 적합한 다른 물질은 금을 대신해 사용될 수 있다. 예를 들어, 은, 백금, 팔라듐, 구리 또는 이러한 요소의 합금이 사용될 수 있다.
단계(725)에서, 금 소스 전극(106 및 112) 및 드레인 전극(108 및 114)은 철저히 세척된다. 예를 들어, 전극은 피라냐 용액과 같은 공격적인 세척 용액에 담겨질 수 있다. 예시적인 피라냐 용액은 황산(98%의 수용액)과 과산화수소(30%의 수용액)의 부피가 2:1의 혼합물을 포함한다. 이어서 이 피라냐 용액에 적절한 시간, 예를 들어 5분 동안 노출되면, 전극은 이온이 제거된 초고순도의 물에서 완전히 세척된다. 전극을 완전히 세척하는 다른 종래의 방법도 사용될 수 있다.
단계(730)에서, 제 1 티올 화합물은 소프트 리쏘그래피 프로세스에 의해 소스 전극(106 및 112) 및 드레인 전극(108 및 114)에 전달된다. 이 프로세스에 따라, 제 1 티올 화합물을 소스 및 드레인 전극에 전달하기 위해 엘라스토머 스탬프가 마련된다. 일 실시예에서, 이러한 엘라스토머 스탬프는 폴리디메틸 실록세인(PDMS)으로부터 제조된다. 예를 들어, 실리콘 엘라스토머 베이스의 10개 부분은 실리콘 엘라스토머 경화제의 일부분과 완전히 혼합되어 스탬프를 형성할 수 있다. 이와 다른 실시예에서, 폴리우레탄과 같은 다른 중합체가 스탬프용으로 사용될 수 있다. 또 다른 배경은 Y.Xia 및 G.M. Whitesides, "Soft Lithography", Angew. Chem. Int. Ed. 1998,37,pp.550-575에 제공되어 있으며, 이는 본 명세서에서 그대로 인용된다.
다음으로, 반도체 결정 핵형성 촉진 층 및 반도체 결정 핵형성 억제 층으로 코팅되게 될 소스 및 드레인 전극 상의 영역에 대한 원하는 위치선정에 대응하도록 패터닝된 양각의 표면을 갖는 실리콘 마스크 웨이퍼가 제공된다. 이러한 마스크 웨이퍼는 예를 들어 종래의 포토레지스트 마스킹 및 에칭 기법에 의해 마련될 수 있다. 이와 다른 실시예에서, 다른 물질로 구성된 마스터 웨이퍼가 사용될 수 있다. 실리콘 마스터 웨이퍼의 패터닝된 표면은 예를 들어 플루오르화와 같은 완화제(release agent)로 처리된다. 이러한 플루오르화는 패터닝된 표면을 트리데카플루오로-1,1,2,2-테트라히드루시틸-티에톡시실레인에 노출시킴으로써 달성될 수 있다. 이 노출은 약 15 동안 기체 상태에서 수행될 수 있다. 이와 다른 실시예에서, 다른 완화제가 사용될 수 있다. PDMS 혼합물은 실리콘 마스터 웨이퍼의 패터닝된 표면상에 쏟아지고, 마스터 웨이퍼는 페트리 접시(petri dish)에 놓여지고 적어도 약 2 시간 동안 약 65도 백분도(°C)의 오븐에서 건조된다. 경화된 PDMS는 다용도 칼에 의해 패터닝된 실리콘 마스터 웨이퍼로부터 제거된다. 예를 들어, Y.Xia 및 G.M. Whitesides, "Soft Lithography", Angew. Chem. Int. Ed. 1998,37,pp.550-575를 참조하라. 이와 다른 실시예에서, 전사 스탬프를 마련하기 위해 마스터 웨이퍼에 선택된 중합체를 부가하는 다른 방법이 사용될 수 있다. 예를 들어, 액체 필름 주조, 스핀 주조 및 증발식 필름 주조가 이용될 수 있다.
티올 종료된 화합물을 포함하는 제 1 용액은 PDMS 스탬프 상에 로딩된다. 이 제 1 티올 용액은 반도체 결정 핵형성 촉진 영역(116-122)을 생성하도록, 또는 반도체 결정 핵형성 억제 영역(124-138)을 생성하도록 설계될 수 있다. 일 실시예에서, 제 1 티올 용액은 반도체 결정 핵형성 촉진 영역(116-122)을 생성하도록 설계된 용질을 포함한다. 이 용질은 방향족 잔기와 예를 들어 (파라-테르페닐)-파라-티올과 같은 위에서 설명한 티올 그룹을 포함하는 화합물이다. 일 실시예에서, 메틸렌 클로라이드 내의 (파라-테르페닐)-파라-티올의 2 밀리몰의 용액이 마련된다. 코튼 애플리케이터는 (파라-테르페닐)-파라-티올 용액 내에 잠겨지고 PDMS 스탬프의 패터닝 표면에 걸쳐 와이핑된다(wiped). PDMS 스탬프는 적어도 약 1분 동안 질소 스트림으로 건조된다. PDMS 스탬프는 금 기판과 같은 수신 표면에 한번 부가되어 과도한 (파라-테르페닐)-파라-티올을 제거한다. 제 1 티올을 PDMS 스탬프에 부가하는 또 다른 방법은 증기 증착, 액체 필름 주조 및 스핀 주조를 포함한다.
PDMS 스탬프는 (파라-테르페닐)-파라-티올의 패터닝된 코팅을 소스 전극(106 및 112) 및 드레인 전극(108 및 114)에 부가하여, 원하는 반도체 결정 핵형성 촉진 영역(116-122)을 생성하는데 사용된다. 반도체 결정 핵형성 촉진 영역(116-122)은 바람직하게 소스 및 드레인 전극 상의 하나의 분자의 두께를 갖는 (파라-테르페닐)-파라-티올 분자의 자기 조립된 단분자층("SAM")이다. 이 SAM은 반도체 결정 핵형성 촉진 영역(116-122)을 구성하도록 의도된 소스 및 드레인 전극 상의 패터닝된 영역에서 또 다른 티올 결합을 차단한다. 패터닝된 코팅은 적어도 약 5분 동안 소스 및 드레인 전극 상에서 방해받지 않은 상태로 유지된다. 각각의 이러한 PDMS 스탬프는 예를 들어 약 6개의 애플리케이션과 같은 몇몇 애플리케이션에 사용될 수 있다. Xia 및 G.M. Whitesides, "Soft Lithography", Angew. Chem. Int. Ed. 1998,37,pp.550-575에 배경 정보가 제공되어 있다.
이와 다른 실시예에서, 제 1 티올의 패터닝된 코팅은 잉크 제트 프린팅, 포토리쏘그래피, 및 전사 시트 또는 웹에서 원하는 기판으로 직접 또는 간접적으로 전사하는 것을 포함하는 프로세스와 같은 방법으로 소스 전극(106 및 112) 및 드레인 전극(108 및 114)에 도포된다.
단계(735)에서, 소스 전극(106 및 112) 및 드레인 전극(108 및 114)을 헹구고 건조시킨다. 예를 들어, 소스 및 드레인 전극은 이소프로패놀로 두 번 헹궈지고 그런 다음 질소 스트림으로 적어도 약 30초 동안 건조된다.
단계(740)에서, 소스 전극(106 및 112) 및 드레인 전극(108 및 114)은 제 2 티올에 노출된다. 제 1 티올이 반도체 결정 핵형성 촉진 영역(116-122)을 생성하도록 설계되는 경우, 제 2 티올은 반도체 결정 핵형성 억제 영역(124-138)을 생성하도록 설계된다. 일 실시예에서, 제 2 티올 용액은 반도체 결정 핵형성 억제 영역(124-138)을 생성하도록 설계된다. 이러한 실시예에서, 제 2 티올은 도데실티올과 같이 앞서 설명한 티올 그룹 및 예시적인 비 방향족 영역을 포함하는 화합물이다. 일 실시예에서, 순 에탄올 내의 도데실티올의 2 밀리몰 용액이 마련된다. 단계(740)에서, 제 1 티올은 반도체 결정 핵형성 촉진 영역(116-122)을 구성하도록 의도되는 패터닝된 영역에서의 또 다른 티올 결합을 차단한다. 따라서, 제 2 티올은 반도체 결정 핵형성 억제 영역(124-138)을 구성하도록 의도된 나머지 영역 내의 전극 소스(106 및 122) 및 드레인 전극(108 및 114)에만 결합된다. 따라서, 소스 및 드레인 전극은 단순히 30분과 같은 적절한 기간 동안 도데실티올 용액에 담겨져 반도체 결정 핵형성 억제 영역(124-138)을 형성할 수 있다. 일 실시예에서, 소스 및 드레인 전극은 그들의 종축과 평행한 방향으로 도데실티올 용역에 그들을 담구었다 뺌으로써 그렇게 담겨진다. 반도체 핵형성 억제 영역(124-138)은 바람직하게 소스 및 드레인 전극 상의 하나의 분자의 두께를 갖는 도데실티올 분자의 SAM이다. 코팅은 적어도 5분 동안 소스 및 드레인 전극 상에서 방해를 받지 않은 채 유지될 수 있다. 이와 다른 실시예에서, 제 2 티올은 잉크 제트 프린팅, 포토리쏘그래피, 및 전사 시트 또는 웹에서 원하는 기판으로 직접 또는 간접적으로 전사하는 것을 포함하는 프로세스와 같은 방법으로 소스 및 드레인 전극에 도포된다.
단계(745)에서, 소스 전극(106 및 112) 및 드레인 전극(108 및 114)을 다시 헹구고 건조시킨다. 예를 들어, 소스 및 드레인 전극은 이소프로패놀로 두 번 행궈지고 그런 다음 질소 스트림으로 적어도 30초 동안 건조된다.
단계(750)에서, 소스 전극(106 및 112) 및 드레인 전극(108 및 114)은 5-클로로테트라센과 같은 선택된 방향족 유기 반도체의 용액에 노출된다. 유기 반도체를 증착하는데 딥-코팅(dip-coating)이 사용되는 실시예에서, 5-클로로테트라센은 테트라센보다 나은 용해성을 제공할 수 있어, 보다 큰 결정이 형성될 수 있다. 유기 반도체로 포화된 용액에 소스 및 드레인 전극을 담금으로써 핵형성이 용이해지는 실시예에서, 테트라센 또는 5-클로로테트라센이 사용될 수 있다.
일 실시예에서, 선택된 반도체는 용액을 형성하는 용매에 의해 용해되고, 그런 다음 소스 전극(106 및 112) 및 드레인 전극(108 및 114) 상의 반도체 결정 핵형성 촉진 영역(116-122) 및 반도체 핵형성 억제 영역(124-138)에 도포된다. 예를 들어, 반도체가 용액 내에서 용해되는 경우, 소스 및 드레인 전극의 표면은 반도체 결정 핵형성 촉진 영역 상의 용액으로부터 결정화되어 다결정 반도체를 성장시키도록 용액에 담겨질 수 있다. 이러한 방식으로, 반도체 분자는 용매가 예를 들어 증발에 의해 제거될 때까지 반도체 결정 핵형성 촉진 영역(116-122)의 표면과 상호작용할 수 있다. 반도체의 증착은 소스 전극(106 및 112) 및 드레인 전극(108 및 114) 상의 영역(116-138)이 핵형성을 용이하게 하는 능력에 의존한다. 반도체 결정 핵형성 촉진 영역(116-122)에 걸쳐 조장된 핵형성은 제각각 다결정 반도체 영역(140 및 142)을 형성한다. 반도체 결정 핵형성 촉진 영역(116-122) 상의 직접적인 반도체 결정의 핵형성은 소스 전극(106)과 드레인 전극(108) 사의 갭 및 소스 전극(112)과 드레인 전극(114) 사이의 갭을 또한 연결하게 되는 이러한 결정의 성장을 야기한다. 반도체 핵형성 억제 영역(124-138)에 걸쳐 억제된 핵형성은 작은 양의 결정화를 야기하거나 또는 전혀 결정화를 야기하지 않는다. 이러한 방식으로, 반도체 결정 핵형성 촉진 영역(116-122) 및 반도체 핵형성 억제 영역(124-138)은 총괄적으로 패터닝된 다결정 반도체 영역(140 및 142)의 형성을 제어한다.
반도체 용액이 그렇게 이용되는 경우, 반도체 핵형성 억제 영역(124-138) 중 하나와 초기에 접촉하는 반도체 분자는 전극 표면을 가로질러 흐를 수 있고, 반도체 결정 핵형성 촉진 영역(116-122) 중 하나와 접촉할 수 있다. 이러한 방식으로, 결정 반도체의 증착이 원하는 반도체 결정 핵형성 촉진 영역(116-122) 상에 일어나고 반도체 핵형성 억제 영역(124-138) 상에서는 일어나지 않는다. 용매 내에서의 반도체 분자의 용해는 초기에 형성된 핵으로부터 큰 단일 반도체 결정의 성장을 조장한다. 예를 들어, 박막 트랜지스터의 소스 및 드레인 전극을 연결하는 크기를 갖는 단일 결정이 형성될 수 있다.
또 다른 실시예에서, 선택된 반도체는 반도체 결정 핵형성 촉진 영역(116-122) 및 반도체 핵형성 억제 영역(124-138)에 증기 상태로 도포된다. 증기 증착은 특히 펜타센과 같은 낮은 용해성을 갖는 반도체 올리고머에 사용되기에 바람직하다. 소스 전극(106 및 122) 및 드레인 전극(108 및 114)과 접촉하는 반도체의 비선택적인 결합을 피하기 위해, 반도체의 증기 상태 증착은 일반적으로 초 당 1 암스트롱(Å/s) 미만, 보다 바람직하게 0.5Å/s 미만의 속도로 수행되고 가스 자동차에 서스펜딩되는 낮은 농도의 반도체를 이용한다. 이 증기 증착은 반도체 농도와 가스 서스펜션의 흐름 비율에 비례한다. 증기 상태 증착에 대한 실험적인 세부 사항의 예는 Forrest, S.R. Ultrathin Organic Films Grown by Organic Molecular Beam Deposition and Related Techniques. Chem. Rev., Vol. 97, p.1793(1997)에서 알 수 있고, 이 내용들은 본 명세서에서 참조로서 인용된다. 그러나, 다수의 경우에서, 패터닝된 표면상의 유기 반도체의 증기 증착은 잘 용해된 패터닝된 핵형성을 야기하지 않을 수 있다.
하나의 예시적인 실시예에서, 모노클로로테트라센 반도체는 메틸렌 클로라이드:클로로폼(부피가 4:1)에서 용해되고 그런 다음 딥-코팅에 의해 소스 전극(106 및 112) 및 드레인 전극(108 및 114) 상의 반도체 결정 핵형성 촉진 영역(116-122) 및 반도체 핵형성 억제 영역(124-138)에 도포된다. 메틸렌 클로라이드는 바람직하게 증발을 통해 그것의 제거를 용이하게 하기 위해 비교 낮은 비등점을 갖는다. 테트라히드로푸란과 같은 다른 용매도 사용될 수 있다. 일 실시예에서, 모노클로로테트라센은 메틸렌 클로라이드 내에서 용해되어 밀리미터 당 1.1 밀리그램(mg/ml) 용액을 형성하고 이는 이 후 석영 용기(quartz cuvette) 내로 채워진다. 석용 용기는 실온에서 일정한 용매 증발 농도를 유지하기 위해 실링된 아크릴 챔버 내에 하우징된다. 부분적으로 형성된 트랜지스터를 모노클로로테트라센 용액에 담그고 초당 약 0.1 밀리미터(mm/sec)와 약 0.1mm/sec 사의 범위 내에서 일정한 속도로 용액으로부터 꺼낸다. 이러한 방식으로, 반도체 분자는 용매가 제거될 때까지 반도체 결정 핵형성 촉진 영역(116-122)의 표면과 상호작용할 수 있다. 반도체 결정 핵형성 촉진 영역(116-122) 및 반도체 핵형성 억제 영역(124-138)은 총괄적으로 패터닝된 다결정 반도체 영역(140 및 142)의 형성을 제어한다. 반도체 코팅은 적어도 5분 동안 소스 전극(106 및 112) 및 드레인 전극(108 및 114) 상에서 방해를 받지 않은 채 유지될 수 있다.
이와 다른 실시예에서, 선택된 반도체는 다른 용매에서 용해될 수 있다. 이와 다른 또 다른 실시예에서, 반도체를 적용하는 다른 방법, 예를 들어 액체 필름, 스핀 주조 또는 증발식 필름 주조가 이용될 수 있다.
단계(755)에서, 완성된 트랜지스터(102 및 104)를 다시 헹구고 건조시킨다. 예를 들어, 트랜지스터(102 및 104)를 이소프로패놀로 2번 헹구고 적어도 약 30초 동안 질소 박스 내에서 질소 스트림으로 건조시킬 수 있다.
또 다른 실시예에서, 예시적인 클로로테트라센 다결정 반도체 영역(316 및 318)을 제각각 구비한 도 3 및 도 4에 도시된 박막 트랜지스터(302 및 304)는 도 8에 도시된 예시적인 방법(800)에 의해 제조된다.
도 8을 참조하면, 단계(805)에서, 도 4에 도시된 지탱 기판(324)의 역할을 하는 실리콘 웨이퍼가 도 7의 단계(705)와 관련하여 위에서 설명한 방식대로 제공된다. 단계(810)에서, 게이트 전극(322)은 도 7의 단계(710)와 관련하여 설명한 것과 동일한 방식으로 지탱 기판(324)에 부가된다. 그러나, 이 실시예에서는 티올 결합이 사용되지 않기 때문에, 이하에서 더 설명되는 바와 같이 게이트 전극, 소스 및 드레인 전극은 원하는 경우 다른 도전성 금속 및 합금, 또한 도전성 플라스틱 및 세라믹으로부터 제조될 수 있다. 단계(815)에서, 도 7의 단계(715)와 관련하여 설명한 것과 동일한 방식으로 게이트 전극(322) 상에 유전체 층(310)이 제공된다. 단계(820)에서, 도 7의 단계(720)와 관련하여 위에서 설명한 것과 동일한 방식으로 유전체 층(310) 상에 금 소스 전극(306 및 312) 및 드레인 전극(308 및 314)이 제공된다.
단계(825)에서, SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 포함하는 제 1 화합물은 소프트 리쏘그래피 프로세스에 의해 유전체 층(310)에 전달된다. 이 프로세스에 따라, 도 7의 단계(730)와 관련하여 설명한 것과 동일한 방식으로 엘라스토머 스탬프가 마련된다. 반응성 실리콘 원자를 함유하는 화합물을 포함하는 제 1 용액은 PDMS 스탬프 상에 로딩된다. 반응성 실리콘 원자를 함유하는 화합물을 포함하는 이 제 1 용액은 도 3 및 도 4에 도시된 반도체 결정 핵형성 촉진 영역(316-318)을 생성하도록, 또는 반도체 결정 핵형성 억제 영역(330,332 및 334)을 생성하도록 설계될 수 있다. 일 실시예에서, 제 1 용액은 반도체 결정 핵형성 촉진 영역(316-318)을 생성하도록 설계된 반응성 실리콘 원자를 함유하는 화합물을 포함한다. 이 용질은 방향족 잔기와 (파라-테르페닐)-파라-SiOR3와 같이 위에서 설명한 반응성 실리콘 원자를 함유하는 잔기를 포함하는 화합물이다.
일 실시예에서, (파라-테르페닐)-파라-SiOR3 화합물에 대한 전구체는 반도체 결정 핵형성 촉진 영역(316 및 318)을 형성하도록 원하는 패턴으로 부가되고, 그런 다음 (파라-테르페닐)-파라-SiOR3 화합물로 인 시추 변환된다. 일 실시예에서, 메틸렌 클로라이드 내에 에틸렌 트리에톡시실레인과 같은 알켄-SiOR3 화합물의 2 밀리몰의 용액이 마련된다. 코튼 애플리케이터는 에틸렌-트리에톡시실레인 용액 내에 잠겨지고 PDMS 스탬프의 패터닝 표면에 걸쳐 와이핑된다. PDMS 스탬프는 적어도 약 1분 동안 질소 스트림으로 건조된다. PDMS 스탬프는 SiO2 웨이퍼와 같은 수신 표면에 한번 부가되어 과도한 에틸렌-트리에톡시실레인을 제거한다. 반응성 실리콘 원자를 함유하는 제 1 화합물을 PDMS 스탬프에 부가하는 또 다른 방법은 증기 증착, 액체 필름 주조 및 스핀 주조를 포함한다.
PDMS 스탬프는 에틸렌-트리에톡시실레인 화합물의 패터닝된 코팅을 유전체 층(310) 상에 부가하여, 원하는 반도체 결정 핵형성 촉진 영역(316 및 318)에 대한 전구체를 생성한다. 이어서 에틸렌-트리에톡시실레인 내의 에틸렌 잔기의 말단의 이중 결합은 먼저 산화에 의해 -COOH 잔기로 변환되고 다음으로 -COCl 잔기로 변환된다. 산화는 예를 들어 KMnO4/NaIO4/K2CO3의 수용액에 의해 이루어질 수 있다. -COCl 잔기는 실온에서 120 시간과 같은 연장된 기간에 걸쳐 에스테르화에 의해 공식(R-OH)의 알콜과 반응하도록 허용되되, R은 유기 반도체와 상호작용하기 위한 원하는 방향족 잔기이다. 반응 수율을 강화하기 위해 워터 트랩(water trap)이 사용될 수 있다. 예를 들어, 알콜은 히드록시-(파라-테르페닐)일 수 있어서, 반도체 결정 핵형성 촉진 영역(316 및 318)은 (파라-테르페닐)-파라-SiOR3를 포함한다. 모든 전구체 변환 단계는 단순히 유전체 층(310)을 적절한 시약에 담그고 이어서 헹굼으로써 달성될 수 있다. 반도체 결정 핵형성 촉진 영역(316 및 318)은 유전체 층(310)에서 바람직하게 하나의 분자 두께를 갖는 (파라-테르페닐)-파라-SiOR3 분자의 자기 조립된 단분자층("SAM")이다. 전구체 부가 및 변환을 포함하는 이러한 전구체의 하나의 장점은 이러한 화합물의 직접적인 부가보다 더 잘 정렬된 예시적인 (파라-테르페닐)-파라-SiOR3 층을 형성할 수 있다는 것이다. 이와 달리, 예시적인 (파라-테르페닐)-파라-SiOR3는 용액에서의 유사한 반응을 수행함으로써 합성될 수 있다. 배경 정보는 Collet,J., 등의 "Hight Anisotropic Conductivity in Organic Insulator/Semiconductor Monolayer Heterostructure", Applied Physics Letter, Vol.76, No. 10,pp. 1339-1341, March 6,2000 및 Collet, J. 등의 "Nano-Field Effect Transistor with an Organic Self-Assembled Monolayer as Gate Insulator", Applied Physics Letter, Vol.73, No. 18, pp. 2681-2683, November 2, 1998에 제공되어 있으며, 이들 모두는 본 명세서에서 참조로서 인용된다.
SAM은 반도체 결정 핵형성 촉진 영역(316-318)을 구성하도록 의도된 유전체 층(310) 상의 패터닝된 영역에서 반응성 실리콘 원자를 포함하는 화합물의 또 다른 결합을 차단한다. 패터닝된 코팅은 적어도 약 5분 동안 유전체 층(310) 상에서 방해받지 않은 상태로 유지될 수 있다. 이와 다른 실시예에서, 반응성 실리콘 원자를 포함하는 제 1 화합물의 패터닝된 코팅은 잉크 제트 프린팅, 포토리쏘그래피, 및 전사 시트 또는 웹에서 원하는 기판으로 직접 또는 간접적으로 전사하는 것을 포함하는 프로세스와 같은 방법으로 유전체 층(310)에 도포된다.
단계(830)에서, 유전체 층(310)을 헹구고 건조시킨다. 예를 들어, 유전체 층(310)을 이소프로패놀로 두 번 헹구고 적어도 약 30초 동안 질소 스트림으로 건조시킨다.
단계(835)에서, 유전체 층(310)은 반응성 실리콘 원자를 포함하는 제 2 화합물에 노출된다. 반응성 실리콘 원자를 포함하는 제 1 화합물이 반도체 결정 핵형성 촉진 영역(316 및 318)을 생성하도록 설계되는 경우, 반응성 실리콘 원자를 포함하는 제 2 화합물은 반도체 핵형성 억제 영역(330,332 및 334)을 생성하도록 설계된다. 일 실시예에서, 반응성 실리콘 원자를 갖는 화합물을 포함하는 제 2 용액은 반도체 핵형성 억제 영역(330,332 및 334)을 생성하도록 설계된다. 이러한 실시예에서, 제 2 화합물은 도데실-SiOR3와 같이 반응성 실리콘 원자 및 앞서 설명한 비 방향족 영역을 포함한다. 일 실시예에서, 순 에탄올 내에 도데실-SiOR3의 2 밀리몰 용액이 마련된다. 단계(835) 동안, 반응성 실리콘 원자를 포함하는 제 1 화합물은 반도체 결정 핵형성 촉진 영역(316-318)을 구성하도록 의도된 유전체 층(310) 상의 패터닝된 영역에서 반응성 실리콘 원자를 포함하는 화합물의 또 다른 결합을 차단한다. 그러므로, 반응성 실리콘 원자를 포함하는 제 2 화합물은 반도체 핵형성 억제 영역(330,332 및 334)을 구성하도록 의도된 나머지 영역에서 유전체 층(310)에만 결합된다. 따라서, 유전체 층(310)은 유전체 층(310)은 단순히 30분과 같은 적절한 기간 동안 도데실-SiOR3에서 잠겨져 반도체 핵형성 억제 영역(330,332 및 334)을 형성할 수 있다. 반도체 핵형성 억제 영역(330,332 및 334)은 바람직하게 유전체 층(310) 상에서 하나의 분자의 두께를 갖는 도데실-SiOR3 분자의 SAM이다. 코팅은 적어도 5분 동안 유전체 층(310) 상에서 방해를 받지 않은 채 유지될 수 있다. 이와 다른 실시예에서, 반응성 실리콘 원자를 포함하는 제 2 화합물은 잉크 제트 프린팅, 포토리쏘그래피, 및 전사 시트 또는 웹에서 원하는 기판으로 직접 또는 간접적으로 전사하는 것을 포함하는 프로세스와 같은 방법으로 유전체 층(310)에 도포된다.
단계(840)에서, 단계(830)에서와 동일한 방식으로 유전체 층(310)을 다시 헹구고 건조시킨다.
단계(845)에서, 유전체 층(310)은 도 7의 단계(750)와 관련하여 위에서 설명한 것과 동일한 방식으로 5-클로로테트라센과 같은 선택된 방향족 유기 반도체의 용액에 노출된다. 반도체 결정 핵형성 촉진 영역(316 및 318)에 걸쳐 조장된 핵형성은 제각각 다결정 반도체 영역(326 및 328)의 형성을 야기한다. 반도체 핵형성 억제 영역(330,332 및 334)에 걸쳐 억제된 핵형성은 작은 양의 결정화를 야기하거나 또는 전혀 야기 하지 않는다. 이러한 방식으로, 반도체 결정 핵형성 촉진 영역(316 및 318) 및 반도체 핵형성 억제 영역(330,332 및 334)은 총괄적으로 박막 트랜지스터의 소스 및 드레인 전극에 사이에 걸친 크기를 갖는 단일 결정을 포함할 수 있는 패터닝된 다결정 반도체 영역(326 및 328)의 형성을 제어한다. 단계(850)에서, 완성된 트랜지스터(302 및 304)를 다시 헹구고 건조시킨다.
또 다른 실시예에서, 예시적인 클로로테트라센 다결정 반도체 영역(510 및 516)을 제각각 갖는 도 5 및 도 6에 도시된 박막 트랜지스터(502 및 504)는 도 9에 도시된 예시적인 방법(900)을 통해 제조된다.
도 9를 참조하면, 단계(905)에서, 도 6에 도시된 지탱 기판(534)의 역할을 하는 실리콘 웨이퍼가 도 8의 단계(805)와 관련하여 위에서 설명한 방식대로 제공된다. 단계(910)에서, 게이트 전극(532)은 도 8의 단계(810)와 관련하여 설명한 것과 동일한 방식으로 지탱 기판(534)에 부가된다. 단계(915)에서, 도 8의 단계(815)와 관련하여 설명한 것과 동일한 방식으로 게이트 전극(532) 상에 유전체 층(518)이 제공된다. 단계(920)에서, 일반적으로 도 8의 단계(720)와 관련하여 위에서 설명한 것과 동일한 방식으로, 유전체 층(310)에 SiCl3 그룹 또는 SiOR3 그룹과 같이 반응성 실리콘 원자를 포함하는 제 1 화합물이 제공된다. 일 실시예에서, 이러한 제 1 화합물은 Gelest, Tullytown, Pennsylvania로부터 상업적으로 입수가능한 트리데카플루오로-1,1,2,2-테트라히드로-옥틸-트리에톡시실레인이다. 트리데카플루오로-1,1,2,2-테트라히드로-옥틸-트리에톡시실레인는 무게로 1% 용액을 형성하는 에탄올에서 용해되고, 이 용액을 수용하는 PDMS 스탬프는 약 2분 동안 유전체 층(518)과 접촉하도록 배치된다. 단계(925)에서, 유전체 층(518)은 일반적으로 도 8의 단계(830)와 관련하여 위에서 설명한 것과 동일한 방식으로 약 30분 동안 130℃에서 굽고, 2-프로패놀로 헹구고 약 30초 동안 질소 가스로 건조시킴으로써 헹궈지고 건조된다. 단계(930)에서, 유전체 층(518)은 도 8의 단계(835)와 관련하여 위에서 설명한 것과 동일한 방식으로 반응성 실리콘 원자를 포함하는 제 2 화합물에 노출된다. 단계(935)에서, 유전체 층(518)은 단계(925)에서와 동일한 방식으로 다시 헹궈지고 건조된다. 단계(940)에서, 유전체 층(518)은 도 8의 단계(845)와 관련하여 위에서 설명한 것과 동일한 방식으로 5-클로로테트라센과 같은 선택된 방향족 유기 반도체의 용액에 노출된다. 반도체 결정 핵형성 촉진 영역(520 및 522)에 걸쳐 조장된 핵형성은 제각각 다결정 반도체 영역(510 및 516)의 형성을 야기한다. 단계(945)에서, 부분적으로 형성된 트랜지스터(502 및 504)는 단계(925)와 관련하여 위에서 설명한 것과 동일한 방식으로 다시 헹궈지고 건조된다. 단계(950)에서, 도 8의 단계(820)와 관련하여 위에서 설명한 것과 동일한 방식으로, 금 소스 및 드레인 전극(506 및 508)은 반도체 층(510) 상에 제공되고, 금 소스 및 드레인 전극(512 및 514)은 반도체 층(516) 상에 제공된다.
위에서 설명한 도 7 내지 도 9는 사용될 수 있는 방법에 대한 예시적이고 비 제한적인 실시예에 관한 것이다. 도 1 내지 도 6에 도시된 예시적인 장치를 구성하는 다른 방법도 사용될 수 있다.
일 실시예에서, 반도체 분자의 단일 결정을 선택적으로 성장시켜 트랜지스터 제조를 시뮬레이팅하기 위해 상이한 SAM으로 금속 표면을 패터닝하는데 마이크로콘택트 프린팅(μCP)이 사용되었다. 모든 용매 및 화학물은 시약 등급을 갖고 달리 언급되지 않으면 수신되는 대로 사용되었다. 메틸렌 클로로라이드, 분석 등급 칼슘 수산화물, 순 에탄올, 이소프로패놀, 과산화수소(중량으로 30%의 수용액), H2SO4(95.8%의 수용액), 안트라센, 테트라센 및 테트라히드로푸란 모두는 Sigma-Aldirich Chemical(Milwaukee, WI)로부터 구입되었다. 폴리디메틸 실록산(PDMS)은 Dow Corning Corporation(Midland, MI)으로부터 구입되었다. 화합물 1-메르카프토도데케인은 Alfa Aesar Co.로부터 구입되었다. 화합물 트리페닐티올 및 비페닐티올은 B.De Boer, H. Meng, D.F. Perepichka, J. Zheng, Y. Chabal, F. Wudl, P.G. Van Patten, 및 Z. Bao, "Synthesis and Characterization of Conjugated Mono-and Dithiol Oligomers and Characterization of Their Self-Assembled Monolayers", Langmuir, 19, pp. 4272-4284,(2003)에 설명되어 있는 절차에 따라 합성되었으며, 이는 본 명세서에서 그대로 참조로서 인용된다. 트리플루오로에탄에티올, 벤젠에티올, NH2-(CH2)3-SH 및 COOH-(CH2)11SH는 모두 시그마 알드리치 화학으로부터 구입되었다. 모든 수용액은 이중으로 증류된 물로 마련되었다.
티타늄으로 이루어진 1 nm 두께의 기저층을 갖는 30 나노미터(nm)의 금을 실리콘 웨이퍼 상에 스퍼터링함으로써 SAM의 흡착을 위한 금 박막 기판은 마련되었다. 이 금 기판은 피라나 용액으로 세척되고 물, 아세톤 및 이소프로패놀로 헹궈졌다.
PDMS 스탬프는 실리콘 엘라스토머 베이스의 10개 부분을 실리콘 엘라스토머 경화제의 일부분에 혼합함으로써 마련되었다. 두 개의 구성요소를 혼합한 후에, PDMS 혼합물을 플라스틱 페트리 접시에 배치된 패터닝된 실리콘 웨이퍼 "마스터" 위에 조심스럽게 따라 붓고 적어도 약 2분 동안 65℃의 오븐에서 건조시켰다. 이 패터닝된 실리콘 마스터는 오븐에서 건조된 후 실리콘 웨이퍼 마스터로부터 경화된 PDMS의 필링(peeling)을 용이하게 하기 위해, 플루오르화 실레인을 PDMS에 부가하기 전에 기체 상태에서 15분 동안 사전처리되었다. 2시간의 열 처리 이후, PDMS는 다용도 칼을 이용해 패터닝돈 실리콘 마스터로부터 조심스럽게 제거되었다. PDMS 양각 스탬프의 패터닝된 평방의 크기는 100 마이크로미터(㎛)×100 ㎛이고, 이 평방은 서로 200 um씩 분리된다.
티올로 덮여진 PDMS 스탬프는 코튼 애플리케이터를 2 밀리몰(mM)의 티올 용액에 담그고 PDMS 스탬프를 가로질러 이 애플리케이터를 와이핑함으로써 마련되었다. PDMS 스탬프는 과도한 티올 분자를 제거하기 위해 적어도 약 1분 동안 N2 가스의 스트림으로 건조되었다. 각 SAM 코팅을 이용하여 6개까지의 스탬핑이 PDMS 상으로 수행되었다. 그러나, 제 1 스탬핑은 비 스탬핑된 영역 상으로의 과도한 티올의 교차를 피하기 위해 사용되지 않았다.
화합물 메르카프토도데케인, NH2-(CH2)3SH 및 COOH-(CH2)11 SH는 순 에탄올에서 2 mM 농도로 마련되었다. 메틸렌 클로라이드 트리페닐티올, 비페닐티올 및 벤질티올의 2 mM 용액을 마련하는데 사용되었다. 금 코팅된 실리콘 웨이퍼는 약 1×2 센티미터(cm)의 크기를 갖는 직사각형 조각으로 절단되고 5분 동안 피라나 용액으로 처리되었다. 다음으로, PDMS 스탬프는 티올 중 하나로 로딩되고 금 기판으로 조심스럽게 "적셔진다". 배경 정보는 Y.Xia 및 G.M. Whitesiede, "Soft Lithography", Angew, Chem. Int. Ed. 1998, 37, pp. 550-575에 제공되어 있으며, 이는 본 명세서에서 참조로서 인용된다. 그런 다음 기판은 이소프로패놀로 2번 헹궈지고 N2 가스의 스트림으로 건조되었다. 기판은 즉시 딥 코터(dip coater)에 사용되어 티올 처리된 표면을 선택된 방향족 유기 반도체에 노출시켰다. SAM 패턴닝된 금 기판은 안트라센 또는 테트라센의 3mM 용액으로 채워진 석영 용기 내로 잠겨진다. 메틸렌 클로라이드는 용매로서 사용되어 반도체를 용해한다. 기판은 안트라센 또는 테트라센의 포화된 용액에서 용매가 서서히 증발되는 상태로 약 24시간 동안 담겨지고 그런 다음 약 10 ㎛/초 내지 약 100 ㎛/초의 일정한 속도로 용액에서 빠져나온다. 12시간마다 약 1ml의 용매가 5ml의 용액마다 증발되었다. 실온에서 일정한 습도를 유지하기 위해 딥 코터는 실링된 아크릴 챔버에 동봉된다. 샘플은 단일 결정 패턴닝된 후 질소 박스 내에 즉시 배치된다.
표 1은 상이한 SAM 상에 형성된 안트라센 및 테트라센 결정의 백분율식의 표면 커버리지를 도시한다.
이 데이터는 결정이 다른 SAM과 비교해 트리페닐티올 수정된 표면 상에 우선적으로 성장하는 것을 도시한다. 결정의 백분율식 표면 커버리지는 SAM의 방향족 고리 잔기가 감소함에 따라 감소하였다. 비 방향족 SAM 상의 결정 성장은 트리페닐티올 SAM 상에서보다 약 90% 적은 표면 커버리지를 생성하였다. 트리페닐티올 SAM의 안트라센은 23% 결정 성장한다. 그러나, 트리페닐티올 패시베이트 표면의 테트란센은 4.7%만 결정 성장하였고 다른 SAM의 테트라센의 성장은 관찰되지 않았다.
표(2)는 금 전극 상에 대한 방향족 SAM의 표면 커버리지를 도시한다. 최소한으로 패시베이트된 표면상에 보다 많은 결정 성장이 존재하였다. 예를 들어, 트리페닐티올 SAM으로 마련된 표면에 대해 대략 7배 많은 결정 성장이 있었더라도, 트리페닐티올 SAM은 벤젠에틸에 대해 cm2 당 2.35×10-10 몰과 비교해 평방 센티미터(cm2) 당 1.93×10-10 몰의 표면 커버리지를 가졌다.
모노클로로테트라센 결정 성장 연구는 두 개의 상이한 SAM을 갖는 금 기판의 패터닝까지 연장되었다. 페닐티올을 포함하는 하나의 SAM은 결정 성장을 유도하는데 사용되었고, 도데실티올 또는 2,2,2-트리플루오로에탄에티올를 포함하는 다른 SAM은 결정 성장을 억제하였다. 모노클로로테트라센 결정은 핵형성하였고 이어서 트리페닐티올 SAM 상에서만 성장하였고 비페닐티올 또는 페닐티올 SAM 상에서는 성장하지 않았다. 배향된 트리페닐티올 단분자층과 반도전성 분자 사이의 강한 파이-파이 상호작용은 그들의 표면 사이에 계면 에너지를 감소시켰고 따라서 트리페닐티올 SAM 상에서의 반도체 핵형성의 유도 시간을 감소시켰다는 것을 이론화하였다. 이것은 트리페닐티올 영역에서 선택적인 핵형성을 야기하고 이어서 보다 적은 SAM의 고갈을 야기하였다. 본 명세서에서 참조로서 인용되는 J.Aizenberg, A. J. Black & G.M. Whitesides, "Control of nucleation by patterned self-assembled monolayers", Nature Vol. 398, pp. 495-498(1999)을 참조하자. 도 10은 모노클로로테트라센의 핵형성 이전에 트리페닐티올로 스탬핑되고 메르카프토도데케인 SAM 내로 담겨진 기판을 도시한다. 100㎛2 평방은 딥 코팅법으로 성장한 반도체 모노클로로테트라센(MCT) 결정을 구성되어 있다.
화합물 5-클로로테트라센은 다음과 같이 합성되었다. 모든 화학물은 시그마-알드리치 화학사로부터 구입되었고 또 다른 정제없이 사용되었다. 반응 장치는 불꽃 건조되었고, 반응은 질소 대기 하에서 수행되었다. NMR(1H 및 13C) 스펙트라는 브루커 360 MHz 분광계 상에 기록되었고 달리 언급하지 않으면 용매로서의 CDCl3 내의 트리메틸실레인에 대한 화학물 시프트가 측정되었다. Roberson Microlit Laboratories, Madison, NJ에 의해 원소 분석이 수행되었다. 녹는점은 정정되지 않았다. 플래시 컬럼 크로마토그래피는 플래시 규토(알드리치,200-400 메쉬) 상에서 수행되었고 테트라센(3g, 13.2 mmol)이 N2 하에서 클로로벤젠(100mL)을 포함하는 플라스크(flask) 내에 배치되었다. 혼합물은 3시간 동안 100℃에서 휘젓어졌다. 톨루엔(50mL)이 첨가된 후, 결과적인 혼합물은 비반응된 구리 클로라이드를 제거하도록 필터링되었고 용매는 회전식 증발에 의해 제거되었다. 고체 잔재는 CH2Cl2:헥산(1:10 부피/부피)으로 크로마토그래핑되었고 이어서 CHCl3:메탄올(3:1 부피/부피)로부터 재결정화되어 작은 판형 결정(1.20g,34.8%). mp 182℃. 1H NMR δ7.43(m,3H), 7.52(t,1H), 7.98(t,2H), 8.07(d,1H), 8.47(d, 1H), 8.62(s, 1H), 8.65(s, 1H), 9.12(s, 1H)를 제공한다. 원소 분석의 결과는 C,82.16;H,4.21;Cl,13.38이다. C18H11Cl:C, 82.29; H,4.222;Cl, 13.49에 대해 계산되었다.
일 실시예에서, 소스로부터 드레인까지 테스트 트랜지스터를 거쳐 -50V의 전압이 주어지는 경우, 반도체 결정 핵형성 촉진 영역 상의 반도체의 전하 캐리어 이동성은 실온에서 바람직하게 적어도 약 10-3cm2/Vs, 바람직하게 적어도 약 10-2 cm2/Vs, 보다 바람직하게 적어도 약 0.1cm2/Vs이다. 반도체 결정 핵형성 촉진 영역 상의 반도체 영역의 구조체는 바람직하게 적어도 약 100 나노미터의 평균 결정 입자 크기를 갖고, 이 입자는 바람직하게 높은 이동성 영역에서 연결된다. 일 실시예에서, 반도체 핵형성 억제 영역은 결정 입자의 낮은 표면 커버리지에 의해, 바람직하게는 비 결정 성장에 의해 특징지워지고, 입자는 연결해제되어 비 도전성 경로를 야기한다. 일 실시예에서, 반도체 핵형성 억제 영역 상의 이동성은 바람직하게 실온에서 약 0 cm2/Vs 내지 약 10-4cm2의 범위 내에 존재한다. 일 실시예에서, 반도체 결정 핵형성 촉진 영역 상의 반도체의 이동성은 반도체 핵형성 억제 영역 상의 이동성보다 적어도 10배 크다.
본 발명은 바람직한 실시예의 다양한 관점에 관련하여 설명되었지만, 본 발명은 이하의 청구항과 부합되는 다른 실시예에도 적용될 수 있다는 것을 알 수 있을 것이다.
본 발명에 따르면, 높은 전하 캐리어 이동성을 갖는 미세하게 패터닝된 영역을 구비한 유기 반도체를 포함하는 반도체 장치 및 쉽게 패터닝되지 않는 유기 반도체를 갖는 반도체 장치를 제조하는 방법을 제공한다.
도 1은 두 개의 박막 트랜지스터의 예시적인 실시예에 대한 평면도,
도 2는 도 1의 예시적인 실시예의 단면도,
도 3은 두 개의 박막 트랜지스터의 또 다른 예시적인 실시예에 대한 평면도,
도 4는 도 3의 예시적인 실시예의 단면도,
도 5는 두 개의 박막 트랜지스터의 또 다른 실시예의 평면도,
도 6은 도 5의 예시적인 실시예의 단면도,
도 7은 도 1 및 도 2에 도시된 박막 트랜지스터를 제조하는 예시적인 방법에 대한 흐름도,
도 8은 도 3 및 도 4에 도시된 박막 트랜지스터를 제조하는 예시적인 방법에 대한 흐름도,
도 9는 도 5 및 도 6에 도시된 박막 트랜지스터를 제조하는 예시적인 방법에 대한 흐름도,
도 10은 모노클로로테트라센에 노출되고 선택적 핵형성이 이루어지기 전에, 기판이 트리페닐티올의 패턴에 스탬핑되고 그런 다음 메르카프토도데케인 내로 잠겨지는 실험의 결과를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
106 : 소스 전극 110 : 유전체 층
114 : 드레인 전극 116 : 반도체 핵형성 촉진 영역
124 : 반도체 핵형성 억제 영역 302 : 박막 트랜지스터

Claims (10)

  1. 기판 표면을 갖는 기판과,
    제 1 화합물의 분자를 포함하되, 상기 제 1 화합물의 상기 분자는 제 1 종단 및 제 2 종단을 갖고, 상기 제 1 종단은 상기 기판 표면의 제 1 영역과 공유 결합하고, 상기 제 2 종단은 방향족 영역을 갖는 제 1 유전체 층와,
    방향족 부분을 갖는 유기 반도체 분자를 포함하되 상기 기판의 상기 제 1 영역 상에 존재하는 다결정 반도체 층
    을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 유기 반도체 분자는 y가 10 이상의 정수인 y개의 공액형 파이-전자(conjugated pi-electrons)를 포함하고, 상기 제 1 화합물의 분자의 상기 제 2 종단은 적어도 y 마이너스 8개의 공액형 파이-전자를 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    게이트 전극과,
    소스 전극과,
    드레인 전극
    을 더 포함하되,
    상기 소스 및 드레인 전극은 상기 제 1 영역 상의 상기 다결정 반도체 층의 채널 부분과 접촉하고, 상기 게이트 전극은 상기 채널 부분의 도전률을 제어하도록 배치되는
    반도체 장치.
  4. 제 2 항에 있어서,
    제 2 화합물의 분자를 포함하는 제 2 유전체 층을 더 포함하되, 상기 제 2 화합물의 상기 분자는 제 3 종단 및 제 4 종단을 구비하고, 상기 제 3 종단은 상기 기판 표면의 제 2 영역과 공유 결합하고, 상기 제 4 종단은 y 마이너스 8개의 공액형 파이-전자 미만을 포함하는 반도체 장치.
  5. 반도체 장치를 제조하는 방법에 있어서,
    기판 표면을 갖는 기판을 제공하는 단계와,
    제 1 화합물의 분자를 포함하는 제 1 유전체 층을 제공하되, 상기 제 1 화합물의 상기 분자는 제 1 종단 및 제 2 종단을 갖고, 상기 제 1 종단은 상기 기판 표면의 제 1 영역과 공유 결합하고, 상기 제 2 종단은 방향족 영역을 갖는 단계와,
    방향족 부분을 갖는 유기 반도체 분자를 포함하는 다결정 반도체 층을 제공하되, 상기 다결정 반도체 층은 상기 기판의 상기 제 1 영역 상에 존재하는 단계
    를 포함하는 반도체 장치 제조 방법.
  6. 제 5 항에 있어서,
    y가 10 이상의 정수인 y개의 공액형 파이-전자를 포함하는 상기 유기 반도체 분자를 제공하는 단계를 더 포함하되, 상기 제 1 화합물의 분자의 상기 제 2 종단은 적어도 y 마이너스 8개의 공액형 파이-전자를 포함하는 반도체 장치 제조 방법.
  7. 제 5 항에 있어서,
    게이트 전극을 제공하는 단계와,
    소스 전극을 제공하는 단계와,
    드레인 전극을 제공하는 단계와,
    상기 소스 및 드레인 전극을 상기 제 1 영역 상의 상기 다결정 반도체 층의 채널 부분과 접촉하도록 배치하되, 상기 게이트 전극은 상기 채널 부분의 도전률을 제어하도록 배치되는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  8. 제 6 항에 있어서,
    제 2 화합물의 분자를 포함하는 제 2 유전체 층을 제공하는 단계를 더 포함하되, 상기 제 2 화합물의 상기 분자는 제 3 종단 및 제 4 종단을 구비하고, 상기 제 3 종단은 상기 기판 표면의 제 2 영역과 공유 결합하고, 상기 제 4 종단은 y 마이너스 8개의 공액형 파이-전자 미만을 포함하는 반도체 장치 제조 방법.
  9. 기판 표면을 갖는 기판과,
    제 1 화합물의 분자를 포함하되, 상기 제 1 화합물의 상기 분자는 제 1 종단 및 제 2 종단을 갖고, 상기 제 1 종단은 상기 기판 표면의 제 1 영역과 공유 결합하고 상기 제 2 종단은 방향족 영역을 가기는 제 1 유전체 층과,
    방향족 부분과 함께 유기 반도체 분자를 포함하되, 상기 기판의 상기 제 1 영역 상에 존재하는 다결정 반도체 층과,
    게이트 전극과,
    소스 전극과,
    드레인 전극
    을 포함하되,
    상기 소스 및 드레인 전극은 상기 제 1 영역 상의 상기 다결정 반도체 층의 채널 부분과 접촉하고, 상기 게이트 전극은 상기 채널 부분의 도전률을 제어하도록 배치되는
    집적 회로.
  10. 집적 회로를 제조하는 방법에 있어서,
    기판 표면을 갖는 기판을 제공하는 단계와,
    제 1 화합물의 분자를 포함하는 제 1 유전체 층을 제공하되, 상기 제 1 화합물의 상기 분자는 제 1 종단 및 제 2 종단을 갖고, 상기 제 1 종단은 상기 기판 표면의 제 1 영역과 공유 결합하고, 상기 제 2 종단은 방향족 영역을 갖는 단계와,
    방향족 부분을 갖는 유기 반도체 분자를 포함하는 다결정 반도체 층을 제공하되, 상기 다결정 반도체 층은 상기 기판의 상기 제 1 영역 상에 존재하는 단계와,
    게이트 전극을 제공하는 단계와,
    소스 전극을 제공하는 단계와,
    드레인 전극을 제공하는 단계와,
    상기 소스 및 드레인 전극을 상기 제 1 영역 상의 상기 다결정 반도체 층의 채널 부분과 접촉하도록 배치하되, 상기 게이트 전극은 상기 채널 부분의 도전률을 제어하도록 배치되는 단계
    를 포함하는 집적 회로 제조 방법.
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