KR20050037653A - 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법 - Google Patents

반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 실리콘 질화막으로 하드 마스크막을 형성하는 단계와, 하드 마스크막을 CHF3, CF4, 및 O2를 포함한 식각 반응 가스와 분위기 가스를 이용하여 건식 식각하여 패터닝하는 단계와, 하드 마스크막 패턴에 의해 드러난 반도체 기판을 설정된 깊이로 식각하여 셀로우 트렌치를 형성하는 단계를 포함한다. 그러므로 본 발명은 하드 마스크막로 사용되는 실리콘 질화막의 식각 공정시 CF4 가스를 더 사용하여 CHF3 가스에 의해 발생되는 폴리머의 생성을 최소화하여 폴리머로 인한 결함을 줄일 수 있다.

Description

반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법{METHOD FOR MANUFACTURING SHALLOW TRENCH ISOLATION LAYER OF THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 고집적 반도체 소자에서 소자간 분리를 위한 반도체 소자의 셀로우 트렌치 소자분리(STI: Shallow Trench Isolation)막의 제조 방법에 관한 것이다.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도세 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 LOCOS(LOCal Oxidation of Silicon) 기술이 있는데, 이 기술은 소자분리막의 측면확산를 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 등장한 셀로우 트렌치 소자분리(STI) 기술은 반도체기판에 식각 공정으로 셀로우 트렌치(shallow trench)를 형성하고 셀로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.
도 1a 내지 도 1h는 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면 종래 기술의 셀로우 트렌치 소자분리막 제조 공정은 다음과 같다.
도 1a 및 도 1b에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 버퍼 역할을 하는 패드 산화막(pad oxide)(SiO2)(12)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막(14)으로서 실리콘 질화막(Si3N4)을 1000Å∼2000Å정도 증착한다.
그리고 도 1c에 도시된 바와 같이, 하드 마스크막(14) 상부에 반도체 소자의 활성 영역과 셀로우 트렌치 소자분리영역을 정의하는 모트 패턴(moat pattern)(16)을 형성한다. 이때 모트 패턴(16)은 포토레지스트(photo resist)를 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
그 다음 도 1d에 도시된 바와 같이, 모트 패턴(16)을 이용한 건식 식각(dry etch)공정으로 적층된 하드 마스크막(14)과 패드 산화막(12)을 패터닝한다. 여기서, 하드 마스크막(14)의 건식 식각 공정은 MERIE(Magnetically Enhanced Reactive Ion Etching) 방식의 식각 장비에서 CHF3, O2의 식각 반응 가스와 Ar의 분위기 가스로 타겟인 실리콘 질화막(Si3N4)을 플라즈마 건식 식각한다. 이러한 식각 공정시 CHF3 가스는 40sccm∼80sccm, O2 가스는 0sccm∼20sccm, 그리고 Ar 가스는 6sccm∼120sccm으로 식각 장비에 주입한다. 또한 MERIE 식각 장비의 압력은 20mTorr∼70mTorr이며 RF 파워는 200W∼300W가 된다.
그런 다음 도 1e에 도시된 바와 같이, 하드 마스크막(14) 및 패드 산화막(12)의 패턴에 의해 드러난 반도체 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 건식 식각하여 이후 셀로우 트렌치 소자분리막이 제조될 셀로우 트렌치(18)를 형성한 후에 모트 패턴(16)을 제거한다.
도면에 미도시되어 있지만, 상기 결과물의 셀로우 트렌치(18) 내측면과 패드 산화막(12) 및 하드 마스크막(14)의 측면에 라이너(linear) 절연막으로서 실리콘 산화막(SiO2)을 얇게 형성한다.
그런 다음 도 1f에 도시된 바와 같이, 셀로우 트렌치가 매립되도록 갭필(gap-fill) 절연막(20)으로서 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다.
그리고 도 1h에 도시된 바와 같이, 하드 마스크막(14)이 드러날 때까지 갭필 절연막(20) 및 라이너 절연막을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 식각하여 그 표면을 평탄화(20a)한다.
그리고나서 인산 용액 등으로 하드 마스크막(14)을 제거하고 세정 공정으로 패드 산화막(12)을 제거하여 종래 기술에 의한 셀로우 트렌치 소자분리막(20a)을 완성한다.
한편 종래 기술의 하드 마스크막(14)인 실리콘 질화막 식각 공정시 CHF3 가스의 플라즈마에 의해 식각 장비의 챔버 내에 폴리머(polymer)가 발생하게 되는데, 이러한 폴리머는 반도체 기판 표면에도 떨어져 결함의 원인이 된다. 이러한 폴리머 제거를 위하여 세정 공정을 진행할 경우 세정 싸이클이 줄어들게 된다. 또한 셀로우 트렌치의 식각 공정후 반도체 기판 상부에 남아 있는 폴리머에 의해 도 2와 같은 콘(cone) 형태의 결함이 발생하기도 한다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 하드 마스크막로 사용되는 실리콘 질화막의 식각 공정시 CF4 가스를 더 사용하여 CHF3 가스에 의해 발생되는 폴리머의 생성을 최소화하여 폴리머로 인한 결함을 줄일 수 있는 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서, 반도체 기판 상부에 실리콘 질화막으로 하드 마스크막을 형성하는 단계와, 하드 마스크막을 CHF3, CF4, 및 O2를 포함한 식각 반응 가스와 분위기 가스를 이용하여 건식 식각하여 패터닝하는 단계와, 하드 마스크막 패턴에 의해 드러난 반도체 기판을 설정된 깊이로 식각하여 셀로우 트렌치를 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 셀로우 트렌치 소자 분리막의 제조 공정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면, 본 실시예의 셀로우 트렌치 소자분리막의 제조 공정은 다음과 같다.
도 3a 및 도 3b에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 버퍼 역할을 하는 패드 산화막(SiO2)(102)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크막(104)으로서 실리콘 질화막(Si3N4)을 1000Å∼2000Å정도 증착한다.
그리고 도 3c에 도시된 바와 같이, 하드 마스크막(104) 상부에 반도체 소자의 활성 영역과 셀로우 트렌치 소자분리영역을 정의하는 모트 패턴(106)을 형성한다. 이때 모트 패턴(106)은 포토레지스트를 6000Å∼7000Å정도 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
그 다음 도 3d에 도시된 바와 같이, 모트 패턴(106)을 이용한 건식 식각 공정으로 적층된 하드 마스크막(104)과 패드 산화막(102)을 패터닝한다. 본 발명의 하드 마스크막(104)의 건식 식각 공정은 MERIE방식의 식각 장비에서 CHF3, CF4, O2의 식각 반응 가스와 Ar의 분위기 가스로 타겟인 실리콘 질화막(Si3N4)을 플라즈마 건식 식각한다. 이때 CHF3 가스는 10sccm∼30sccm, CF4 가스는 20sccm∼50sccm, O2 가스는 3sccm∼10sccm, 그리고 Ar 가스는 150sccm∼200sccm으로 식각 장비에 주입한다. 또한 MERIE 식각 장비의 압력은 60mTorr∼120mTorr이며 RF 파워는 200W∼400W가 된다.
그러므로 본 발명은 실리콘 질화막으로 이루어진 하드 마스크막(104)의 식각 공정시 반응 가스로서 CHF3 및 O2 뿐만 아니라 세정 케미스트리(clean chemistry)로 사용되는 CF4를 추가함으로써 폴리머의 생성을 억제한다.
한편 하드 마스크막(104)의 식각 공정시 OES(Optical Emission System) 등의 장치를 사용하여 3700∼3900 파장을 모니터링하여 식각 정지점(end point)을 찾는다. 그리고 하드 마스크막(104)이 식각된 후에, 패드 산화막(102)이 드러나는 시점에서 50∼100% 식각을 더 해주어 하드 마스크막(104) 패턴 외곽의 막을 추가로 제거한다. 이때 반도체 기판인 실리콘과 하드 마스크막인 실리콘 질화막의 식각 선택비를 3:1로 하는 것이 바람직하다.
그런 다음 도 3e에 도시된 바와 같이, 하드 마스크막(104) 및 패드 산화막(102)의 패턴에 의해 드러난 반도체 기판(100)을 소정 깊이, 예컨대 3000Å∼5000Å로 건식 식각하여 이후 셀로우 트렌치 소자분리막이 제조될 셀로우 트렌치(108)를 형성한 후에 모트 패턴(106)을 제거한다.
도면에 미도시되어 있지만, 상기 결과물의 셀로우 트렌치 내측면과 패드 산화막(102) 및 하드 마스크막(104)의 측면에 라이너 절연막으로서 실리콘 산화막(SiO2)을 얇게 형성한다.
그런 다음 도 3f에 도시된 바와 같이, 셀로우 트렌치가 매립되도록 갭필 절연막(110)으로서 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다.
그리고 도 3h에 도시된 바와 같이, 하드 마스크막(104)이 드러날 때까지 갭필 절연막(110) 및 라이너 절연막을 화학적기계적연마(CMP)로 식각하여 그 표면을 평탄화(110a)한다.
그리고나서 인산 용액 등으로 하드 마스크막(104)을 제거하고 세정 공정으로 패드 산화막(102)을 제거하여 본 발명에 따른 셀로우 트렌치 소자분리막(110a)을 완성한다.
이상 설명한 바와 같이, 본 발명은 하드 마스크막로 사용되는 실리콘 질화막의 식각 공정시 CF4 가스를 더 사용하여 CHF3 가스에 의해 발생되는 폴리머의 생성을 최소화하여 폴리머로 인한 결함을 줄일 수 있으며 이로 인해 세정 싸이클을 연장하여 반도체 소자의 수율을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1a 내지 도 1h는 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 순서도,
도 2는 종래 기술의 셀로우 트렌치 소자분리막 제조 공정에 의해 발생된 폴리머에 의한 결함을 나타낸 도면,
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 셀로우 트렌치 소자 분리막의 제조 공정을 나타낸 공정 순서도.

Claims (4)

  1. 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서,
    상기 반도체 기판 상부에 실리콘 질화막으로 하드 마스크막을 형성하는 단계와,
    상기 하드 마스크막을 CHF3, CF4, 및 O2를 포함한 식각 반응 가스와 분위기 가스를 이용하여 건식 식각하여 패터닝하는 단계와,
    상기 하드 마스크막 패턴에 의해 드러난 상기 반도체 기판을 설정된 깊이로 식각하여 셀로우 트렌치를 형성하는 단계
    를 포함하는 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법.
  2. 제 1항에 있어서,
    상기 하드 마스카막의 건식 식각은 MERIE 제 1모트 패턴을 이용한 식각 공정시 반도체 기판의 식각 깊이는 상기 설정된 셀로우 트렌치 깊이의 1/2∼2/3 범위인 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조 방법.
  3. 제 1항에 있어서,
    상기 제 2모트 패턴을 제거한 후에, 스퍼터 건식 식각 공정을 진행하여 상기 하드 마스크막의 모서리와 상기 셀로우 트렌치의 단차 모서리를 라운딩하게 하는 단계를 더 포함하는 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조 방법.
  4. 제 1항에 있어서,
    상기 제 2모트 패턴을 제거한 후에, 상기 단차가 있는 셀로우 트렌치의 반도체 기판과 하드 마스크막 상측면에 라이너막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조 방법.
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