KR20050070253A - 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법 - Google Patents

반도체 소자의 셀로우 트렌치 소자분리막 제조 방법 Download PDF

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Abstract

본 발명은 반도체 제조 방법에 관한 것으로, 특히 고전압에 적합한 높은 절연막 특성을 갖는 소자분리막을 형성할 수 있는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법에 관한 것이다. 이를 위하여 본 발명은, 반도체 기판 상부에 패드 절연막, 하드 마스크막 및 캐핑막을 순차적으로 형성하는 단계와, 캐핑막 및 하드 마스크막을 건식 식각하여 패터닝하는 단계와, 캐핑막 및 하드 마스크막 패턴에 의해 드러난 패드 절연막 및 반도체 기판을 설정된 깊이로 식각하여 셀로우 트렌치를 형성하는 단계를 포함한다.
이와 같이, 본 발명은 반도체 기판의 상부에 패드 산화막과 하드 마스크막 뿐만 아니라 캐핑막을 증착한 후 소자분리막을 형성하여 종래의 소자분리막의 높이보다 높은 소자분리막을 형성함으로써, 기존의 장비를 그대로 이용하여 고전압에 적합한 높은 절연막 특성을 갖는 소자분리막을 형성할 수 있다.

Description

반도체 소자의 셀로우 트렌치 소자분리막 제조 방법{METHOD FOR FABRICATING STI OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 고집적 반도체 소자에서 소자간 분리를 위한 반도체 소자의 셀로우 트렌치 소자분리(STI: Shallow Trench Isolation)막 제조 방법에 관한 것이다.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도세 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 LOCOS(LOCal Oxidation of Silicon) 기술이 있는데, 이 기술은 소자분리막의 측면확산를 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 등장한 셀로우 트렌치 소자분리(STI) 기술은 반도체기판에 식각 공정으로 셀로우 트렌치(shallow trench)를 형성하고 셀로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.
도 1a 내지 도 1h는 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면 종래 기술의 셀로우 트렌치 소자분리막 제조 공정은 다음과 같다.
도 1a 및 도 1b에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 버퍼 역할을 하는 패드 산화막(pad oxide)(SiO2)(12)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막(14)으로서 실리콘 질화막(Si3N4)을 1000Å∼2000Å정도 증착한다.
그리고 도 1c에 도시된 바와 같이, 하드 마스크막(14) 상부에 반도체 소자의 활성 영역과 셀로우 트렌치 소자분리영역을 정의하는 모트 패턴(moat pattern)(16)을 형성한다. 이때 모트 패턴(16)은 포토레지스트(photo resist)를 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
그 다음 도 1d에 도시된 바와 같이, 모트 패턴(16)을 이용한 건식 식각(dry etch)공정으로 적층된 하드 마스크막(14)과 패드 산화막(12)을 패터닝한다.
그런 다음 도 1e에 도시된 바와 같이, 하드 마스크막(14) 및 패드 산화막(12)의 패턴에 의해 드러난 반도체 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 건식 식각하여 이후 셀로우 트렌치 소자분리막이 제조될 셀로우 트렌치(18)를 형성한 후에 모트 패턴(16)을 제거한다.
도면에 미도시되어 있지만, 상기 결과물의 셀로우 트렌치(18) 내측면과 패드 산화막(12) 및 하드 마스크막(14)의 측면에 라이너(linear) 절연막으로서 실리콘 산화막(SiO2)을 얇게 형성한다.
그런 다음 도 1f에 도시된 바와 같이, 셀로우 트렌치가 매립되도록 갭필(gap-fill) 절연막(20)으로서 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다.
그리고 도 1g에 도시된 바와 같이, 하드 마스크막(14)이 드러날 때까지 갭필 절연막(20) 및 라이너 절연막을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 식각하여 그 표면을 평탄화(20a)한다.
그리고나서, 도 1h에 도시된 바와 같이, 인산 용액 등으로 하드 마스크막(14)을 제거하고 세정 공정으로 패드 산화막(12)을 제거하여 종래 기술에 의한 셀로우 트렌치 소자분리막(20a)을 완성한다.
그러나, 저전압 영역에서는 상기와 같은 방법으로 형성되는 셀로우 트렌치 소자분리막의 높이로도 별문제가 없지만, 높은 절연막 특성이 요구되는 고전압 영역에서는 상기와 같은 방법으로 형성되는 소자분리막이 그 조건을 충족시키지 못하는 단점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 반도체 기판의 상부에 패드 산화막과 하드 마스크막 뿐만 아니라 캐핑막을 증착한 후 소자분리막을 형성하여 종래의 소자분리막의 높이보다 높은 소자분리막을 형성함으로써, 고전압에 적합한 높은 절연막 특성을 갖는 소자분리막을 형성할 수 있는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서, 상기 반도체 기판 상부에 패드 절연막, 하드 마스크막 및 캐핑막을 순차적으로 형성하는 단계와, 상기 캐핑막 및 하드 마스크막을 건식 식각하여 패터닝하는 단계와, 상기 캐핑막 및 하드 마스크막 패턴에 의해 드러난 상기 패드 절연막 및 반도체 기판을 설정된 깊이로 식각하여 셀로우 트렌치를 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2h에는 본 발명에 따른 반도체 소자의 셀로우 트렌치 소자분리막 제조 과정을 도시한 공정 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 버퍼 역할을 하는 패드 산화막(pad oxide)(SiO2)(102)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막(104)으로서 실리콘 질화막(Si3N4)을 1000Å∼2000Å정도 증착한 후 하드 마스크막(104)의 상부에 캐핑막(106)으로서 TEOS막을 증착한다.
그리고 도 2c에 도시된 바와 같이, 캐핑막(106) 상부에 반도체 소자의 활성 영역과 셀로우 트렌치 소자분리영역을 정의하는 모트 패턴(moat pattern)(108)을 형성한다. 이때 모트 패턴(108)은 포토레지스트(photo resist)를 도포하고 셀로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
그 다음 도 2d에 도시된 바와 같이, 모트 패턴(108)을 이용한 건식 식각(dry etch)공정으로 적층된 캐핑막(106), 하드 마스크막(104)과 패드 산화막(102)을 패터닝한다.
그런 다음 도 2e에 도시된 바와 같이, 캐핑막(106), 하드 마스크막(104) 및 패드 산화막(102)의 패턴에 의해 드러난 반도체 기판(100)을 소정 깊이, 예컨대 2㎛∼4㎛로 건식 식각하여 이후 셀로우 트렌치 소자분리막이 제조될 셀로우 트렌치(110)를 형성한 후에 모트 패턴(108)을 제거한다.
본 발명에서 셀로우 트렌치(110)는 플라즈마 식각 챔버에 80sccm CF4을 공급하며 10mTorr 기압하에서 600W의 소오스 전원과 100W의 바이어스 전원 조건으로 플라즈마 식각 공정을 1차 진행하고, 플라즈마 식각 챔버에 20sccm∼60sccm SF6, 50sccm∼80sccm HBR, 40sccm∼100sccm O2를 공급하며 20mTorr∼50mTorr 기압하에서 800W∼1200W의 소오스 전원과 30W∼70W의 바이어스 전원의 조건으로 플라즈마 식각 공정을 2차 진행하여 형성된다.
도면에 미도시되어 있지만, 상기 결과물의 셀로우 트렌치(110) 내측면과 패드 산화막(102), 하드 마스크막(104) 및 캐핑팍(106)의 측면에 라이너(linear) 절연막으로서 실리콘 산화막(SiO2)을 얇게 형성한다.
그런 다음 도 2f에 도시된 바와 같이, 셀로우 트렌치가 매립되도록 갭필(gap-fill) 절연막(112)으로서 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다.
그리고 도 2g에 도시된 바와 같이, 캐핑막(106)이 드러날 때까지 갭필 절연막(112) 및 라이너 절연막을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 식각하여 그 표면을 평탄화하여 트렌치(110)를 갭필한 소자분리막(112a)한다.
그리고나서, 도 2h에 도시된 바와 같이, 인산 용액 등으로 캐핑막(106) 및 하드 마스크막(104)을 제거하고 세정 공정으로 패드 산화막(102)을 제거하여 본 발명에 의한 셀로우 트렌치 소자분리막(112a)을 완성한다.
이상 설명한 바와 같이, 본 발명은 반도체 기판의 상부에 패드 산화막과 하드 마스크막 뿐만 아니라 캐핑막을 증착한 후 소자분리막을 형성하여 종래의 소자분리막의 높이보다 높은 소자분리막을 형성함으로써, 종래의 장비를 그대로 이용하여 고전압에 적합한 높은 절연막 특성을 갖는 소자분리막을 형성할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1a 내지 도 1h는 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막 제조 과정을 도시한 흐름도이고.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 셀로우 트렌치 소자분리막 제조 과정을 도시한 흐름도이다.

Claims (6)

  1. 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서,
    상기 반도체 기판 상부에 패드 절연막, 하드 마스크막 및 캐핑막을 순차적으로 형성하는 단계와,
    상기 캐핑막 및 하드 마스크막을 건식 식각하여 패터닝하는 단계와,
    상기 캐핑막 및 하드 마스크막 패턴에 의해 드러난 상기 패드 절연막 및 반도체 기판을 설정된 깊이로 식각하여 셀로우 트렌치를 형성하는 단계
    를 포함하는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법.
  2. 제 1항에 있어서,
    상기 패드 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자 분리막 제조 방법.
  3. 제 1항에 있어서,
    상기 하드 마스크막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자 분리막 제조 방법.
  4. 제 1항에 있어서,
    상기 캐핑막은 TEOS막인 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자 분리막 제조 방법.
  5. 제 1항에 있어서,
    상기 셀로우 트렌치를 위한 설정된 깊이는 2㎛∼4㎛인 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자 분리막 제조 방법.
  6. 제 1항에 있어서,
    상기 셀로우 트렌치를 형성하는 공정은 플라즈마 식각 챔버에 80sccm CF4을 공급하며 10mTorr 기압하에서 600W의 소오스 전원과 100W의 바이어스 전원 조건으로 플라즈마 식각 공정을 1차 진행하고, 상기 플라즈마 식각 챔버에 20sccm∼60sccm SF6, 50sccm∼80sccm HBR, 40sccm∼100sccm O2를 공급하며 20mTorr∼50mTorr 기압하에서 800W∼1200W의 소오스 전원과 30W∼70W의 바이어스 전원의 조건으로 플라즈마 식각 공정을 2차 진행하는 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자 분리막 제조 방법.
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