KR20050036823A - 표시 장치 - Google Patents

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KR20050036823A
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Abstract

1필드를 형성하는 복수의 필드의 각각에 있어서, 화소를 연속하여 발광시키기 위해, 서스테인 펄스가 반복하여 인가되는 서스테인 기간에 있어서, 후반부에 인가되는 서스테인 펄스들 중 적어도 하나는 타 서스테인 펄스의 펄스 전압 진폭보다 큰 펄스 전압 진폭을 갖는다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 패널을 갖는 표시 장치에 관한 것이다.
최근, 대형 및 박형의 컬러 표시 패널로서, 플라즈마 표시 패널(이하, PDPs라 한다)을 갖는 플라즈마 디스플레이가 양산되고 있다.
상기 PDP에는, 방전 가스로 채워진 방전 공간을 통해, 대향하여 배치된 표시면으로서 기능하는 전면 유리기판과 배면 기판이 제공된다. 상기 전면 유리기판은, 그 내부 표면상(즉, 배면기판에 대향하는 표면)에, 표시면의 행방향으로 확장되는 스트립 형상의 복수의 행전극으로 형성된다. 한편, 배면기판은 표시면의 열방향으로 확장되는 스트립 형상의 복수의 열전극들로 형성된다. 이 경우, 쌍으로 존재하는 인접 행전극들(이하, 행전극쌍이라 한다)은 1표시라인으로서 기능한다. 화소로서 기능하는 방전셀은 구조적으로 행전극쌍과 열전극쌍의 교점에 형성된다.
또한, 상기 PDP에는, 입력 영상 신호에 따라 열전극에 화소 데이터 펄스를 인가하는 어드레스 드라이버 및 행전극에 여러 펄스(후술한다)를 인가하는 행전극 드라이버가 제공된다.
상기 행전극 드라이버는, 우선, 리셋 펄스를 모든 행전극쌍에 동시에 인가하여, 모든 방전셀에 리셋-방전을 일으킨다. 상기 리셋 방전에 의해, 모든 방전셀 내에 벽전하가 생성된다. 다음, 상기 어드레스 드라이버는 시간당 1표시라인의 양만큼 표시라인에 따른 복수의 화소 데이터 펄스를 열전극에 인가한다. 이 기간 동안, 상기 표시라인에 속하는 방전셀을 시간당 1표시라인의 양만큼 방전의 대상으로 하기 위해, 상기 행전극 드라이버는 주사펄스를 순차적으로 행전극쌍들 중 일방의 행전극에 인가한다. 이 경우, 고전압 화소 데이터 펄스 및 주사펄스가 동시에 인가되는 방전셀 내에 어드레스 방전이 선택적으로 야기되어, 방전셀 내에 잔존하는 벽전하가 소거된다. 다음, 상기 행전극 드라이버는 서스테인 펄스를 교대로 반복하여 모든 행전극쌍의 행전극에 인가한다. 이 경우, 서스테인 펄스가 인가될 때마다 잔존 벽전하를 갖는 방전셀 내에만 서스테인 방전이 발생한다. 상기 서스테인 방전은 발광을 제공하여, 전면 유리기판의 표시면상에, 입력 영상 신호에 따라 영상이 나타나게 한다.
그러나, 상기 구동은 리셋 방전 및 어드레스 방전과 같은 발광 방전이 영상을 표시하는데 관여하지 않도록 하여, 표시 영상에 있어서 콘트라스트를 저하시키는 문제가 있다.
이러한 이유 때문에, 예컨대, 일본 특허출원공개 No.2003-86108(이하, 특허문헌1이라 한다)에 공개된 바와 같이, 리셋-앤드-어드레스 방전에 의해 발생되는 발광을 억제함으로써 표시 영상의 콘트라스트를 향상시킨 PDP가 제안되어 있다.
도1은, 표시면측으로부터 바라본 상기 PDP의 일부에 대한 도면이다(특허문헌1의 도1 참조). 도2는, 도1에 나타낸 표시패널에 있어서 V1-V1에 따른 단면을 나타내는 도면이다(특허문헌1의 도2 참조).
도1에 나타낸 PDP에 있어서, 각 방전셀은 서스테인 방전만을 일으키는 표시셀 C1 및 영상을 표시하는데 관여하지 않는 발광으로 리셋-앤드-어드레스 방전을 일으키는 리셋-앤드-어드레스 방전셀 C2로 구성된다. 상기 표시셀 C1과 리셋-앤드-어드레스 방전셀 C2는, 도2에 나타낸 바와 같이, 갭 r을 통해 연통되는 각 방전 공간을 갖는다. 상기 리셋-앤드-어드레스 방전셀 C2 내에 발생된 어드레스 방전은 갭 r을 통해 표시셀 C1으로 확장된다. 이는, 상기 표시셀 C1을, 서스테인 펄스의 인가하에 서스테인 방전을 허용하는 벽전하 형성 상태(점등 모드)나 서스테인 방전을 허용하지 않는 벽전하 형성 상태(소등 모드) 중 어느 일방이 되게 한다. 따라서, 서스테인 펄스의 인가하의 점등 모드로 설정된 표시셀 C1내에만 서스테인 방전이 일어난다. 도2에 나타낸 바와 같이, 방전에 의해 발생되는 광은 전면 유리기판(10)을 통해 외측으로 방사된다. 한편, 리셋-앤드-어드레스 방전셀 C2에 있어서, 리셋-앤드-어드레스 방전에 의해 발생되는 광이 외부로 방사되는 것을 차단하기 위해, 도2에 나타낸 블랙이나 다크 컬러인 광흡수층(18)이 형성되어 있다.
따라서, 광흡수층(18)에 의해, 리셋-앤드-어드레스 방전에 의해 발생되는 광은 표시면으로 누출되는 양만큼 감소될 수 있어, 표시 영상의 콘트라스트를 향상시킨다. 여기서, 리셋-앤드-어드레스 방전셀 C2 내에 어드레스 방전을 일으키기 위해, 그 직전에 표시셀 C1내에 발생된 서스테인 방전을 이용하고 있다. 즉, 표시셀 C1내에 발생된 서스테인 방전에 의해, 도2에 나타낸 바와 같이, 하전 입자가 생성되어 갭 r을 통해 리셋-앤드-어드레스 방전셀 C2로 누출된다. 이는 리셋-앤드-어드레스 방전셀 C2 내의 어드레스 방전을 안정적으로 발생시킨다.
그러나, 표시셀로부터 리셋-앤드-어드레스 방전셀 C2로 하전 입자가 흘러나가는 양만큼, 표시셀 내의 서스테인 방전에 기초한 발광 효율이 감소하게 되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위해 완성되었으며, 방전을 안정화 시키고 발광 효율을 개선할 수 있는 표시장치를 제공하는 데 목적이 있다.
본 발명에 따르면, 입력 영상 신호를 기초로 하여 화소마다의 화소 데이터에 따라 필드를 형성하는 복수의 필드의 각각에 상기 화소를 발광시킴으로써 영상을 표시하는 표시장치가 제공되고, 상기 표시장치는, 방전 공간을 사이에 두고 대향하여 배치된 전면 및 배면 기판, 유전체층으로 피복되고 전면 기판의 내면에 배치된 복수의 행전극쌍들, 및 상기 전극쌍들을 교차하여 배치된 복수의 어드레스 전극들을 갖는 표시패널을 포함하며, 상기 전극쌍들 및 어드레스 전극들은 제1 방전셀 및 전면 기판측상에 제공되는 광흡수층을 갖는 제2 방전셀을 구비한 단위 발광 영역; 각 서브 필드의 어드레스 기간에 있어서, 행전극쌍들의 일방 행전극들에 주사펄스를 순차적으로 인가하면서 주사펄스와 동시에 열전극에 화소 데이터에 따른 화소 데이터 펄스를 인가하여 제2 방전셀 내에 어드레스 방전을 일으키는 어드레스 유닛; 및 각 서브 필드의 서스테인 기간에 있어서, 행전극쌍에 서스테인 펄스를 인가하여 제1 방전셀에서 서스테인 방전을 일으키는 서스테인 유닛으로 각각 형성된 교차부를 갖고 있으며; 서스테인 기간 내의 최후에 인가되는 상기 서스테인 펄스를 포함하는 연속된 N개(N: 2이상의 정수)의 서스테인 펄스 중 적어도 하나의 서스테인 펄스는 다른 서스테인 펄스의 펄스 전압 진폭보다 큰 펄스 전압 진폭을 갖는다.
1필드를 형성하는 복수의 서브 필드의 각각에 있어서, 화소를 연속으로 발광시키기 위해, 서스테인 펄스가 반복하여 인가되는 서스테인 기간에 있어서, 후반부에 인가되는 적어도 하나의 서스테인 펄스는 타 서스테인 펄스의 펄스 전압 진폭보다 큰 펄스 전압 진폭을 갖는다.
도3은, 본 발명에 따른 표시장치로서 플라즈마 표시장치의 구성을 나타내는 다이어그램이다.
도3에 나타낸 바와 같이, 상기 플라즈마 표시장치는 플라즈마 표시패널로서 PDP(50), X전극 드라이버(51), Y전극 드라이버(53), 어드레스 드라이버(55) 및 드라이버 제어회로(56)를 포함한다.
상기 PDP(50)에는, 각각이 표시 화면의 수직 방향으로 확장되는 스트립 형상의 열전극(어드레스 전극) D1~Dm이 형성되어 있다. 또한, PDP(50)에는, 도3에 나타낸 바와 같이, 번호순으로 또한 교대로 표시 화면의 수평 방향으로 확장되는 스트립 형상의 행전극 X1-Xn+1 및 Y1-Yn이 형성되어 있다. 이 경우, 인접하는 행전극 쌍들(Y1,X2), (Y2,X3), (Y3,X4),…(Yn ,Xn+1)은 PDP(50)의 제1~제n 표시라인을 각각 담당한다. 화소로서 기능하는 셀(이하, 화소셀이라 한다) PC는 표시라인 및 열전극 D1-Dm 의 교점(도3에 일점쇄선으로 나타낸 영역)에 각각 형성된다. 즉, 상기 PDP(50)상에, 제1 표시라인에 속하는 화소셀 PC1,1-PC1,m, 제2 표시라인에 속하는 화소셀 PC 2,1-PC2,m,…및 제n 표시라인에 속하는 화소셀 PCn,1-PCn,m이 매트릭스 형태로 배치되어 있다.
도4~7은 PDP(50)의 내부 구조의 일부를 발췌하여 나타낸 도면이다.
구체적으로, 도4는, 상기 표시면측에서 바라본 평면도이다. 도5는, 도4에 나타낸 라인 V1-V1에서 바라본 단면도이다. 도6은, 도4에 나타낸 라인 V2-V2에서 바라본 단면도이다. 도7은, 도4에 나타낸 라인 W1-W12에서 바라본 단면도이다.
도4에 나타낸 바와 같이, 상기 행전극 Y는 표시화면의 수평(행)방향으로 확장되어 있는 스트립 형태의 버스전극 Yb(행전극 Y의 본체부) 및 상기 버스전극 Yb에 접속된 복수의 투명전극 Ya으로 구성되어 있다. 상기 버스전극 Yb는 예컨대, 블랙금속막으로 형성된다. 상기 투명전극 Ya는 ITO 등의 투명 도전막에 의해 형성되며, 버스전극 Yb상에 있어서 상기 열전극 D에 대응하는 각 위치에 배치된다. 상기 투명전극 Ya는 버스전극 Yb에 수직인 방향으로 확장되며, 그 일단 및 타단은, 도4에 나타낸 바와 같이, 각각 폭이 넓은 형태로 되어 있다. 즉, 상기 투명전극 Ya은 행전극 Y의 본체부로부터 돌출하는 돌출전극으로서 이해될 수 있다. 한편, 상기 행전극 X는 표시화면의 수평(행)방향으로 확장되어 있는 스트립 형태의 버스전극 Xb(행전극 X의 본체부) 및 상기 버스전극 Xb에 접속된 복수의 투명전극 Xa로 구성되어 있다. 상기 버스전극 Xb는 예컨대, 블랙금속막으로 형성된다. 상기 투명전극 Xa는 ITO 등의 투명 도전막에 의해 형성되며, 버스전극 Xb상에 있어서 상기 열전극 D에 대응하는 각 위치에 배치된다. 상기 투명전극 Xa는 버스전극 Xb에 수직인 방향으로 확장되며, 그 일단 및 타단은, 도4에 나타낸 바와 같이, 폭이 넓은 형태로 되어 있다. 즉, 상기 투명전극 Xa는 행전극 X의 본체로부터 돌출하는 돌출전극으로서 이해될 수 있다. 상기 투명전극 Xa 및 Xb의 폭이 넓은 부분은, 도4에 나타낸 바와 같이, 방전갭 g의 소정 폭을 통해 서로 대향하여 배치되어 있다. 즉, 상기 투명전극 Xa 및 Ya는, 쌍으로 된 행전극 X 및 Y의 본체로부터 돌출하는 돌출전극으로서, 방전갭 g를 통해 서로 대향하여 배치되어 있다.
투명전극 Ya 및 버스전극 Yb으로 이루어진 상기 행전극 Y와 투명전극 Xa 및 버스전극 Xb로 이루어진 행전극 X는, 도5에 나타낸 바와 같이, PDP(50)의 표시면으로서 기능하는 전면 투명기판(10)의 배면상에 형성되어 있다. 또한, 상기 행전극 X 및 Y를 피복하기 위해, 상기 전면 투명기판(10)의 배면상에 유전체층(11)이 형성되어 있다. 상기 유전체층(11)의 표면상에는, 각 선택셀 C2(후술한다)에 따른 위치에 있어서, 돌출 유전체층(12)이 상기 유전체층(11)으로부터 배면을 향해 돌출하여 형성되어 있다. 상기 돌출 유전체층(12)은 블랙이나 다크 컬러 안료를 함유하는 스트립 형태의 광흡수층에 의해 형성되어, 도4에 나타낸 바와 같이 표시면의 수평(행) 방향으로 확장된다. 상기 돌출 유전체층(12)과 돌출 유전체층(12)이 형성되지 않은 유전체층(11)은 도시하지 않은 MgO의 보호층으로 피복된 표면을 갖는다. 상기 전면 투명기판(10)과 평행하게 놓여진 배면기판(13)상에, 복수의 열전극 D이 소정의 갭을 통해 서로 평행하게 배치되어 있고, 상기 버스 전극 Xb 및 Yb에 수직인 방향(열방향)으로 확장되어 있다. 상기 배면기판(13)상에는, 화이트의 열전극 보호층(유전체층)(14)이 열전극 D를 피복하면서 형성되어 있다. 열전극 보호층(14)상에는, 제1 횡벽(15a), 제2 횡벽(15b) 및 종벽(15c)을 포함하는 격벽(15)이 형성되어 있다. 제1 횡벽(15a)은 버스전극 Yb에 대향하는 열전극 보호층(14)상의 한 위치에, 표시면의 수평방향으로 확장하여 형성되어 있다. 제2 횡벽(15b)은 버스전극 Xb에 대향하는 열전극 보호층(14)상의 한 위치에, 표시면의 수평(행)방향으로 확장하여 형성되어 있다. 종벽(15c)은, 버스전극 Xb(Yb)상에 동일 간격으로 배치된 투명전극들 Xa(Ya)사이의 위치에, 버스전극 Xb(Yb)에 수직인 방향으로 확장하여 형성되어 있다. 도5에 나타낸 바와 같이, 돌출 유전체층(12)과 대향하는 영역(종벽(15c)과 제1 및 제2 횡벽들(15a,15b)의 측면을 포함하는)의 열전극 보호층(14)상에 2차전자 방출재료층(30)이 형성되어 있다. 상기 2차전자 방출재료층(30)은 낮은 일함수(예컨대, 4.2eV이하)를 갖지만 소위 2차전자 방출계수가 큰, 고λ 재료로 형성되는 층이다. 상기 2차전자 방출재료층(30)은, 예컨대, MgO, CaO, SrO 및 BaO등의 알칼리 토금속 산화물; Cs2O 등의 알칼리 금속 산화물; CaF2 및 MgF2 등의 플루오르화물; TiO2, Y2O; 결정결함이나 불순물 도핑에 의해 2차전자 방출계수가 증가된 재료 등을 채용하고 있다. 한편, 도5에 나타낸 바와 같이, 돌출 유전체층(12)과 대향하는 영역 이외의 영역(종벽(15c)과 제1 및 제2 횡벽들(15a,15b)의 측면을 포함한다)의 열전극 보호층(14)상에 형광층(16)이 형성되어 있다. 상기 형광층(16)은 적색발광을 하는 적색 형광층, 녹색발광을 하는 녹색 형광층 및 청색발광을 하는 청색 형광층의 3가지 타입을 포함하는데, 이는 화소셀 PC에 고정적으로 할당되어 있다. 2차전자 방출재료층(30) 및 형광층(16)과 유전체층(11) 사이에 한정된 방전가스로 채워진 방전공간이 존재한다. 상기 제1 및 제2 회벽들(15a,15b)과 종벽(15c)은, 도5 및 7에 나타낸 바와 같이, 돌출 유전체층(12)이나 유전체층(11)의 표면에 도달할만큼 높지 않다. 이에 따라, 도5에 나타낸 바와 같이, 제2 횡벽(15b)과 돌출 유전체층(12) 사이에, 방전가스의 연통을 허용하는 갭 r이 존재한다. 그러나, 상기 제1 횡벽(15a)과 돌출 유전체층(12) 사이에, 방전가스의 간섭을 막기 위해 제1 횡벽(15a)에 따른 방향으로 확장되는 유전체층(17)이 형성되어 있다. 한편, 종벽(15c)과 돌출 유전체층(12) 사이에는, 도6에 나타낸 바와 같이, 유전체층(18)이 종벽(15c)에 따른 방향으로 간헐적으로 형성되어 있다.
여기서, 제1 횡벽(15a) 및 종벽(15c)으로 둘러싸인 영역(도4에 일점쇄선으로 나타낸 영역)은 화소로 기능하는 화소셀 PC로서 제공된다. 도4 및 5에 나타낸 바와 같이, 상기 화소셀 PC는 제2 횡벽(15b)에 의해 표시방전셀 C1 및 선택방전셀 C2로 분할된다. 상기 표시방전셀 C1은, 도4 및 5에 나타낸 바와 같이, 표시라인으로서 기능하는 한 쌍의 행전극 X 및 Y의 투명전극 Xa 및 Ya와 형광층(16)을 포함한다. 한편, 상기 선택방전셀 C2는 돌출 유전체층(12), 2차전자 방출재료층(30), 상기 표시라인에 따른 한 쌍의 행전극 중 행전극 Y, 및 상기 관련 표시라인 위의 인접한 표시라인에 따른 전극쌍 중 행전극 X의 버스전극 Xb를 포함한다. 또한, 도4에 나타낸 바와 같이, 상기 투명전극 Xa의 확장부와 투명전극 Xb의 확장부 사이에 제공되는 방전갭 g는 표시방전셀 C1 내에 있는 버스전극 Xb과 버스전극 Yb 사이의 중간 지점에 위치한다.
도5에 나타낸 바와 같이, 표시면의 수직방향(도5의 좌우방향)에 대해 서로 인접하는 인접 화소셀 PC의 각 방전 공간은 제1 횡벽(15a) 및 유전체층(17)에 의해 차단된다. 그렇지만, 동일한 화소셀 PC에 속하는 선택방전셀 C2 및 표시방전셀 C1의 각 방전공간은, 도5에 나타낸 바와 같이, 갭 r을 통해 연통된다. 또한, 표시면의 좌우방향에 대해 상호 인접한 화소셀 C2의 각 방전공간은, 도6에 나타낸 바와 같이, 돌출 유전체층(12) 및 유전체층(18)에 의해 차단된다. 그러나, 표시면의 좌우방향에 대해 상호 인접한 표시셀 C1의 각 방전공간은 서로 연통된다.
이러한 방식으로, PDP(50)에 형성된 화소셀 PC1,1-PCn,m는 서로 연통하는 각 방전공간을 갖는 표시방전셀 C1 및 선택방전셀 C2로 각각 구성되어 있다.
상기 X전극 드라이버(51)는, 구동제어회로(56)로부터 공급되는 타이밍 신호에 따라, PDP(50)의 행전극 X1-Xn+1에 다양한 펄스(후술한다)를 인가한다. 상기 Y전극 드라이버(53)는, 드라이버 제어회로(56)로부터 공급되는 타이밍 신호에 따라, PDP(50)의 행전극 Y1-Yn에 다양한 펄스(후술한다)를 인가한다. 상기 어드레스 드라이버(55)는, 상기 드라이버 제어회로(56)로부터 공급되는 타이밍 신호에 따라, PDP(50)의 열전극 D1-Dm에 화소 데이터 펄스(후술한다)를 인가한다.
상기 구동제어회로(56)는, 우선, 입력영상신호를, 예컨대, 각 화소에 있어서 발광레벨을 나타내는 8비트 화소 데이터로 변환하고, 화소 데이터에 대해 오차확산처리 및 디더처리를 행한다. 예를 들면, 오차확산처리에 있어서, 우선 화소 데이터의 상위 6비트는 표시 데이터로 간주되고, 나머지 하위 2비트는 오차 데이터로 간주된다. 상기 각 주변화소에 따른 영상 데이터의 오차 데이터는 웨이팅에 의해 가산되어 표시 데이터로 반영된다. 상기 동작에 의해, 원화소의 하위 2비트만큼의 휘도가 상기 주변화소에 의해 의사적으로 표현된다. 따라서, 표시데이터를 8비트보다 적은 6비트의 양으로 이용함으로써, 8비트의 화소 데이터와 동등한 휘도계조표현이 가능해진다. 오차확산처리에 의해 얻어지는 6비트 오차-확산 화소 데이터에 대해 디더처리를 행한다. 상기 디더처리에 있어서, 복수의 상호 인접화소는 1화소 단위로 간주된다. 상기 1화소 단위의 각 화소에 대응하는 오차-확산 화소 데이터에 값이 다른 디더 계수를 각각 할당함으로써 가산되어, 디더 가산 화소 데이터를 얻는다. 상기 디더 계수 가산에 따르면, 상기 1화소 단위마다 바라본 경우, 상기 디더 가산 화소 데이터의 상위 4비트만을 사용하여 8비트에 상당하는 휘도를 표현할 수 있다. 이 때문에, 상기 구동제어회로(56)는, 멀티-톤 또는 멀티-계조 화소 데이터 PDs로서 디더 가산 화소의 상위 4비트를 추출한다. 이는, 도8에 나타낸 데이터 변환 테이블에 따른 제1~제15 비트를 포함하는 15비트 화소 구동 데이터 GD로 변환된다. 따라서, 8비트로 256레벨을 표현할 수 있는 화소 데이터는, 도8에 나타낸 바와 같이, 15비트 화소 구동 데이터 GD의 총 16패턴으로 변환된다. 다음, 각 화소셀 PC1,1-PCn,m에 대응하는 화소 구동 데이터 GD1,1-GDn,m에 기초하여, 상기 구동 제어회로(56)는 동일한 비트 자리에서 화소 구동 데이터 GD1,1-GDn,m를 분리하여, 다음과 같이, 화소 구동 데이터 비트 그룹 DB1-DB15을 얻는다.
DB1: 화소 구동 데이터 GD1,1-GDn,m 각각의 제1 비트
DB2: 화소 구동 데이터 GD1,1-GDn,m 각각의 제2 비트
DB3: 화소 구동 데이터 GD1,1-GDn,m 각각의 제3 비트
DB4: 화소 구동 데이터 GD1,1-GDn,m 각각의 제4 비트
DB5: 화소 구동 데이터 GD1,1-GDn,m 각각의 제5 비트
DB6: 화소 구동 데이터 GD1,1-GDn,m 각각의 제6 비트
DB7: 화소 구동 데이터 GD1,1-GDn,m 각각의 제7 비트
DB8: 화소 구동 데이터 GD1,1-GDn,m 각각의 제8 비트
DB9: 화소 구동 데이터 GD1,1-GDn,m 각각의 제9 비트
DB10: 화소 구동 데이터 GD1,1-GDn,m 각각의 제10 비트
DB11: 화소 구동 데이터 GD1,1-GDn,m 각각의 제11 비트
DB12: 화소 구동 데이터 GD1,1-GDn,m 각각의 제12 비트
DB13: 화소 구동 데이터 GD1,1-GDn,m 각각의 제13 비트
DB14: 화소 구동 데이터 GD1,1-GDn,m 각각의 제14 비트
DB15: 화소 구동 데이터 GD1,1-GDn,m 각각의 제15 비트
화소 구동 데이터 비트 그룹 DB1-DB15는, 후술하는 서브 필드 SF1-SF15에 각각 대응한다.
여기서, 영상신호의 필드를 구성하는 15 서브 필드 SF1-SF15의 각각에 있어서, 상기 구동제어회로(56)는, 도9에 나타낸 바와 같이, 어드레스 기간 W 및 서스테인 기간 I(후술한다)에 기초한 구동제어를 X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)에 대해 행한다. 이 기간 동안, 서브 필드 SF1-SF15의 각각의 어드레스 기간 W에 있어서, 상기 구동제어회로(56)는 관련된 서브 필드 SF에 대응하는 화소 구동 데이터 비트 그룹 DB를 시간당 1표시라인(m개)만큼 어드레스 드라이버(55)에 공급한다. 상기 드라이버 제어회로(56)는, 최초의 서브 필드 SF1에 한해, 어드레스 기간 W에 앞서 리셋 기간 R(후술한다)에 기초하는 구동제어를 행하고, 최후 서브 필드 SF15에 한해, 서스테인 기간 I 직전에 소거 기간 E(후술한다)에 기초하는 구동 제어를 행한다.
도10은, 상기 구동제어의 실행에 따라, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)가 PDP(50)에 인가하는 각종 구동펄스를 나타내는 도면이다. 또한, 도10에는, 도9에 나타낸 서브 필드 SF1-SF15 중 최초 서브 필드 SF1만을 발췌하여 나타낸다.
우선, 리셋 기간 R에 있어서, X전극 드라이버(51)는 양극성의 리셋 펄스 RPx를 생성하고, 이를 PDP(50)의 행전극 X1-Xn+1에 동시에 인가한다. 상기 리셋 펄스 RPx의 인가 동안, 도10에 나타낸 바와 같이, Y전극 드라이버(53)는 하강 변화가 완만한 음극성의 리셋 펄스 RPY를 생성하고, 이를 PDP(50)의 행전극 Y1-Yn에 동시에 인가한다. 이 동안, 상기 어드레스 드라이버(55)는 양극성의 리셋 펄스 RPD를 생성하고, 동시에 이를 열전극 D1-Dm에 인가한다.
리셋 펄스 RPD, RPY 및 RPX를 인가함으로써, PDP(50)의 모든 화소셀 PC의 선택방전셀 C2 내에 있는 열전극 D 및 행전극 Y 사이에 리셋 방전(기입 방전)이 일어난다. 선택방전셀 C2 내에는 벽전하가 형성된다. 또한, 리셋 펄스 RPD, RPY, 및 RP X의 인가에 의해, 상기 열전극 D는 행전극 X 및 Y에 대해 상대적으로 애노드로 된다. 다음, 리셋 방전은 도5에 나타낸 갭 r을 통해 표시방전셀 C1을 향해 이동하여, 표십방전셀 C1 내의 전극 Y와 X 사이에서 방전을 일으킨다. 방전의 이동에 의해, 모든 화소셀 PC의 표시방전셀 C1내에 벽전하가 형성된다.
상기 방식으로, 리셋 기간 R에 있어서, PDP(50)의 모든 화소셀 PC의 표시방전셀 C1내에 벽전하가 형성되어, 모든 화소셀 PC가 점등셀 모드로 초기화된다.
다음, 상기 어드레스 기간 W에 있어서, Y전극 드라이버(53)는 양극성 전압 V2(V2>V1)을 갖는 주사 펄스 SP를 행전극 Y1-Yn에 순차적으로 인가하는 한편, 양극성 전압 V1을 모든 행전극 Y1-Yn에 인가한다. 이 동안, 상기 X전극 드라이버(51)는 행전극 X1-Xn+1를 0 V로 둔다. 상기 어드레스 드라이버(55)는 서브 필드 SF에 대응하는 화소 구동 데이터 비트 그룹 DB의 각 데이터 비트를, 그 논리 레벨에 대응하는 펄스 전압을 갖는 화소 데이터 펄스 DP로 변환시킨다. 예를 들면, 상기 어드레스 드라이버(55)는, 논리 레벨 O을 갖는 화소 구동 데이터 비트를 양극성의 고전압 화소 데이터 펄스 DP로 변환하는 한편, 논리 레벨 1을 갖는 화소 구동 데이터 비트를 저전압(0V)의 화소 데이터 펄스 DP로 변환한다. 상기 화소 데이터 펄스 DP는 주사 펄스 SP의 인가 타이밍과 동시에, 열전극 D1-Dm에 시간당 1화소 라인(m개)만큼 인가된다. 즉, 상기 어드레스 드라이버(55)는, 우선, 제1 표시라인에 대응하는 m개의 화소 데이터 펄스 DP를 포함하는 화소 데이터 펄스 그룹 DP1을 열전극 D1-Dm에 인가한 후, 제2 표시라인에 대응하는 m개의 화소 데이터 펄스 DP를 포함하는 화소 데이터 펄스 그룹 DP2을 열전극 D1-Dm에 인가한다. 이 경우, 양극성 전압 V2를 갖는 주사펄스 SP 및 저전압(0V)을 갖는 화소 데이터 펄스 DP가 동시에 인가되는 화소셀 PC의 선택방전셀 C2 내에 있어서, 행전극 D와 행전극 Y 사이에 소거 어드레스 방전이 일어난다. 상기 소거 어드레스 방전으로 인해, 상기 방전은 도5에 나타낸 갭 r을 통해 표시방전셀 C1을 향해 이동한다. 이에 따라, 표시방전셀 C1 내의 행전극 Y와 X 사이에 방전이 일어난다. 상기한 선택방전셀 C2로부터 표시방전셀 C1으로 방전이 이동함으로써, 방전표시셀 C1 내에 형성된 벽전하가 사라진다. 한편, 주사펄스 SP가 인가되는 동안 고전압 화소 데이터 펄스 DP가 인가되는 화소셀 PC의 선택방전셀 C2 내에는 상기 소거 어드레스 방전이 발생하지 않는다. 따라서, 상기 선택방전셀 C2로부터 표시방전셀 C1으로 상기 방전의 이동이 발생하지 않기 때문에, 표시방전셀 C1 내의 벽전하는 그 형성 상태를 그대로 유지한다. 즉, 표시방전셀 C1 내에 벽전하가 존재하는 경우, 그대로 잔류한다. 만약 존재하지 않는 경우에는, 상기 벽전하의 비형성 상태가 유지된다.
상기 방식으로, 어드레스 기간 W에 있어서, 서브 필드에 대응하는 화소 구동 데이터 비트 그룹의 데이터 비트에 따라, 화소셀 PC의 선택방전셀 C2 내에 소거 어드레스 방전이 선택적으로 발생하여, 상기 벽전하를 소거한다. 이는, 벽전하가 잔류하는 화소셀 PC를 점등셀 모드로, 벽전하가 제거된 화소셀 PC를 소등셀 모드로 설정한다.
다음, 서스테인 기간 I에 있어서, 상기 X전극 드라이버(51)는 음극성의 서스테인 펄스 IPx를 행전극 X1-Xn+1에 반복적으로 인가하는 한편, Y전극 드라이버(53)는 음극성의 서스테인 펄스 IPY를 행전극 Y1-Yn에 반복적으로 인가한다. 또한, 도10에 나타낸 바와 같이, 서스테인 기간 I에 있어서 최후에 인가되는 서스테인 펄스 IPYE는, 그 직전까지 인가되는 서스테인 펄스 IPY 및 IPX의 펄스-전압 진폭 VS1 보다 약 10-50V 큰 펄스-전압 진폭 VS2를 갖는다. 한편, 각 서브 필드의 서스테인 기간 I에 있어서, 서스테인 펄스 IPX 및 IPY는 관련된 서스테인 기간 I가 속하는 서브 필드에 할당되어 있는 수만큼 인가된다. 서스테인 펄스 IPX 또는 IPY(IPYE를 포함한다)가 인가되면, 점등셀 모드로 설정된 화소셀 PC의 표시방전셀 C1 내에 있어서 투명전극 Xa와 Ya 사이에 서스테인 방전이 일어난다. 도5에 나타낸 바와 같이, 상기 서스테인 방전에 의해 발생되는 자외선으로 인해, 표시방전셀 C1 내에 형성된 형광층(16)(적색 형광층, 녹색 형광층 및 청색 형광층)이 여기되어, 전면 투명기판(10)을 통해 형광색에 따라 방사된다. 즉, 서스테인 기간 I가 속하는 서브 필드에 할당된 회수만큼, 서스테인 방전에 기초하여 발광이 반복적으로 발생한다. 상기 회수에 따른 휘도가 감지된다. 즉, 도8에 나타낸 바와 같이, 화소 구동 데이터 GD의 16패턴에 기초한 구동에 의해, 서브 필드 SF1-SF15 중 하나의 어드레스 기간 W 내에만 소거 어드레스 방전이 발생하여(흑색원으로 나타낸다), 화소셀 PC를 소등모드로 설정한다. 즉, 각 화소셀 PC에 있어서, 최초의 서브 필드 SF1의 리셋 기간 R에 점등모드로의 설정에서부터 서브 필드 SF1-SF15 중 어느 하나의 어드레스 기간 W에 소등모드로의 설정까지의 기간 동안, 상기 서브 필드에 할당된 회수만큼 서스테인 방전에 기초하여 반복적으로 발광이 발생한다(백색원). 이 경우, 1 서브필드 내에 발생하는 서스테인 방전에 기초하는 발광의 총 회수에 따른 휘도가 감지된다. 따라서, 도8에 나타낸 바와 같이, 제1~제16 계조레벨 구동에 기초하는 16 발광패턴에 따라, 백색원으로 나타낸 서브필드에 발생하는 서스테인 방전의 총 회수만큼에 대응하는 16계조의 중간 세기만큼 표현된다.
여기서, 상기 서스테인 펄스 IPY 및 IPX의 펄스-전압 진폭 VS1는, 상기 하전 입자가, 서스테인 펄스를 인가함으로써 발생하는 서스테인 방전으로 인해 선택방전셀 C2를 향해 확장되지 않도록, 비교적 작은 진폭으로 설정되어 있다. 따라서, 서스테인 방전으로 인한 표시방전셀 C1의 방전공간 내에 형성된 하전 입자로부터의 유출이 제거되므로, 발광효율은 향상될 수 있다. 서스테인 펄스 IPY 및 IPX의 펄스 전압 진폭을 비교적 작게 함으로써, 상기 유전체층(11)은 서스테인 방전으로 인한 열화를 억제할 수 있기 때문에, PDP(50)의 수명을 증가시킬 수 있다. 또한, 상기 서스테인 기간 I의 최후에 인가되는 서스테인 펄스 IPYE의 진폭 VS2는, 서스테인 방전에 의해 형성된 하전 입자가 도5에 나타낸 바와 같이 갭 r을 통해 선택방전셀 C2을 향해 확장될 수 있는 정도만큼 증가된다. 따라서, 다음 서브 필드 SF의 어드레스 기간 W의 직전, 선택방전셀 C2의 방전공간에 하전 입자가 잔류하기 때문에, 어드레스 기간 W에 어드레스 방전이 안정적으로 발생될 수 있다.
또한, 도10에 나타낸 실시예에 있어서, 선택방전셀 C2을 향해 표시방전셀 C1에 형성된 하전 입자를 확장시키기 위해, 서스테인 기간 I의 최후에 인가되는 서스테인 펄스 IPYE에는 그 직전까지 인가되는 서스테인 펄스 IPY의 진폭 VS1보다 큰 펄스 전압 진폭 VS2가 제공된다. 그러나, 이는 한정적이지 않다.
예를 들면, 도11에 나타낸 바와 같이, 상기 서스테인 기간 I의 최후에 인가되는 서스테인 펄스 IPYE에는 펄스 전압 진폭 VS1이 제공될 수 있는 한편, 서스테인 펄스 IPYE 직전에 인가되는 서스테인 펄스 IPY에는 상기 진폭 VS1보다 큰 펄스 전압 진폭 VS2가 제공될 수 있다. 한편, 도12에 나타낸 바와 같이, 서스테인 기간 I의 최후에 인가되는 서스테인 펄스 IPYE 및 그 직전에 인가되는 서스테인 펄스 IPY에만 펄스 전압 진폭 VS2가 제공될 수 있다.
즉, 서스테인 기간 I의 최후에 인가되는 서스테인 펄스 IPYE를 포함하는 N개(N:2이상의 정수)의 연속된 서스테인 펄스 IPY 중 적어도 하나의 펄스에, 타 서스테인 펄스의 펄스 전압 진폭보다 큰 전압 진폭을 제공해도 된다.
한편, 도10~11에 나타낸 실시예가, 열전극 D가 상대적인 음극성으로 간주되어 서스테인 방전을 일으키는 음극성 서스테인 펄스가 인가될 수 있도록 리셋-앤드-어드레스 방전을 일으키는, 구동을 채용하고 있지만, 상기 극성은 구동하는 동안 반전될 수 있다. 즉, 상기 열전극 D는 상대적으로 양극성측으로 간주될 수 있어, 서스테인 방전을 일으키는 양극성 서스테인 펄스 IP가 인가되도록 리셋-앤드-어드레스 방전을 일으킨다.
상기 실시예에 있어서, PDP(50)의 제1~제n 표시라인에 각각 대응하는 행전극쌍의 구성으로서, X-Y, X-Y, X-Y, X-Y와 같은 구성이 채용되어 있다. 그러나, 상기 구성은 X-Y, Y-X, X-Y, Y-X와 같은 구성이어도 된다. 이 경우, 홀수 라인에 속하는 화소셀 PC 내의 선택방전젤 C2 및 짝수 라인에 속하는 화소셀 PC 내의 선택방전셀 C2는 상호 인접해 위치한다.
본 발명에 따르면, 방전을 안정화 시키고 발광 효율을 개선할 수 있는 표시장치를 제공할 수 있다.
도1은, 표시면측에서 바라본 종래 PDP구조의 일부를 나타내는 평면도이다.
도2는, 도1에 나타낸 라인 V-V에 따른 상기 PDP의 단면을 나타내는 도면이다.
도3은, 본 발명에 따른 플라즈마 표시장치의 개략적인 구성을 나타내는 다이어그램이다.
도4는, 표시면측에서 바라본 경우에 있어서, 도3에 나타낸 PDP(50) 구조의 일부를 나타내는 평면도이다.
도5는, 도4에 나타낸 라인 V1-V1에 따른 단면을 나타내는 도면이다.
도6은, 도4에 나타낸 라인 V2-V2에 따른 단면을 나타내는 도면이다.
도7은, 도4에 나타낸 라인 W1-W1에 따른 단면을 나타내는 도면이다.
도8은, 화소 데이터 변환 테이블에 의해 얻어진 화소 구동 데이터 GD에 따른 발광 구동 패턴 및 화소 데이터 변환 테이블을 나타내는 도면이다.
도9는, 도3에 나타낸 플라즈마 표시장치에 있어서, 발광 구동 흐름의 일례를 나타내는 도면이다.
도10은, 도9에 나타낸 발광 구동 흐름에 따른 PDP(50)에 인가되는 여러 가지 구동 펄스를 나타내는 도면이다.
도11은, 도9에 나타낸 발광 구동 흐름에 따른 PDP(50)에 인가되는 여러 가지 구동 펄스의 다른 예를 나타내는 도면이다.
도12는, 도9에 나타낸 발광 구동 흐름에 따른 PDP(50)에 인가되는 여러 가지 구동 펄스의 다른 예를 나타내는 도면이다.

Claims (9)

  1. 입력영상신호에 기초하는 화소마다의 화소 데이터에 따라, 1필드를 형성하는 복수의 서브 필드의 각각에, 화소를 발광시킴으로써 화상을 표시하는 표시장치에 있어서, 상기 표시장치는:
    방전공간을 사이에 두고 대향배치된 전면기판 및 배면기판, 유전체층으로 피복되고 상기 전면기판의 내면에 배열된 복수의 행전극쌍, 및 상기 전극쌍에 교차하여 배열된 복수의 어드레스 전극을 갖고, 상기 전극쌍과 상기 어드레스 전극의 각 교차부에, 제1 방전셀 및 상기 전면기판측에 광흡수층이 제공된 제2 방전셀로 이루어지는 단위발광영역이 형성되어 있는 표시패널;
    상기 서브 필드 각각의 어드레스 기간에 있어서, 상기 행전극쌍의 일방의 전극에 주사펄스를 순차인가하면서, 상기 주사펄스와 동시에 상기 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로써, 상기 제2 방전셀에 어드레스 방전을 일으키는 어드레스 유닛, 및
    상기 서브 필드 각각의 서스테인 기간에 있어서, 상기 행전극쌍에 서스테인 펄스를 인가함으로써, 상기 제1 방전셀에 서스테인 방전을 일으키는 서스테인 유닛을 포함하고,
    상기 서스테인 기간의 최후에 인가되는 상기 서스테인 펄스를 포함하는 연속된 N개(N: 2이상의 정수)의 서스테인 펄스 중, 적어도 하나의 서스테인 펄스가 타 서스테인 펄스의 펄스 전압보다도 큰 펄스 전압 진폭을 갖는, 표시장치.
  2. 제1항에 있어서,
    제2 방전셀의 배면기판상에 제공되는 2차전자 방출재료층을 더 포함하는 표시장치.
  3. 제1항에 있어서,
    어드레스 기간 직전에 열전극을 상대적으로 음극성이 되게 하는 펄스 전압을 갖는 리셋 펄스를, 행전극쌍들 중 하나의 행전극들 및 열전극들에 인가하여, 제2 방전셀 내에 리셋 방전을 일으키는 리셋 유닛을 더 포함하는 표시장치.
  4. 제1항에 있어서,
    상기 제1 방전셀 및 제2 방전셀은 단위발광영역 내에 서로 연통하는 각 방전부를 갖고,
    상기 어드레스 유닛은, 제2 방전셀에서 발생한 어드레스 방전이 제1 방전셀로 확장됨으로써, 서스테인 기간에 서스테인 방전을 허용하는 점등모드와 서스테인 기간에 서스테인 방전을 허용하지 않는 소등모드 중 어느 하나의 상태로 제1 방전셀이 설정되는, 표시장치.
  5. 제1항에 있어서,
    상기 제1 방전셀은 행전극쌍 중 일방 행전극 및 타방 전극이 방전공간 내에서 제1 방전갭을 통해 서로 대향하는 부분을 포함하고,
    상기 제2 방전셀은 일방 행전극 및 열전극이 방전공간 내에서 제2 방전갭을 통해 서로 대향하는 부분을 포함하는, 표시장치.
  6. 제1항에 있어서,
    행전극쌍 중 일방 행전극 및 타방 전극 각각이, 행방향으로 확장하는 본체부 및 제1 방전갭을 통해 대향하며 각 단위발광영역에 있어서 본체부로부터 열방향으로 돌출하는 돌출부를 갖고,
    상기 제1 방전셀은 방전공간 내의 제1 방전갭을 통해 상기 돌출부들이 서로 대향하고 있는 부분을 포함하며, 상기 제2 방전셀은 방전공간 내의 제2 방전갭을 통해 일방 행전극의 본체부와 열전극이 서로 대향하고 있는 부분을 포함하는, 표시장치.
  7. 제1항에 있어서,
    상기 표시패널은 서로 인접하는 단위발광영역의 방전공간을 행방향으로 구획하는 종벽 및 열방향으로 구획하는 횡벽을 갖는 격벽과, 상기 단위발광영역 내의 제2 방전셀의 방전부와 제1 방전셀의 방전부 사이를 구획하는 분할벽을 구비하고,
    상기 각 단위발광영역의 제2 방전셀의 방전부는 격벽에 의해 단위발광영역 중 인접한 하나의 방전부로부터 차단되어 있으며, 행방향으로 인접한 상기 단위발광영역은 서로 연통하는 방전부들을 갖는 제1 방전셀을 구비하고, 상기 단위발광영역 내의 제1 방전셀은 서로 연통하는 방전부들을 갖는, 표시장치.
  8. 제1항에 있어서,
    방전하에서 발광을 위한 형광층이 상기 제1 방전셀 내에만 형성되어 있는 표시장치.
  9. 제1항에 있어서,
    상기 제1 방전셀 및 제2 방전셀은 상기 단위발광영역 내에서 서로 연통하는 각 방전부를 갖고,
    상기 서스테인 기간의 최후에 인가되는 서스테인 펄스를 포함하는 N개의 연속된 서스테인 펄스 중 적어도 하나의 서스테인 펄스는, 서스테인 펄스를 인가함으로써 발생되는 서스테인 방전이 제1 방전셀로부터 제2 방전셀로 확장할 정도의 펄스 전압 진폭을 갖는 한편,
    타 서스테인 펄스는, 상기 서스테인 펄스를 인가함으로써 발생되는 서스테인 방전이 제1 방전셀 내에 머무를 정도의 펄스 전압 진폭을 갖는, 표시장치.
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