KR100661146B1 - 복수의 방전 셀을 단위 발광 영역에 갖는 표시 장치 - Google Patents

복수의 방전 셀을 단위 발광 영역에 갖는 표시 장치 Download PDF

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    • G09G3/2986—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels using surface discharge panels using non-standard pixel electrode arrangements with more than 3 electrodes involved in the operation
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Abstract

오방전을 방지하고 표시 품질을 개선하는 것이 가능한 표시 장치. 상기 표시 패널은 제1 방전 셀과 전면 기판에 가까운 면에 광흡수층 및 배면 기판에 가까운 면에 2차 전자 방출 재료층을 갖는 제2 방전 셀로 구성된, 열 전극 및 행 전극의 교차부에 형성된 단위 발광 영역을 갖는다. 열 전극이 행 전극 쌍 중 1 행 전극에 대해 저전위인 극성을 갖는 주사 펄스를 인가하면서, 화소 데이터에 따른 전압을 갖는 화소 데이터 펄스가 열 전극에 인가되어, 제2 방전 셀 내에 어드레스 방전이 선택적으로 야기된다. 이러한 구조에 있어서, 제2 방전 셀 내의 열 전극은 행 전극에 비해 캐소드로서 기능하므로, 제2 방전 셀 내에 형성된 2차 전자 방출 재료층으로부터 2차 전자가 바람직하게 방출되어, 어드레스 방전을 야기시킨다.

Description

복수의 방전 셀을 단위 발광 영역에 갖는 표시 장치{DISPLAY DEVICE HAVING A PLURALITY OF DISCHARGE CELLS IN EACH UNIT LIGHT-EMITTING AREA}
도1은 정면에서 바라본 종래 PDP구조의 일부 평면도이다.
도2는 도1에 나타난 V-V 선상에서의 PDP의 단면도를 나타낸다.
도3은 도1에 나타난 W-W 선상에서의 PDP의 단면도를 나타낸다.
도4는 PDP에 인가되는 다양한 구동 펄스 및 인가 타이밍을 나타내는 도면이다.
도5는 플라즈마 표시 장치의 개략적인 구성을 나타내는 다이어그램이다.
도6은 도5에 나타난 PDP(50)의 구조의 일부를 정면에서 바라본 평면도이다.
도7은 도6에 나타난 V1-V1 선상에서의 PDP(50)의 단면을 나타내는 도면이다.
도8은 도6에 나타난 V2-V2 선상에서의 PDP(50)의 단면을 나타내는 도면이다.
도9는 도6에 나타난 W1-W1 선상에서의 PDP(50)의 단면을 나타내는 도면이다.
도10은 선택적 기입 어드레스법을 채용한 구동에 사용되는 화소 데이터 전환 테이블 및 화소 데이터 전환 테이블에 의해 얻어진 화소 구동 데이터 GD에 기초한 발광 구동 패턴을 나타내는 도면이다.
도11은 선택적 기입 어드레스법을 채용한 구동에 있어, 발광 구동 시퀀스의 일례를 나타내는 도면이다.
도12는 도11에 나타난 발광 구동 시퀀스에 따라 헤드 서브필드 SF(1)에 있어, PDP(50)에 인가되는 다양한 구동 펄스 및 그 인가 타이밍을 나타내는 다이어그램이다.
도13은 선택적 소거 어드레스법을 채용한 구동에 사용되는 화소 데이터 전환 테이블 및 화소 데이터 전환 테이블에 의해 얻어진 화소 구동 데이터 GD에 기초한 발광 구동 패턴을 나타내는 도면이다.
도14는 선택적 소거 어드레스법을 채용한 구동에 있어, 발광 구동 시퀀스의 일례를 나타내는 도면이다.
도15는 도14에 나타난 발광 구동 시퀀스에 따라 헤드 서브 필드 SF(1)에 있어 PDP(50)에 인가되는 다양한 구동 펄스 및 그 인가 타이밍을 나타내는 다이어그램이다.
도16은 PDP(500)을 탑재한 플라즈마 표시 장치의 또 다른 구성을 나타내는 다이어그램이다.
도17은 PDP(500)의 구조의 일부를 정면에서 바라본 평면도이다.
도18은 도17에 나타난 V1-V1 선상에서의 PDP(500)의 단면을 나타내는 도면이다.
도19는 도17에 나타난 V2-V2 선상에서의 PDP(500)의 단면을 나타내는 도면이다.
도20은 도17에 나타난 W1-W1 선상에서의 PDP(500)의 단면을 나타내는 도면이다.
도21은 선택적 기입 어드레스법을 채용한 구동에 있어, 헤드 서브 필드 SF(1)에 있어, PDP(500)에 인가되는 다양한 구동 펄스 및 그 인가 타이밍을 나타내는 다이어그램이다.
도22는 선택적 소거 어드레스법을 채용한 구동에 있어, 헤드 서브 필드 SF(1)에 있어, PDP(500)에 인가되는 다양한 구동 펄스 및 그 인가 타이밍을 나타내는 다이어그램이다.
도23은 플라즈마 표시장치의 또 다른 구성을 나타내는 다이어그램이다.
도24는 도23에 나타난 PDP(501)의 구조의 일부를 정면에서 바라본 평면도이다.
도25는 도24에 나타난 V1-V1 선상에서의 PDP(501)의 단면을 나타내는 도면이다.
도26은 도24에 나타난 V2-V2 선상에서의 PDP(501)의 단면을 나타내는 도면이다.
도27은 도24에 나타난 W1-W1 선상에서의 PDP(501)의 단면을 나타내는 도면이다.
도28은 선택적 기입 어드레스법을 채용함으로써, 도23에 나타난 플라즈마 표시 장치의 구동에 사용되는 화소 데이터 전환 테이블 및 화소 데이터 전환 테이블에 의해 얻어진 화소 구동 데이터 GD에 기초한 발광 구동 패턴을 나타내는 도면이다.
도29는 선택적 기입 어드레스법을 채용함으로써 도23에 나타난 플라즈마 표 시 장치를 구동하는데 있어 발광 구동 시퀀스의 일례를 나타내는 도면이다.
도30은 도29에 나타난 발광 구동 시퀀스에 따라, 헤드 서브 필드 SF(1)에 있어 PDP(501)에 인가되는 다양한 구동 펄스를 나타내는 다이어그램이다.
도31은 선택적 소거 어드레스법을 채용함으로써, 도23에 나타난 플라즈마 표시 장치의 구동에 사용되는 화소 데이터 전환 테이블 및 화소 데이터 전환 테이블에 의해 얻어진 화소 구동 데이터 GD에 기초한 발광 구동 패턴을 나타내는 도면이다.
도32는 선택적 소거 어드레스법을 채용함으로써 도23에 나타난 플라즈마 표시 장치의 구동에 있어, 발광 구동 시퀀스의 일례를 나타내는 도면이다.
도33은 도32에 나타난 발광 구동 시퀀스에 따라, 헤드 서브 필드 SF(1)에 있어 PDP(501)에 인가되는 다양한 구동 펄스 및 그 인가 타이밍을 나타내는 다이어그램이다.
본 발명은 표시 패널이 탑재된 표시 장치에 관련된 것이다.
최근, 대형의, 얇은 칼라 표시 패널로서, 표면 방전 방식의 교류형 플라즈마 디스플레이 패널을 탑재한 플라즈마 디스플레이 장치가 주목받고 있다.
도1 내지 3은 표면 방전 타입의 교류형 플라즈마 디스플레이 패널의 종래 구조의 일부를 나타낸다. 예를 들면, 일본 특허 공개 No.5-205642(특허문헌 1)를 참 조하라.
도2에 나타난 바와 같이, 플라즈마 디스플레이 패널(PDP)은, 평행하게 배치된 전면 유리 기판(1)과 배면 유리 기판(4) 사이의 각 화소에서 방전이 야기되는 구조로 제조된다. 전면 유리 기판(1)은 표시면으로서 이용되는 표면을 가진다. 전면 유리 기판(1)은 배면측에는, 순차적으로, 복수의 연장된 전극쌍 (X',Y')이 제공되고, 유전체층(2)이 행전극쌍 (X',Y')을 피복하고, 보호층(3)인 MgO(산화마그네슘)이 유전체층(2)의 배면을 피복하고 있다. 각 행전극 X',Y'은 폭이 넓은 ITO 등의 투명 도전막으로 이루어지는 투명 전극 Ⅹa',Ya', 및 이들의 도전성을 보충하는, 금속막으로 이루어진 얇은(좁은) 버스 전극 Ⅹb',Yb'로 구성된다. 행 전극 X' 및 Y'은 방전 갭 g'을 사이에 두고 마주하도록, 표시 화면에 수직 방향으로 교대로 배치된다. 행 전극 쌍 (X',Y')은 매트릭스 표시의 일 표시 라인(행) L을 형성한다. 도3에 나타난 바와 같이, 배면 유리 기판(4)에는, 행 전극 쌍 Ⅹ',Y'에 직교하는 방향으로 배치된 복수의 열 전극들 D'이 제공되고, 열 전극들 D' 사이에 평행하게 형성된 띠 모양의 격벽(5)이 제공되고, 격벽(5)의 측면 및 열 전극 D'를 피복하는 적색(R),녹색(G),청색(B)의 형광 재료로 형성된 형광체층(6)이 제공된다. 보호층(3)과 형광체층(6)의 사이에는, 도2에 나타난 바와 같이, 크세논을 포함하는 Ne-Xe 가스가 채워진 방전 공간 S'이 존재한다. 도1에 나타난 바와 같이, 각 표시 라인 L에는, 열 전극 D' 및 행 전극 쌍(Ⅹ',Y')의 교차부에서 방전 공간 S'를 격벽에 의해 구획하여, 단위 발광 영역으로서 방전 셀 C'를 형성하고 있다.
상기한 표면 방전 방식의 교류형 PDP 상에 화상을 형성하는데 있어서, 중간 계조를 표시하는 서브 필드 기술을 사용한 그레이스케일 구동 방식이 알려져 있다. 본 구동 방식에 있어서, 일 필드의 표시 기간이 N개의 서브필드로 분할되어 서브필드의 웨이트에 따른 발광의 횟수를 각 서브 필드에 지정한다. 입력 영상 신호에 따라, 방전 셀은 발광을 위한 서브 필드와 발광을 하지 않게 하는 서브 필드로 설정되고, 이에 따라 발광이 구동된다. 이 경우, 필드 중의 하나를 통해 광 생성의 총수에 따라 중간 휘도가 감지된다.
도4는 상기 구동을 실현하기 위해, 각 서브 필드에 있어서 PDP에 인가된 다양한 구동 펄스를 나타낸다.
도4에 나타난 바와 같이, 서브 필드는 동기 리셋 기간 Rc, 어드레스 기간 Wc, 및 서스테인 기간 Ic로 구성된다.
동기 리셋 기간 Rc에서는, 리셋 펄스 RPx, RPy가 서로 쌍을 형성하는, 행 전극 Ⅹ1'∼Ⅹn' 및 Y1'∼Yn' 사이에 동시에 인가되고, 이에 따라 모든 방전 셀에 있어서 리셋 방전을 동시에 야기시킨다. 이에 의해 일단 각 방전 셀 내에 소정의 벽전하가 형성된다. 다음 어드레스 기간 Wc에서는, 주사 펄스 SP가 행 전극 Y1'∼Yn'에 순차적으로 인가되고, 입력 영상 신호에 따라 각 화소에 기초하여, 시간당 일 표시 라인의 양으로 화소 데이터 펄스가 열 전극 D1'∼Dm'에 인가된다. 즉, 도4에 나타난 바와 같이, 주사 펄스 SP와 동시에, 제1부터 제n번째까지 표시 라인에 대응하고, m개의 화소 데이터 펄스를 각각 구성하는 화소 데이터 펄스 그룹 DP1∼DPn에 의해 순차적으로 각각 인가된다. 이 경우, 주사 펄스와 동시에, 고전압 화소 데이터 펄스가 가해진 방전 셀 내에서만 어드레스 방전(선택적 소거 방전)이 야기된다. 이러한 어드레스 방전에 의해, 방전 셀 내에 형성된 벽전하는 소멸한다. 한편, 어드레스 방전이 야기되지 않는 방전 셀 내에서는 벽전하가 잔존한다. 다음 서스테인 기간 Ic에 있어서, 행 전극 Ⅹ1'∼Ⅹn' 및 Y1'∼Yn' 사이에 서스테인 펄스 IPx, IPy가 각 서브필드의 웨이트에 대응하는 수만큼 인가된다. 그 결과, 벽전하가 잔존한 발광 셀만이 인가된 서스테인 펄스 IPx, IPy수에 대응하는 수만큼 서스테인 방전을 반복한다. 이러한 서스테인 방전으로 인해, 파장 147nm를 가지는 진공 자외선이 방전 공간 S'내에 채워진 크세논 Xe로부터 방출된다. 진공 자외선은 배면 기판에 형성된 적(R), 녹(G), 청(B)의 형광체층을 들뜬 상태로 만든 후 가시광을 발생시킨다.
한편, 도1 내지 3에 나타낸 구조를 가지는 PDP가 도4와 같이 구동되는 경우, 어드레스 기간 Wc에 있어서, 어드레스 방전이 바르게 야기되지 않는 경우가 있다. 어드레스 방전이 바르게 야기되지 않는 경우에, 벽전하는 완전히 소멸되지는 않는다. 그 결과, 입력 영상 신호에 따른 바른 화상 표시가 불가능해지는 문제점을 발생시킨다.
본 발명은 이러한 문제를 해결하기 위해 완성되었고, 오방전을 방지하고, 표시 품질을 개선할 수 있는 표시 장치를 제공하는 것이 목적이다.
본 발명의 표시 장치는 입력 영상 신호에 따라, 입력 영상 신호에 기
초하는 각 화소마다의 화소 데이터에 따른 화상 표시를 수행하는 표시 장치
이며 구성은 다음과 같다: 즉, 본 발명의 표시장치는, 방전 공간을 사이에 두고 배치된 전면 및 배면 기판을 가지는 표시 패널; 전면 기판의 내면에 제공된 복수의 행 전극 쌍; 배면 기판의 내면에 행 전극 쌍이 교차하여 배치된 복수의 열 전극; 및 행 전극 쌍과 열 전극의 교차부에 각각 형성된 단위 발광 영역(각각은 제1 방전 셀 및 전면 기판 가까이에 광흡수층을 갖고, 배면 기판 가까이에 2차 전자 방출 재료층을 가진 제2 방전 셀로 구성) ; 행 전극 쌍들을 구성하는 제1 행 및 제2 행 전극 중 제1 행 전극에 비해, 열 전극이 저전위에 놓이는 극성을 갖는 주사 펄스를 순차적으로 인가하면서, 주사 펄스와 동일 타이밍에 화소 데이터에 따른 전압을 갖는 화소 데이터 펄스를 시간당 1 표시 라인만큼 열 전극에 순차적으로 인가하여, 제2 방전 셀 내에 어드레스 방전을 선택적으로 야기하는 어드레스 수단; 제1 행 전극 및 제2 행 전극에 교대로 서스테인 펄스를 반복적으로 인가하는 서스테인 수단을 포함한다.
도5는 본 발명에 따른 표시 장치로서, 플라즈마 디스플레이의 구성을 나타낸다.
도5에 나타난 바와 같이, 플라즈마 표시 장치는 플라즈마 표시 패널로서 PDP(50), 홀수 X전극 드라이버(51), 짝수 X전극 드라이버(52), 홀수 Y전극 드라이버(53), 짝수 Y전극 드라이버(54), 어드레스 드라이버(55) 및 드라이버 제어 회로(56)로 구성되어 있다.
PDP(50)는 표시 화면에 수직방향으로 연장하고 있는 띠 모양의 열 전극 D1~Dm 이 형성되어 있다. 또한, PDP(50)는 표시 화면에 수평방향으로 연장된, 띠 모양의 행 전극 X1~Xn 및 행 전극 Y2~Yn이 형성되어 있는데, 도5에 나타난 바와 같이, 번호 순서대로 교대로 배열되어 있다. 한 쌍의 행 전극들, 즉 행 전극 쌍 (X2, Y2) ~ 행 전극 쌍 (Xn, Yn)은 PDP(50)에서의 제1 내지 제(n-1) 표시 라인에 이용된다. 화소 셀 PC, 화소에 이용되는 화소 셀 PC는 각각 표시 라인 및 열 전극 D1~Dm의 교차부에 형성된다(도5에 있어서, 일점쇄선에 의해 둘러싸인 영역). 즉, PDP(50)에는 제1 표시 라인에 속하는 화소 셀 PC1,1~PC1,m, 제2 표시 라인에 속하는 화소 셀 PC2,1 ~PC2,m, ... , 제(n-1) 표시 라인에 속하는 PCn-1,m이 매트릭스 형태로 배열되어 있다.
도6 내지 9는 PDP(50)의 내부 구조의 일부를 발췌해 나타낸 도면이다.
또한, 도6은 PDP(50)를 정면에서 바라본 평면도이다. 도7은 도6에 나타난 V1-V1 라인으로부터 바라본 PDP(50)의 단면도이다. 도8은 도6에 나타난 V2-V2 라인으로부터 바라본 PDP(50)의 단면도이다. 도9는 도6의 W1-W1 라인으로부터 바라본 PDP(50)의 단면도이다.
도6에 나타난 바와 같이, 행 전극 Y는 표시 화면의 수평방향으로 연장된 띠 모양의 버스 전극 Yb(행 전극 Y의 본체부) 및 버스 전극 Yb에 접속된 복수의 투명 전극 Ya로 이루어졌다. 버스 전극 Yb는, 예를 들면 검은색의 금속막으로 형성된다. 투명 전극 ITO와 같은 투명 도전막으로 이루어지고, 버스 전극 Yb상의 열 전극 D에 대응하는 위치에 각각 배치되어 있다. 투명 전극 Ya는 버스 전극 Yb에 직교하는 방 향으로 연장되어 있는데, 도6에 나타난 바와 같이 일단 및 타단이 넓게 형성된다. 즉, 투명 전극 Ya는 행 전극 Y이 본체로부터 돌출된 프로젝션 전극으로 간주될 수 있다. 반면에, 행 전극 X는 표시 화면에 수평으로 연장된 띠 모양의 버스 전극 Xb(행 전극 X의 본체부) 및 버스 전극 Xb에 접속된 복수의 투명 전극 Xa로 이루어져 있다. 버스 전극 Xb는, 예를 들면, 검은색의 금속막으로 형성된다. 투명 전극 Xa는 ITO와 같은 투명 도전막으로 이루어지고, 버스 전극 Xb상의 열 전극 D에 대응하는 위치에 각각 배치되어 있다. 투명 전극 Xa는 버스 전극 Xb에 직교하는 방향으로 연장되어 있는데, 도6에 나타난 바와 같이, 일단이 넓게 형성되어 있다. 즉, 투명 전극 Xa는 행 전극 X의 본체부로부터 돌출된 프로젝션 전극으로 간주될 수 있다. 도6에 나타난 바와 같이, 투명 전극 Xa 및 Ya의 넓은 부분은 소정 폭의 방전 갭 g를 매개해 서로 마주하여 배치해 있다. 즉, 쌍으로 이루어진 행 전극 X 및 Y는, 그 본체부로부터 돌출된 프로젝션 전극으로서 투명 전극 Xa 및 Ya를 가지는데, 이는 방전 갭 g를 매개해 마주하여 배치되어 있다.
투명 전극 Ya 및 버스 전극 Yb로 이루어지는 행 전극 Y와 투명 전극 Xa 및 버스 전극 Xb로 이루어지는 행 전극 X는, 도7에 나타난 바와 같이, PDP(50)의 표시면으로 이용되는 전면 유리 기판(10)의 후면에 형성된다. 또한, 유전체층(11)은 행 전극 X 및 Y를 피복하기 위해 전면 유리 기판(10)의 배면에 형성된다. 유전체층(11)의 표면에 제어 방전 셀 C2(후술할)에 대응하는 위치에 있어서, 불킹(bulking) 유전체층(12)이 유전체층(11)으로부터 배면쪽으로 돌출하여 형성되어 있다. 불킹 유전체층(12)은 검정색 또는 암색의 안료를 함축한 띠 모양의 광흡수층에 의해 만들어지고, 도6에 나타난 바와 같이, 표시면에 수평방향으로 연장되어 형성되어 있다. 불킹 유전체층(12)의 표면 및 불킹 유전체층(12)이 형성되지 않은 유전체층(11)의 표면은 보호층(도시하지 않음)인 MgO(산화 마그네슘)로 피복되어 있다. 전면 유리 기판(10)에 평행하게 배치된 후면 기판(13)상에, 복수의 열 전극 D가 버스 전극 Xa 및 Xb에 직교하는 방향(수직방향)으로 연장되어 배치해 있고, 소정의 갭을 통해 서로 평행하게 배치해 있다. 후면 기판(13)에는, 흰색의 열 전극 보호층(유전체층)(14)이 열 전극 D를 피복하면서 형성되어 있다. 열 전극 보호층(14)에는, 제1 횡벽(15A), 제2 횡벽(15B) 및 종벽(15C)으로 구성된 격벽(15)이 형성된다. 제1 횡벽(15A)은 열 전극 보호층(14)의 버스 전극 Xb의 반대편에 위치하여, 표시면에 수평 방향으로 연장되어 형성되어 있다. 제2 횡벽(15B)은 열 전극 보호층(14)의 버스 전극 Yb의 반대편에 위치하여, 표시면에 수평 방향으로 연장되어 형성되어 있다. 종벽(15C)은 등간격으로 배치된 투명 전극 Xa(Ya) 사이의 위치에 있어서, 버스 전극 Xb(Yb)에 직교하는 방향으로 연장되어 형성되어 있다.
한편, 도7에 나타난 바와 같이, 2차 전자 방출 재료층(30)은 불킹 유전체층(12)의 반대편 영역(종벽(15C), 제1 횡벽(15A) 및 제2 횡벽(15B)의 측면을 포함하는)에 있어서, 열 전극 보호층(14)에 형성되어 있다. 2차 전자 방출 재료층(30)은 낮은 일함수(예를 들면, 4.2 eV이하)를 가지고, 소위 2차 전자 방출 계수가 높은, 고 γ재료로 이루어진다. 2차 전자 방출 재료층(30)에 사용되는 재료에는 MgO, CaO, SrO 및 BaO와 같은 알칼리 토금속, Cs2O와 같은 알칼리 금속 산화 물, CaF2 및 MgF2와 같은 불화 화합물, TiO2, Y2O3 또는 결정 결함이나 불순물 도핑에 의해 2차 전자 방출 계수를 높인 재료, 다이아몬드상 박막, 탄소 나노 튜브 등을 포함한다. 반면에, 도7에 나타난 바와 같이, 형광체층(16)은 불킹 유전체층(12)의 반대편 영역 이외의 영역(종벽 (15C), 제1 횡벽(15A), 제2 횡벽(15B)의 측면을 포함하는)에 있어서, 열 전극 보호층(14) 위에 형성되어 있다. 형광체층(16)은 적색을 일으키는 적색 형광체층, 녹색을 일으키는 녹색 형광체층 및 청색을 일으키는 청색 형광체층을 포함한다. 이들은 각 화소 셀 PC에 기초하여 할당이 정해진다. 2차 전자 방출 재료층(30) 및 형광체층(16)과 유전체층(11) 사이에는 방전 가스로 채워진 방전 공간이 존재한다. 제1 횡벽(15A), 제2 횡벽(15B) 및 종벽(15C)의 높이는, 도7 및 9에 나타난 바와 같이, 불킹 유전체층(12) 또는 유전체층(11)의 표면에 도달할 정도로 높지는 않다. 따라서, 도7에 나타난 바와 같이, 방전 가스가 제2 횡벽(15B)과 불킹 유전체층(12) 사이를 지나갈 수 있도록 갭 r이 존재한다. 제1 횡벽(15A)과 불킹 유전체층(12) 사이에, 방전 간섭을 방지하기 위해, 유전체층(17)이 제1 횡벽(15A)을 따라서 연장되어 이루어져 있다. 또한, 종벽(15C)와 불킹 유전체층(12) 사이에, 유전체층(18)이, 도8에 나타난 바와 같이, 종벽(15C)를 따라서 단속적으로 형성되고 있다.
여기에서, 제1 횡벽(15A) 및 종벽(15C)에 의해 둘러싸인 영역(도6에 있어, 일점 쇄선으로 둘러 싸인 영역)은 화소로 이용되도록 화소 셀 PC를 제공한다. 또한, 도6 및 7에 나타난 바와 같이, 화소 셀 PC는 제2 횡벽(15B)에 의해, 표시 방전 셀 C1 및 제어 방전 셀 C2로 나누어진다. 도6 및 7에 나타난 바와 같이, 표시 방전 셀 C1은 표시 라인에 이용되는 한 쌍의 전극 X 및 Y와 형광체층(16)을 포함한다. 한편, 제어 방전 셀 C2는 표시 라인에 이용되는 한 쌍의 행 전극들 중 행 전극 Y, 표시면의 표시 라인 위쪽에 인접한 표시 라인에 이용되는 한 쌍의 행 전극들 중 행 전극 X, 불크 유전체층(12) 및 2차 전자 방출 재료층(30)을 포함한다. 또한, 표시 방전 셀 C1 내에는, 도6에 나타난 바와 같이, 행 전극 X의 투명 전극 Xa의 일단에 형성된 넓은 부분과 행 전극 Y의 투명 전극 Ya의 일단에 형성된 넓은 부분이 방전 갭 g를 매개로 하여, 서로 마주해 배치되어 있다. 반면에, 제어 방전 셀 C2내에는, 투명 전극 Ya의 타단에 형성된 넓은 부분은 포함되지만, 투명 전극 X는 포함되지 않는다.
한편, 도7에 나타난 바와 같이, 표시면의 수직으로 인접한 화소 셀 PC(도7의 좌우 방향)는 제1 횡벽(15A) 및 유전체층(17)에 의해 방전 공간이 차단되어 있다. 또한, 동일 화소 셀 PC에 속하는 표시 방전 셀 C1 및 제어 방전 셀 C2는, 도7에 나타난 바와 같이, 갭 r을 통해 서로 연통되고 있다. 또한, 표시면의 좌우 방향에 있어서 서로 인접하는 제어 방전 셀 C2는, 도8에 나타난 바와 같이, 불킹 유전체층(12) 및 유전체층(18)에 의해 방전 공간이 차단되어 있지만, 표시면의 좌우 방향에 있어 서로 인접하는 표시 방전 셀 C1은 서로 연통되고 있다.
이와 같이, PDP(50)에 형성된 화소 셀 PC1,1~PCn-1,m은 서로 연통되는 각 방전 공간을 가지는 표시 방전 셀 C1 및 제어 방전 셀 C2로 구성되어 있다.
홀수 X 전극 드라이버(51)는 구동 제어 회로(56)로부터 공급된 타이밍 신호 에 따라, PDP(50)의 행 전극들 X 중의 홀수 번호(도5에 나타난)의 행 전극 X1, X3, X5, ... , Xn-2 및 Xn에 다양한 구동 펄스(후술하는)를 인가한다. 짝수 X 전극 드라이버(52)는 구동 제어 회로(56)로부터 공급된 타이밍 신호에 따라, PDP(50)의 행 전극들 X 중의 짝수 번호(도5에 나타난)의 행 전극 X2, X4, X6, ... , X n-1에 다양한 구동 펄스(후술할)를 인가한다. 홀수 Y 전극 드라이버(53)는 구동 제어 회로(56)로부터 공급된 타이밍 신호에 따라, PDP(50)의 행 전극들 Y의 홀수 번호(도5에 나타난)의 행 전극 Y3, Y5, ... , Yn-2 및 Yn에 다양한 구동 펄스(후술할)를 인가한다. 짝수 Y 전극 드라이버(54)는 구동 제어 회로(56)로부터 공급된 타이밍 신호에 따라, PDP(50)의 행 전극들 Y의 짝수 번호(도5에 나타난)의 행 전극 Y2, Y4, ... , Yn-3 , Yn-1에 다양한 구동 펄스(후술할)를 인가한다. 어드레스 드라이버(55)는 구동 제어 회로(56)로부터 공급된 타이밍 신호에 따라, PDP(50)의 열 전극 D1~Dm에 화소 데이터 펄스(후술할)를 인가한다.
구동 제어 회로(56)는, 우선, 입력 영상 신호를 각 화소마다 휘도 레벨을 나타내는, 예를 들면, 8 비트 화소 데이터로 변환하고, 이 화소 데이터에 대해 오차 확산 처리 및 디더(dither)처리를 수행한다. 예를 들면, 오차 확산 처리에 있어서, 우선, 화소 데이터의 상위 6 비트를 표시 데이터로서, 나머지 하위 2 비트를 오차 데이터로서 취급한다. 주변 화소의 각각에 대응하는 해당 화소 데이터에 오차 데이터를 웨이트 가중한 것을 상기 표시 데이터로 반영한다. 이런 동작에 의해, 원래 화소에 있어 하위 2 비트의 휘도는 주변 화소에 의해 인위적으로 표현된다. 따라서, 8 비트보다 적은 6 비트 영상 데이터에 의해, 8 비트 화소 데이터와 동등하게 휘도 계조 표현이 가능하게 된다. 6 비트 오차 확산 처리된 화소 데이터에 대해 디더 처리가 수행된다. 디더 처리에 있어서, 서로 인접한 여러 화소를 1 화소 단위로 취급하여, 서로 다른 계수값을 가지는 디더 계수들이 1 화소 단위의 화소들에 대응하는 오차 확산 처리된 화소 데이터의 각각에 지정되고, 함께 더해지는데, 이에 따라 디더 가산 화소 데이터가 얻어진다. 디더 계수 가산에 의해, 1 화소 단위에 기초하여 바라본 경우에는, 디더 가산 화소 데이터의 상위 4 비트만으로도 8 비트에 대응하는 휘도를 표현할 수 있다. 이런 이유에서, 구동 제어 회로(56)는 디더 가산 화소 데이터의 상위 4 비트를 다계조화(multi-gradation) 화소 데이터 PDs로 한다. 이는 도10에에 나타난 바와 같이, 데이터 변환 테이블에 따라, 제1 내지 제15 비트로 이루어지는 15 비트 화소 구동 데이터 GD로 변환된다. 따라서, 8 비트에 256 계조 레벨을 표현할 수 있는 화소 데이터는, 도10에 나타난 바와 같이, 총 16 패턴을 이루는 15 비트 화소 구동 데이터 GD로 변환된다. 다음, 구동 제어 회로(56)는 1 화면의 화소 구동 데이터 GD1,1 ~ GD(n-1),m에 기초하여, 동일 비트 자리수 사이에 화소 구동 데이터 GD1,1 ~ GD(n-1),m의 값들을 분리한다. 그 결과, 화소 구동 데이터 비트 그룹 DB(1) 내지 DB(15)은 이하와 같이 얻어진다:
DB(1): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제1 비트
DB(2): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제2 비트
DB(3): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제3 비트
DB(4): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제4 비트
DB(5): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제5 비트
DB(6): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제6 비트
DB(7): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제7 비트
DB(8): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제8 비트
DB(9): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제9 비트
DB(10): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제10 비트
DB(11): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제11 비트
DB(12): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제12 비트
DB(13): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제13 비트
DB(14): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제14 비트
DB(15): 화소 구동 데이터 GD1,1 ~ GD(n-1),m 각각의 제15 비트
또한, 화소 구동 데이터 비트 그룹 DB(1) ~ DB(15)은 후술하는 서브 필드 SF(1) ~ SF(15)에 각각 대응한다. 각 서브 필드 SF(1) ~SF(15)에 있어서, 구동 제어 회로(56)는 서브 필드에 따른 화소 구동 데이터 비트 그룹 DB를 시간당 1 표시 라인(m개)씩 어드레스 드라이버(55)에 공급한다.
또한, 구동 제어 회로(56)는 도11에 나타난 바와 같이, 발광 구동 시퀀스에 따라, PDP(50)를 구동 제어해야 하는 다양한 타이밍 신호들을 발생하고, 홀수 X 전극 드라이버(51), 짝수 X 전극 드라이버(52), 홀수 Y 전극 드라이버(53) 및 짝수 Y 전극 드라이버(54)에 공급한다.
도11에 나타난 발광 구동 시퀀스에 있어서, 영상 신호의 각 필드는 15개의 서브 필드 SF(1) ~ SF(15)로 분할되고, 각 서브 필드에 있어서, 어드레스 행정 W, 발광 유지 행정 I 및 소거 행정 E를 수행한다. 또한, 헤드 서브 필드 SF(1)에 있어서, 어드레스 행정 W에 앞서, 동기 리셋 행정 R이 실행된다.
도12는 동기 리셋 행정 R, 어드레스 행정 W, 발광 유지 행정 I 및 소거 행정 E에 있어서, 홀수 X 전극 드라이버(51), 짝수 X 전극 드라이버(52), 홀수 Y 전극 드라이버(53) 및 짝수 Y 전극 드라이버(54)에 의해 PDP(50)에 인가되는 다양한 구동 펄스를 나타낸다. 또한, 도12는 헤드 서브 필드 SF(1)만을 발췌한 것을 나타낸다.
우선, 동시 리셋 행정 R, 홀수 X 전극 드라이버(51) 및 짝수 X 전극 드라이버(52)는 서스테인 펄스(후술할)에 비해 감소 변화가 완만한 부극성 리셋 펄스 RPx를 발생시키고, 이를 PDP(50)의 행 전극 X1 ~ Xn에 동시에 인가한다. 리셋 펄스 RPx의 인가와 동시에, 홀수 Y 전극 드라이버(53) 및 짝수 Y 전극 드라이버(54)는 서스테인 펄스(후술할)에 비해 감소 변화가 완만한 부극성의 리셋 펄스 RPY를 발생시키고, 이들을 PDP(50)의 행 전극 Y2 ~ Yn에 동시에 인가한다. 이 때에, 어드레스 드라 이버(55)는 정극성의 리셋 펄스 RPD를 발생시키고, 이들을 PDP(50)의 열 전극 D1 ~ Dn에 동시에 인가한다. 이러한 리셋 펄스 RPD, RPY 및 RPx의 인가에 따라, PDP(50)의 화소 셀 PC1,1 ~ PC(n-1),m의 각 제어 방전 셀 C2 내에 리셋 방전(소거 방전)이 야기된다. 또한, 리셋 펄스 RPD, RPY 및 RPx를 인가함에 의해, 열 전극 D의 끝단이 행 전극 X, Y에 비해 상대적으로 애노드로 작용한다. 리셋 방전에 의해, 각 화소 셀 PC의 제어 방전 셀 C2 내에 존재하는 벽 전하는 제거된다.
상기한 바와 같이, 동기 리셋 행정 R에 있어서, 벽 전하는 PDP(50)의 각 화소 셀 PC의 제어 방전 셀 C2로부터 동시에 제거된다. 화소 셀 PC는 모두 소등 셀 모드로 초기화된다.
다음, 어드레스 행정 W에 있어서, 홀수 Y전극 드라이버(53) 및 짝수 Y 전극 드라이버(54)는 정극성 전압 V1을 모든 행 전극 Y2 ~ Yn에 인가함과 동시에, 정극성 전압 V2(V2>V1)을 가지는 주사 펄스 SP를 순차적으로 행 전극 Y2 ~ Yn에 인가한다. 이 때에, 어드레스 드라이버(55)는 이러한 서브 필드 SF(1)에 대응하는 화소 구동 데이터 비트 그룹 DB(1)의 데이터 비트를 그 논리 레벨에 따른 펄스 전압을 가지는 화소 데이터 펄스로 변환한다. 예를 들면, 어드레스 드라이버(55)는 논리 레벨 0을 가지는 화소 구동 데이터 비트를 정극성의 고압 화소 데이터로 변환시키는 한편, 논리 레벨 1을 가지는 화소 구동 데이터 비트를 저전압(0볼트)화소 데이터 펄스 DP로 변환시킨다. 이러한 화소 데이터 펄스 DP는 주사 펄스 SP의 인가 타이밍과 동시 에, 시간당 1표시 라인(m개)의 양으로 열 전극 D1 ~ Dm에 인가된다. 즉, 어드레스 드라이버(55)는 우선, 제1 표시 라인에 대응하는 m개의 화소 데이터 펄스 DP를 구성하는 화소 데이터 펄스 그룹 DP1을 열 전극 D1 ~ Dm에 인가하고, 제2 표시 라인에 대응하는 m개의 화소 데이터 펄스 DP를 구성하는 화소 데이터 펄스 그룹 DP2를 열 전극 D1 ~ Dm에 인가한다. 이 경우, 정극성 전압 V2를 가지는 주사 펄스 SP와 함께 저전압(0볼트) 화소 데이터 펄스 DP가 인가된 화소 셀 PC의 제어 방전 셀 C2 내의 열 전극 D와 행 전극 Y 사이에 기입 어드레스 방전이 야기된다. 기입 어드레스 방전으로 인해, 도7에 나타난 바와 같이, 갭 r을 통해 방전은 표시 방전 셀 C1으로 이동하여, 표시 방전 셀 C1 내의 행 전극 Y 및 X 사이에 방전을 야기한다. 상기한 바와 같이, 제어 방전 셀 C2로부터 표시 방전 셀 C1으로 방전이 이동함에 의해, 벽 전하가 표시 방전 셀 C1 내에 형성된다. 한편, 주사 펄스 SP가 인가되었지만, 고전압 화소 데이터 펄스 DP가 인가된 화소 셀 PC의 제어 방전 셀 C2 내에는, 상기의 기입 어드레스 방전은 발생되지 않는다. 제어 방전 셀 C2 내에 벽 전하는 형성되지 않는다. 따라서, 이 경우, 제어 방전 셀 C2로부터 표시 방전 셀 C1으로 방전 이동은 발생하지 않는다. 따라서, 표시 방전 셀 C1 내에 벽 전하는 형성되지 않는다.
이러한 방법으로, 어드레스 행정 W에 있어서, 서브 필드에 대응하는 화소 구동 데이터 비트 그룹의 데이터 비트에 따라, 각 화소 셀 PC의 제어 방전 셀C2 내에 기입 어드레스 방전이 선택적으로 야기되고, 이에 따라 벽 전하가 형성된다. 그 결과, 벽 전하가 형성되지 않은 화소 셀 PC가 소등 셀 모드로 설정되는 반면, 벽 전 하가 형성된 화소 셀 PC는 점등 셀 모드로 설정된다.
다음, 서스테인 행정 I에 있어서, 홀수 Y 전극 드라이버(53)는 정극성의 서스테인 펄스 IPYO를 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 반복하고, 이들을 홀수 행 전극 Y3, Y5, ... , Yn에 인가한다. 서스테인 펄스 IPYO의 각각과 동일 타이밍에, 짝수 X 전극 드라이버(52)는 정극성 서스테인 펄스 IPXE를 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 반복하고, 이들을 짝수의 행 전극 X2, X4, ... ,Xn-1에 인가한다. 한편, 서스테인 행정 I에 있어서, 홀수 X 전극 드라이버(51)는 정극성 서스테인 펄스 IPXO를 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 반복하고, 이들을 홀수 행 전극 X1, X3, X5, ... ,Xn 에 인가한다. 또한, 서스테인 행정 I에 있어서, 짝수 Y 전극 드라이버(54)는 정극성 서스테인 펄스 IPYE를 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 반복하고, 이들을 짝수 행 전극 Y2, Y4, ... ,Yn-1에 인가한다. 또한, 도12에 나타난 바와 같이, 서스테인 펄스 IPXE 및 IPYO 와 서스테인 펄스 IPXO 및 IPYE는 인가 타이밍이 서로 어긋나 있다. 서스테인 펄스 IPXO, IPXE, IPYO 및 IPYE가 인가될 때마다 점등 셀 모드로 설정된 화소 셀 PC의 표시 방전 셀 C1 내에, 투명 전극 Xa 및 Ya 사이에 서스테인 방전이 야기된다. 도7에 나타난 바와 같이, 이러한 서스테인 방전에 의해 생성된 자외선에 의해, 표시 방전 셀 C1에 형성된 형광체층(16)(적색, 녹색 또는 청색 형광체 층)이 들뜬 상태가 된다. 이에 따라, 형광색에 대응하는 빛이 전면 유리 기판(10)을 통해 방사된다. 즉, 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 서스테인 방전에 의해 발광이 반복적으로 일어난다.
상기한 바와 같이, 서스테인 행정 I에 있어서, 점등 셀 모드에 있는 화소 셀 PC만이 서브 필드에 분배된 횟수만큼 발광이 일어난다.
각 서브 필드의 최후에 실행되는 소거 행정 E에 있어서, 도12에 나타난 바와 같이, 홀수 X 전극 드라이버(51) 및 짝수 X 전극 드라이버(52)는 모든 행 전극 X에 정극성의 소거 펄스 EPx를 인가한다. 이러한 소거 펄스 EPx 및 EPy를 인가함으로써, 모든 제어 방전 셀 C2 내의 행 전극 Y 및 열 전극 D 사이와 모든 표시 방전 셀 C1 내의 행 전극 X 및 Y 사이에 소거 방전이 일어난다. 이는 모든 화소 셀 PC 내에 남겨진 벽 전하를 소거한다.
동기 리셋 행정 R, 어드레스 행정 W, 발광 유지 행정 I 및 소거 행정 E에 의한 구동은, 도10에 나타난 바와 같이, 16 가지의 화소 구동 데이터 GD에 기초하여 실행된다. 상기 구동에 의하면, 표현해야 하는 중간 휘도에 대응하는 양만큼의 서브 필드 각각에 있어서, 어드레스 행정 W 내에 기입 어드레스 방전(도10에 겹동그라미로 나타낸)이 야기된다. 즉, 화소 셀 PC는 표현해야 하는 중간 휘도에 대응하는 양만큼 연속하는 각 서브 필드에 있어서, 점등 셀 모드로 설정된다. 서스테인 방전에 의해서, 각 서브 필드에 분배된 횟수만큼 반복하여 발광이 야기된다. 이 경우, 1 필드 내에 야기되는 서스테인 방전으로 인하여, 발광의 총수에 대응하는 휘도가 감지된다. 따라서, 도10에 나타난 바와 같이, 제1 내지 제16 계조 레벨의 구 동에 있어서의 16 종류의 발광 패턴에 의하면, 서브 필드 SF(1) ~ SF(15) 내에 있어서, 겹동그라미로 나타낸 서브 필드에 야기된 서스테인 방전의 총 횟수에 대응하는 16 계조 레벨의 중간 휘도가 표현된다.
여기에서, 도5에 나타난 플라즈마 표시 장치에 있어서, PDP(50)의 화소에 이용되는 화소 셀 PC는, 도6 및 7에 나타난 바와 같이, 표시 방전 셀 C1 및 제어 방전 셀 C2로 구성된다. 표시 화상에 관여하는 서스테인 방전은 표시 방전 셀 C1 내에 야기되는 반면, 표시 화상에 관여하지 않는 발광을 동반하는 리셋 및 어드레스 방전은 주로 제어 방전 셀 C2내에서 야기된다. 제어 방전 셀 C2내에는, 리셋 및 어드레스 방전으로 야기되는 빛이 전면 유리 기판(10)을 통해 외부로 새는 것을 방지하기 위해, 검정 또는 어두운 색 안료를 포함한 광흡수층으로 이루어지는 불킹 유전체층(12)이 형성되어 있다. 따라서, 리셋 및 어드레스 방전으로 인한 방전광이 불킹 유전체층(12)에 의해 차단되기 때문에, 표시 화상의 대조, 특히 암 대조(dark contrast)를 높이는 것이 가능하다.
또한, 제어 방전 셀 C2 내에는, 도7에 나타난 바와 같이, 배면 기판(13)에 인접한 면에 2차 전자 발광 재료층(30)이 제공된다. 2차 전자 방출 재료층(30)은, 형성면이 캐소드로서 작용하는 방전시에, 2차 전자를 방출하는 것에 대한 γ특성이 양호하다. 도12의 구동에 있어서, 어드레스 행정 W에 있어 기입 어드레스 방전을 야기하는 경우, 정극성의 전압 V2를 가지는 주사 펄스 SP가 행 전극 Y에 인가되는 동시에, 저전압(0볼트) 화소 데이터 펄스 DP가 열 전극 D에 인가된다. 즉, 제어 방전 셀 C2내의 열 전극 D를 저전압이 되는 극성을 갖는, 주사 펄스 SP를 인가함에 의해, 열 전극 D는 기입 어드레스 방전 동안 캐소드단으로서 역할을 한다. 그 결과, 제어 방전 셀 C2 내에 형성된 2차 전자 방출 재료층(30) 또한, 캐소드로서 역할을 한다. 2차 전자는 2차 전자 방출 재료층(30)으로부터 바람직하게 방출된다. 따라서, 기입 어드레스 방전이 제어 방전 셀 C2 내에 확실히 발생한다.
또한, 상기 실시예에서는, 어드레스 행정 동안, 화소 셀 PC 내에 선택적으로 벽 전하를 형성하는 소위 선택적 기입 어드레스법이 적용되는 경우에 대해 설명하였다. 택일적으로, 각 화소 셀 PC에 형성된 벽 전하를 선택적으로 소거하는 선택적 소거 어드레스법을 채택해도 된다.
선택적 소거 어드레스법으로 구동하는 경우, 구동 제어 회로(56)는 우선, 입력 영상 신호를 각 화소마다 휘도 레벨을 나타내는 8 비트 화소 데이터로 변환하고, 각 화소 데이터에 대해 오차 확산 처리 및 디더 처리를 수행한다. 오차 확산 처리 및 디더 처리에 의해, 구동 제어 회로(56)는 8 비트 화소 데이터를 4 비트 다계조화 화소 데이터 PDs로 변환하고, 또한 다계조화 화소 데이터 PDs를, 도13에 나타난 데이터 변환 테이블에 따라, 15 비트 화소 구동 데이터 GD로 변환한다. 이로 인해, 8 비트에 256 계조 레벨을 표현할 수 있는 화소 데이터는, 총 16 패턴으로 구성되는 15 비트 화소 구동 데이터 GD로 변환된다. 다음, 1 화면의 화소 구동 데이터 GD1,1 ~ GD(n-1),m를 기초로 하여, 구동 제어 회로(56)는 동일 비트 자리수 사이에서 화소 구동 데이터 GD1,1 ~ GD(n-1),m를 분리하고, 이에 따라, 화소 구동 데이터 비트 그룹 DB(1) ~ DB(1)5를 얻는다. 각 서브 필드 SF(1) ~ SF(15)에 기초하여, 구 동 제어 회로(56)는 어드레스 드라이버(55)에 대해서 시간당 1 표시 라인(m개)의 양만큼 서브필드에 대응하는 화소 구동 데이터 비트 그룹 DB를 공급한다.
도14는 선택적 소거 어드레스법을 적용하여 PDP(50)를 계조 구동하는 발광 구동 시퀀드를 나타낸다.
도14에 나타난 발광 구동 시퀀스에 있어서, 영상 신호의 필드를 15개의 서브 필드 SF(1) ~ SF(15)로 분할하여, 각 서브 필드에 있어서, 어드레스 행정 W 및 발광 유지 행정 I를 수행한다. 또한, 헤드 서브 필드 SF(1)에 있어서, 어드레스 행정 W에 앞서 동기 리셋 행정 R이 실행된다. 최후의 서브 필드 SF(15)에 있어서, 발광 유지 행정 I의 직후에 소거 행정 E가 실행된다.
도15는 도14에 나타난 발광 구동 시퀀스에 따라, 동기 리셋 행정 R, 어드레스 행정 W 및 발광 유지 행정 I에 있어서, 홀수 X 전극 드라이버(51), 짝수 X 전극 드라이버(52), 홀수 Y 전극 드라이버(53) 및 짝수 Y 전극 드라이버(54)가 PDP(50)에 인가되는 다양한 구동 펄스를 나타낸다. 또한, 도15는 헤드 서브 필드 SF1만을 발췌한 것을 나타낸다.
우선, 동기 리셋 행정 R에 있어서, 홀수 Y 전극 드라이버(53) 및 짝수 Y 전극 드라이버(54)는 서스테인 펄스(후술할)에 비해 감소 변화가 완만한 부극성의 리셋 펄스 RPY를 생성하고, 이들을 PDP(50)의 행 전극 Y2 ~ Yn에 동시에 인가한다. 리셋 펄스 RPY와 동시의 타이밍에서, 홀수 X 전극 드라이버(51) 및 짝수 X 전극 드라이버(52)는 정극성의 리셋 펄스 RPx를 생성하고, 이들을 PDP(50)의 행 전극 X1 ~Xn 에 동시에 인가한다. 이 때에, 어드레스 드라이버(55)는 정극성의 리셋 펄스 RPD를 생성하고, 이들을 PDP(50)의 열 전극 D1 ~Dn에 동시에 인가한다. 이러한 리셋 펄스 RPD, RPY 및 RPX의 인가에 따라, PDP(50)의 각 화소 셀 PC의 제어 방전 셀 C2 내의 열 전극 D와 행 전극 Y 사이에 리셋 방전(기입 방전)이 야기되고, 제어 방전 셀 C2 내에 벽 전하가 생성된다. 또한, 리셋 펄스 RPD, RPY 및 RPX 를 인가함에 의해, 열 전극 D단은 행 전극 X, Y에 비해 상대적으로 애노드로 작용한다. 도7에 나타난 바와 같이, 리셋 방전은 갭 r을 통해 표시 방전 셀 C1으로 이동하여, 표시 방전 셀 C1 내의 행 전극 Y 및 X 사이에서 방전을 일으킨다. 방전의 이동에 의해, 모든 화소 PC의 표시 방전 셀 C1 내에 벽 전하가 형성된다.
상기한 바와 같이, 선택적 소거 어드레스법에 기초한 동기 리셋 행정 R에 있어서, PDP(50)의 모든 화소 셀 PC의 표시 방전 셀 C1 내에 벽 전하가 생성되고, 이에 따라, 모든 화소 셀 PC를 점등 셀 모드로 초기화한다.
다음, 어드레스 행정 W에 있어서, 홀수 Y 전극 드라이버(53) 및 짝수 Y 전극 드라이버(54)가 정극성의 전압 V1을 모든 행 전극 Y2 ~Yn에 인가하면서, 정극성의 전압 V2(V2>V1)을 갖는 주사 펄스 SP를 행 전극 Y2 ~Yn에 순차적으로 인가한다. 이 때에, 어드레스 드라이버(55)는 이 서브 필드 SF1에 대응하는 화소 구동 데이터 비트 그룹 DB(1)의 데이터 비트를 그 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스 DP로 변환한다. 예를 들면, 어드레스 드라이버(55)는 논리 레벨 0을 갖는 화소 구동 데이터 비트를 정극성의 고 전압 화소 데이터 펄스 DP로 변환하는 한편, 논리 레벨 1을 갖는 화소 구동 데이터 비트를 저전압(0볼트) 화소 데이터 펄스 DP로 변환한다. 이러한 화소 데이터 펄스 DP는, 주사 펄스 SP의 인가 타이밍과 동시에, 시간당 1 표시 라인(m개) 만큼 열 전극 D1 ~Dm에 인가된다. 즉, 어드레스 드라이버(55)는 우선, 제1 표시 라인에 대응하는 m개의 화소 데이터 펄스 DP로 이루어지는 화소 데이터 펄스 그룹 DP1을 열 전극 D1 ~ Dm에 인가한 후, 제2 표시 라인에 대응하는 m개의 화소 데이터 펄스 DP로 이루어지는 화소 데이터 펄스 그룹 DP2를 열 전극 D1 ~ Dm 에 인가한다. 이 경우, 정극성 전압 V2를 갖는 주사 펄스 SP와 함께 저전압(0볼트) 화소 데이터 펄스 DP가 인가되는 화소 셀 PC의 제어 방전 셀 C2 내의, 열 전극 D와 행 전극 Y 사이에 소거 어드레스 방전이 발생한다. 소거 어드레스 방전으로 인해, 도7에 나타난 바와 같이, 방전은 갭 r을 통해 표시 방전 셀 C1으로 이동하여 표시 방전 셀 C1 내에 행 전극 Y 및 X 사이에 방전을 일으킨다. 상기한 바와 같이, 제어 방전 셀 C2에서 표시 방전 셀 C1으로 방전이 이동함에 의해, 표시 방전 셀 C1 내에 형성된 벽 전하는 소거된다. 한편, 주사 펄스 SP가 인가되었지만 고접압 화소 데이터 펄스 DP가 인가된 화소 셀 PC의 제어 방전 셀 C2 내에는, 상기한 바와 같은 소거 어드레스 방전은 야기되지 않는다. 따라서, 제어 방전 셀 C2에서 표시 방전 셀 C1으로 방전 이동이 발생하지 않기 때문에, 표시 방전 셀 C1 내의 벽 전하의 형성 상태는 현상을 유지한다. 즉, 표시 방전 셀 C1 내에 벽 전하가 존재할 경우, 이것이 그대로 잔류한다. 만약 존재하지 않는 경우, 이러한 벽 전하의 비형성 상태가 유지된다.
이와 같이, 선택적 소거 어드레스법에 기초한 어드레스 행정 W에 있어서, 서브 필드에 대응하는 화소 구동 데이터 비트 그룹의 데이터 비트에 따라, 소거 어드레스 방전이 화소 셀 PC의 제어 방전 셀 C2 내에 선택적으로 야기되고, 이에 따라, 벽 전하가 소거된다. 이로 인해, 벽 전하가 잔류하는 화소 셀 PC는 점등 셀 모드로 설정되는 반면, 벽 전하가 소거된 화소 셀 PC는 소등 셀 모드로 설정된다.
다음, 서스테인 행정 I에 있어서, 홀수 Y 전극 드라이버(53)는 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 정극성의 서스테인 펄스 IPYO를 반복하고, 이들을 홀수의 행 전극 Y3, Y5, ... , Yn에 인가한다. 각 서스테인 펄스 IPYO와 동일 타이밍에서, 짝수 X 전극 드라이버(52)는 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 정극성의 서스테인 펄스 IPXE를 반복하고, 이들을 짝수 행 전극 X2, X4, ... , Xn-1에 인가한다. 한편, 서스테인 행정 I에 있어서, 홀수 X 전극 드라이버(51)는 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 정극성의 서스테인 펄스 IPXO를 반복하고, 이들을 홀수 행 전극 X1, X3, X5, ... , Xn에 인가한다. 또한, 서스테인 행정 I에 있어서, 짝수 Y 전극 드라이버(54)는 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 정극성의 서스테인 펄스 IPYE를 반복하고, 이들을 짝수 행 전극 Y2, Y4, ..., Yn-1에 인가한다. 또한, 서스테인 펄스 IPXE 및 IPYO 와 IPXO 및 IPYE 는, 도15에 나타난 바와 같이, 인가 타이밍이 서로 어긋나 있다. 서스 테인 펄스 IPXO, IPXE, IPYO 또는 IPYE가 인가될 때마다, 점등 셀 모드로 설정된 화소 셀 PC의 표시 방전 셀 C1 내의 투명 전극 Xa 및 Ya 사이에서, 서스테인 방전이 야기된다. 이러한 서스테인 방전에 의해 생성된 자외선에 의해, 도7에 나타난 바와 같이, 표시 방전 셀 C1에 형성된 형광체층(16)(적색, 녹색 또는 청색 형광체층)이 들뜬 상태가 된다. 이에 따라, 형광색에 대응하는 빛이 전면 유리 기판(10)을 통해 방사된다. 즉, 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 서스테인 방전으로 인한 발광이 반복적으로 발생한다.
상기한 바와 같이, 서스테인 행정 I에 있어서, 점등 셀 모드로 설정된 화소 셀 PC만이 서브 필드에 분배된 횟수만큼 발광된다.
도13에 나타난 바와 같이, 동기 리셋 행정 R, 어드레스 행정 W 및 발광 유지 행정에 기초한 구동은 16 조합의 화소 구동 데이터 GD에 기초하여 실행된다. 또한, 도14 및 15에 나타난 선택적 소거 어드레스법을 적용한 구동에 따라, 화소 셀 PC는 서브 필드 SF(1)의 동기 리셋 행정 R의 경우에만 있어서, 소등 셀 모드에서 점등 셀 모드로 전이가 가능하다. 그 결과, 서브 필드 SF(1) ~ SF(15) 중의 1 서브 필드에 소거 어드레스 방전이 야기된다. 화소 셀 PC가 소등 셀 모드로 설정되면, 그 이후의 서브 필드에는 이 화소 셀 PC가 점등 셀 모드로 돌아가지 않는다. 따라서, 도13에 나타난 바와 같이, 16 조합의 화소 구동 데이터 GD에 기초한 구동에 의하면, 표현해야 하는 휘도에 대응하는 양만큼 연속한 서브 필드에 있어서, 화소 셀 PC가 점등 셀 모드로 설정된다. 소거 어드레스 방전(검정색 원으로 나타낸)이 야기될 때까지, 각 서브 필드의 서스테인 행정 I에 있어서 연속적으로 서스테인 방전 발광(흰색 원으로 나타낸)이 수행된다.
상기한 구동에 의해, 1 필드 기간 내에 야기된 방전의 총수에 대응하는 휘도가 감지된다. 즉, 도13에 나타난 바와 같이, 제1 내지 제16 계조 레벨의 구동에 기초한 16 가지의 발광 패턴에 의하면, 흰색 원으로 나타낸 서브 필드에 야기되는, 서스테인 방전의 총 횟수만큼에 대응하는, 16계조 레벨의 중간 휘도를 표현하는 것이 가능하다.
상기한 바와 같이, 선택적 소거 어드레스법에 기초한 구동에 있어서, 어드레스 행정 W에 있어 소거 어드레스 방전을 야기하는 경우, 정극성의 전압 V2를 갖는 주사 펄스 SP가 행 전극 Y에 인가되는 동시에, 저전압(0볼트) 화소 데이터 펄스 DP가 열 전극 D에 인가된다. 이와 같이, 제어 방전 셀 C2 내의 열 전극 D를 행 전극 Y보다 저전위에 둠으로써, 제어 방전 셀 C2에 형성된 2차 전자 방출 재료층(30)은 행 전극 Y에 비해 캐소드로서 작용한다. 따라서, 소거 어드레스 방전이 야기되는 경우, 2차 전자는 2차 전자 방출 재료층(30)으로부터 방출되는 것이 바람직하고, 이에 따라, 제어 방전 셀 C2 내에 소거 어드레스 방전이 확실히 야기된다.
상기 실시예에서는, N개(본 실시예에서는 15개)의 서브 필드에 (N+1) 계조 레벨의 중간 휘도를 표현하는 그레이스케일 구동을 예로 들어 설명하였다. 그러나, N개의 서브 필드에 2N 계조 레벨의 중간 휘도를 표현하는 그레이 스케일 구동에 대해서 유사하게 적용할 수 있다.
한편, 상기 실시예에서는 표시 라인의 역할을 하는, X, Y, X, Y로 배치되는 행 전극 X 및 Y를 갖는, 표시 패널을 구동하는 경우에 대해 설명하였지만, 이와 유 사하게 X, X, Y, Y, X, X, Y, Y로 배치되는 행 전극 X 및 Y를 갖는 표시 패널에 적용하는 것도 가능하다.
도16은 행 전극 X 및 Y가 X, X, Y, Y, X, X, Y, Y의 배치를 갖는 표시 패널을 탑재한 플라즈마 표시 장치의 구성을 나타낸다.
도16에 나타난 바와 같이, 플라즈마 표시 장치는 도5의 PDP(50)를 대신하여, X, X, Y, Y, X, X, Y, Y의 순으로 배치되는 행 전극 X 및 Y를 갖는 PDP(500)를 채용하고 있다. 기타의 구성은 도5에 나타난 것과 같다.
PDP(500)는 표시 화면에 수직 방향으로 확장된 띠 모양의 열 전극 D1 ~ Dm으로 형성되어 있다. 또한, PDP(500)는 표시 화면에 수평 방향으로 확장된 띠 모양의 행 전극 X1 ~ Xn 및 행 전극 Y2 ~Yn으로 형성되어 있는데, 이는 번호순대로 번갈아 배치되어 있다. 한 쌍의 전극들, 즉, 행 전극 쌍(X2, Y2) ~ 행 전극 쌍(Xn, Yn)은 PDP(500)의 제1 내지 제(n-1)의 표시 라인으로서 각각 역할을 한다. 화소로서, 화소 셀 PC는 표시 라인과 열 전극 D1 ~ Dm 사이의 교차부(도16에 일점 쇄선으로 둘러싸인 영역)에 각각 형성된다. 즉, PDP(500)는 제1 표시 라인에 속하는 화소 셀 PC1,1 ~ PC1,m, 제2 표시 라인에 속하는 화소 셀 PC2,1 ~ PC2,m, ... , 제(n-1) 표시 라인에 속하는 화소 셀 PCn-1,1 ~ PCn-1,m이 매트릭스 형태로 배치되어 있다.
도17 내지 20은 PDP(500)의 내부 구조의 일부를 발췌한 것을 나타낸다.
또한, 도17은 정면에서 바라본 구조를 나타내는 평면도이다. 도18은 도17의 V1-V1 라인으로부터 바라본 단면도이다. 도19는 V2-V2 라인으로부터 바라본 단면도이다. 도20은 도17의 W1-W1 라인으로부터 바라본 단면도이다. 도6 내지 9에 나타난 부호와 동일 부호로 나타낸 구조물은 서로 동일한 것이다.
즉, PDP(500)는 PDP(50)과 같은 구조를 갖는 한 쌍의 방전 셀(표시 방전 셀 C1 및 제어 방전 셀 C2)로 각각 구성되는 화소 셀 PC가 매트릭스 형태로 형성되어 있다. PDP(500)는 PDP(50)와는 달리, 화면의 수직 방향으로 서로 인접하는 2개의 화소 셀 각각으로 배치된 제어 방전 셀 C2를 가진다. 도18에 나타난 바와 같이, 인접 제어 방전 셀 C2은 제1 횡벽(15A) 및 유전체층(17)에 의해 방전 공간이 차단되어 있다.
도21은 PDP(500)를 선택적 기입 어드레스법을 채용한 도10 및 11에 나타난 구동 시퀀스에 따라 구동할 경우, 홀수 X 전극 드라이버(51), 짝수 X 전극 드라이버(52), 홀수 Y 전극 드라이버(53) 및 짝수 Y 전극 드라이버(54)에 의해 PDP(500)에 인가되는 다양한 구동 펄스를 나타낸다.
또한, 동기 리셋 행정 R, 어드레스 행정 W, 서스테인 행정 I, 또는 소거 행정 E에 인가되는 리셋 펄스 RPx, RPy, RPD, 화소 데이터 펄스 DP, 주사 펄스 SP, 서스테인 펄스 IPXO, IPXE, IPYE, IPYO, 소거 펄스 EPx 및 EPY는 도12에 나타난 것과 동일하다. 즉, 이러한 구동 펄스를 인가함으로써 야기되는 방전 및 방전에 기초한 동작은 도12에 설명한 것과 동일하다. 도21에 나타난 구동에 있어서, 동일 타이밍으로 서스테인 행정 I에 있어서의 모든 행 전극 X에 서스테인 펄스 IPXO 및 IPXE를 인 가하고, 또한 IPXO 및 IPXE와는 다른 타이밍으로 모든 행 전극 Y에 서스테인 펄스 IPYE 및 IPYO를 인가한다.
한편, 도22는 PDP(500)을 선택적 소거 어드레스법을 채용한 도13 및 14에 나타난 구동 시퀀스에 따라 구동할 경우, 홀수 X 전극 드라이버(51), 짝수 X 전극 드라이버(52), 홀수 Y 전극 드라이버(53) 및 짝수 Y 전극 드라이버 (54)에 의해 PDP(500)에 인가되는 다양한 드라이브 펄스를 나타낸다.
또한, 동기 리셋 행정 R, 어드레스 행정 W 및 서스테인 행정 I에 인가되는 리셋 펄스 RPx, RPY, RPD, 화소 데이터 펄스 DP, 주사 펄스 SP, 서스테인 펄스 IPXO, IPXE, IPYE 및 IPYO는 도15에 나타난 것과 동일하다. 즉, 이러한 구동 펄스를 인가함으로써 야기되는 방전 및 방전에 기초한 동작은 도15에 설명한 것과 동일하다. 도22에 나타난 구동에 있어서, 동일 타이밍으로 서스테인 행정 I에 있어서 모든 행 전극 X에 서스테인 펄스 IPXO 및 IPXE가 인가되고, 또한, IPXO 및 IPXE 와는 다른 타이밍으로 모든 행 전극 Y에 서스테인 펄스 IPYE 및 IPYO가 인가된다.
도23은 표시 장치로서 플라즈마 디스플레이의 또 다른 구성을 나타낸다.
도23에 나타난 바와 같이, 플라즈마 디스플레이는 플라즈마 표시 패널로서 PDP(501), 홀수 X 전극 드라이버(510), 짝수 X 전극 드라이버(520), 홀수 Y 전극(530), 짝수 Y 전극 드라이버(540), 어드레스 드라이버(550) 및 드라이버 제어 회로(560)으로 구성된다.
PDP(501)는 표시 화면에 수직 방향으로 확장된 띠 모양의 열 전극 D1 ~ Dm으로 형성되어 있다. 또한, PDP(501)는 표시 화면의 수평 방향으로 확장된 띠 모양의 행 전극 X2 ~ Xn 및 열 전극 Y1 ~ Yn으로 형성되어 있는데, 이는 도23에 나타난 바와 같이, 번호순으로 번갈아 배치되어 있다. 한 쌍의 행 전극, 즉, 행 전극 쌍(X2, Y2) ~ 행 전극 쌍(Xn, Yn)은 각각 PDP(501)의 제1 내지 제(n-1) 표시 라인으로서 역할을 한다. 화소로서, 화소 셀 PC는 각각 표시 라인과 열 전극 D1 ~ Dm 사이의 교차부(도23의 일점 쇄선으로 둘러싸인 영역)에 형성되어 있다. 즉, PDP(501)는 제1 표시 라인에 속하는 화소 셀 PC1,1 ~ PC1,m, 제2 표시 라인에 속하는 화소 셀 PC2,1 ~ PC2,m, ... , 제(n-1) 표시 라인에 속하는 화소 셀 PCn-1,1 ~ PC n-1,m이 매트릭스 형태로 배치되어 있다.
도24 내지 27은 PDP(501)의 내부 구조의 일부를 발췌한 것을 나타낸다.
또한, 도24는 정면에서 바라본 PDP(501)의 평면도이다. 도25는 도24에 나타난 V1-V1 라인에서 바라본 단면도이다. 도26은 도24에 나타난 V2-V2 라인에서 바라본 단면도이다. 도27은 도24에 나타난 W1-W1 라인에서 바라본 PDP(501)의 단면도이다. 도24 내지 27에 있어서, 도6 내지 9에 나타난 부호와 동일 부호로 나타낸 구조물은 서로 동일한 것이다.
즉, PDP(501)는 PDP(50)의 구조와 동일한 구조를 갖는 한 쌍의 방전 셀(표시 방전 셀 C1 및 제어 방전 셀 C2)로 각각 구성되는 화소 셀 PC가 매트릭스 형태로 배치되어 있다. PDP(501)에 있어서, 도24에 나타난 바와 같이, PDP(50)와는 다르게, 행 전극 X로 이용되는 투명 전극 Xa가 양단에 넓은 부분으로 형성되어 있다. 따라서, 방전 갭 g는 또한 제어 방전 셀 C2내의 투명 전극 Ya 및 Xa의 넓은 부분 사이에 형성된다. 또한, 제어 방전 셀 C2 내에 형성된 방전 갭 g는, 제어 방전 셀 C2 내에 형성된 버스 전극 Xb 및 Yb 사이의 중간 지점보다도, 제어 방전 셀 C2와 쌍을 이루는 표시 방전 셀 C1에 가깝게 벗어난 위치에 형성되어 있다.
구동 제어 회로(560)로부터 공급된 타이밍 신호에 따라, 홀수 X 전극 드라이버(510)는 PDP(501)의 행 전극 X중 홀수(도23에 나타난) 행 전극 X3, X5, ..., Xn-2 및 Xn에 다양한 구동 펄스(후술할)를 인가한다. 구동 제어 회로(560)로부터 공급된 타이밍 신호에 따라, 짝수 X 전극 드라이버(520)는 PDP(501)의 행 전극 X중 짝수(도23에 나타난) 행 전극 X2, X4, ..., Xn-3 및 Xn-1에 다양한 구동 펄스(후술할)를 인가한다. 구동 제어 회로(560)로부터 공급된 타이밍 신호에 따라, 홀수 Y 전극 드라이버(530)는 PDP(501)의 행 전극 Y중 홀수(도23에 나타난) 행 전극 Y1, Y3, Y5 ,..., Yn에 다양한 구동 펄스(후술할)를 인가한다. 구동 제어 회로(560)로부터 공급된 타이밍 신호에 따라, 짝수 Y 전극 드라이버(540)는 PDP(501)의 행 전극 Y중 짝수(도23에 나타난) 행 전극 Y2, Y4, ..., Yn-3 및 Yn-1에 다양한 구동 펄스를 인가한다.구동 제어 회로(560)로부터 공급된 타이밍 신호에 따라, 어드레스 드라이버(550)는 PDP(501)의 열 전극 D1 ~ Dm에 화소 데이터 펄스(후술할)를 인가한 다.
구동 제어 회로(560)는 우선, 입력 영상 신호를 각 화소마다 휘도 레벨을 나타내는 8 비트 화소 데이터로 변환하고, 이 화소 데이터에 대해 오차 확산 처리 및 디더 처리를 수행하여, 4 비트의 다계조화 화소 데이터 PDs를 얻는다. 이는 도28에 나타난 바와 같이, 데이터 변환 테이블에 따라, 제1 내지 제15 비트로 이루어지는 15 비트 화소 구동 데이터 GD로 변환된다. 다음, 화소 구동 데이터 GD1,1 ~ GD(n-1),m의 1 화면에 기초하여, 구동 제어 회로(560)는 화소 구동 데이터 GD1,1 ~ GD(n-1),m 를 동일 비트 자리수 사이에서 분리한다. 이로 인해, 화소 구동 데이터 비트 그룹 DB(1) ~ DB(15)은 이하와 같이 얻어진다:
DB(1): 화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제1 비트
DB(2): 화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제2 비트
DB(3): 화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제3 비트
DB(4): 화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제4 비트
DB(5): 화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제5 비트
DB(6): 화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제6 비트
DB(7): 화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제7 비트
DB(8): 화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제8 비트
DB(9): 화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제9 비트
DB(10):화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제10 비트
DB(11):화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제11 비트
DB(12):화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제12 비트
DB(13):화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제13 비트
DB(14):화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제14 비트
DB(15):화소 구동 데이터 GD1,1 ~ GD(n-1),m의 각각에 있어서 제15 비트
또한, 화소 구동 데이터 비트 그룹 DB(1)~DB(15)는 후술할, 서브 필드 SF(1)~SF(15)에 각각 대응한다. 구동 제어 회로(560)는, 각 서브 필드 SF(1)~SF(15)에 기초하여, 서브 필드에 대응하는 화소 구동 데이터 비트 그룹 DB를 시간당 1 표시 라인(m개)만큼 어드레스 드라이버(550)에 제공한다.
또한, 구동 제어 회로(560)는 도29에 나타난 바와 같이, 발광 구동 시퀀스에 따라, PDP(501)을 구동 제어하기 위한 다양한 타이밍 신호를 생성하고, 이들을 홀수 X 전극 드라이버(510), 짝수 X 전극 드라이버(520), 홀수 Y 전극 드라이버(530) 및 짝수 Y 전극 드라이버(540)에 공급한다.
도29에 나타난 발광 구동 시퀀스에 있어서, 영상 신호의 필드는 15개의 서브 필드 SF(1)~SF(15)로 분할되어, 각 서브 필드에서 이하의 구동 행정이 실행된다.
즉, 헤드 서브 필드 SF(1)에 있어서, 홀수 행 리셋 행정 ROD, 홀수 행 어드레 스 행정 WOD, 짝수 행 리셋 행정 REV, 짝수 행 어드레스 행정 WEV, 프라이밍 확장 행정 PI, 서스테인 행정 I 및 소거 행정 E가 순차적으로 실행된다. 한편, 서브 필드 SF(2)~SF(15)의 각각에 있어서, 어드레스 행정 W, 프라이밍 확장 행정 PI, 서스테인 행정 I 및 소거 행정 E가 순차적으로 실행된다.
도30은 도29에 나타난 서브 필드 SF(1)에 있어서, 홀수 X 전극 드라이버(510), 짝수 X 전극 드라이버(520), 홀수 Y 전극 드라이버(530), 짝수 Y 전극 드라이버(540) 및 어드레스 드라이버(550)에 의해 PDP(501)에 인가되는 다양한 구동 펄스 및 그 인가 타이밍을 나타낸다.
우선, 홀수 행 리셋 행정 ROD에 있어서, 홀수 Y 전극 드라이버(530)는 서스테인 펄스(후술할)에 비해 상승 변화가 완만한 정극성의 제1 리셋 펄스 RPY1을 생성하고, 이들을 PDP(501)의 홀수 행 전극 Y1, Y3, ..., Yn에 동시에 인가한다. 제1 리셋 펄스 RPY1의 인가에 따라, 홀수 표시 라인에 속하는 모든 화소 셀 PC의 제어 방전 셀 C2 내의, 행 전극 Y 및 열 전극 D 사이에 제1 리셋 방전(기입 방전)이 야기된다. 제1 리셋 펄스 RPY1의 인가 후, 홀수 Y 전극 드라이버(530)는 부극성의 제2 리셋 펄스 RPY2를 연속하여 생성하고, 이들을 PDP(501)의 홀수 행 전극 Y1, Y3, ..., Yn에 동시에 인가한다. 또한, 제2 리셋 펄스 RPY2와 동일 타이밍에서, 어드레스 드라이버(550)는 정극성의 리셋 펄스 RPD를 생성하고, 이들을 행 전극 D1~Dn에 동시에 인 가한다. 이러한 리셋 펄스 RPD 및 제2 리셋 펄스 RPY2를 인가함에 따라, 홀수 표시 라인에 속하는 각 화소 셀 PC의 제어 방전 셀 C2 내의 행 전극 Y 및 열 전극 D 사이에 제2 리셋 방전(소거 방전)이 야기된다. 제1 리셋 방전 및 제2 리셋 방전의 종식 후, 홀수 표시 라인에 속하는 모든 화소 셀 PC의 제어 방전 셀 C2 내의 열 전극 D의 부근과 행 전극 X 및 Y의 부근에는, 각각 음의 벽전하와 양의 벽전하가 형성된다.
다음, 홀수의 행 어드레스 행정 WOD에 있어서, 홀수 Y 전극 드라이버(530)는 모든 홀수 행 전극 Y에 정극성의 전압 V1을 인가하면서, 정극성의 전압 V2(V2>V1)을 갖는 주사 펄스 SP를 홀수의 행 전극 Y1, Y3, Y5, ..., 및 Yn-2 에 순차적으로 인가한다. 이 때에, 어드레스 드라이버(550)는 이러한 서브 필드 SF(1)에 따른 화소 구동 데이터 비트 그룹 DB(1) 중의 홀수 표시 라인에 대응하는 화소 구동 데이터 비트를 그 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스 DP로 변환한다. 예를 들면, 어드레스 드라이버(550)는 논리 레벨 0을 갖는 화소 구동 데이터 비트를 정극성의 고전압 화소 데이터 펄스 DP로 변환하는 한편, 논리 레벨 1을 갖는 화소 구동 데이터 비트를 저전압(0볼트) 화소 데이터 펄스 DP로 변환한다. 화소 데이터 펄스 DP는 주사 펄스 SP의 인가 타이밍과 동시에, 시간당 1 표시 라인(m개)만큼 열 전극 D1~Dm에 인가된다. 즉, 어드레스 드라이버(550)는 우선, 제1 표시 라인에 대응하는 m개의 화소 데이터 펄스 DP로 이루어지는 화소 데이터 펄스 그룹 DP1을 열 전 극 D1~Dm에 인가한 후, 제3 표시 라인에 대응하는 m개의 화소 데이터 펄스 DP로 이루어지는 화소 데이터 펄스 그룹 DP3을 열 전극 D1~Dm에 인가한다. 이 경우, 정극성의 전압 V2를 갖는 주사 펄스 SP와 함께 저전압(0볼트) 화소 데이터 펄스 DP가 인가된 화소 셀 PC의 제어 방전 셀 C2 내에 기입 어드레스 방전이 선택적으로 야기된다. 즉, 제어 방전 셀 C2내의 열 전극 D와 투명 전극 Ya의 넓은 부분 사이에 기입 어드레스 방전이 야기된다. 한편, 주사 펄스 SP와 함께 고전압 화소 데이터 펄스 DP가 인가된 화소 셀 PC의 제어 방전 셀 C2 내에는, 상기한 기입 어드레스 방전이 야기되지 않는다. 여기에서, 기입 어드레스 방전이 야기된 화소 셀 PC에서는, 제어 방전 셀 C2 내의 행 전극 Y 근방 및 행 전극 X 근방에 음의 벽 전하 및 양의 벽 전하가 각각 형성된다. 이러한 화소 셀 PC는 가점등 셀 모드로 설정된다. 한편, 기입 어드레스 방전이 야기되지 않은 화소 셀 PC의 제어 방전 셀 C2내의 행 전극 Y 및 X의 근방에는, 홀수의 행 리셋 행정 ROD에서 생성된 양의 벽 전하가 그대로 잔존한다. 이러한 화소 셀 PC는 소등 셀 모드로 설정된다. 또한, 홀수의 행 어드레스 행정 WOD에 있어서, 제어 방전 셀 C2 내의 행 전극 D 및 열 전극 X 사이에서 잘못된 방전을 방지하기 위해, 홀수 X 전극 드라이버(510)는 주사 펄스 SP와 동일한 극성의 전압을 홀수 행 전극 X에 연속적으로 인가한다.
이와 같이, 홀수 어드레스 행정 WOD에 있어서, 홀수 표시 라인에 대응하는 화소 셀 PC는 입력 영상 신호에 기초한 화소 데이터에 따라 가점등 셀 모드 또는 소등 셀 모드 중의 하나로 설정된다.
다음 짝수의 행 리셋 행정 REV에 있어서, 짝수 Y 전극 드라이버(540)는 서스테인 펄스(후술할)에 비해 상승 변화가 완만한, 정극성의 제1 리셋 펄스 RPY1을 생성하고, 이들을 PDP(501)의 짝수 행 전극 Y2, Y4, ..., Yn-1에 동시에 인가한다. 제1 리셋 펄스 RPY1의 인가에 따라, 짝수 표시 라인에 속하는 모든 화소 셀 PC의 제어 방전 셀 C2 내의 행 전극 Y 및 열 전극 D 사이에 제1 리셋 방전(기입 방전)이 야기된다. 제1 리셋 펄스 RPY1의 인가 후, 홀수 Y 전극 드라이버(540)는 부극성의 제2 리셋 펄스 RPY2를 잇따라 생성시키고, 이들을 PDP(501)의 짝수 행 전극 Y2, Y4 , ... , Yn-1에 동시에 인가한다. 또한, 제2 리셋 펄스 RPY2와 동일 타이밍에서, 어드레스 드라이버(550)는 정극성의 리셋 펄스 RPD를 생성하고, 이들을 열 전극 D1~Dn에 동시에 인가한다. 이러한 리셋 펄스 RPD 및 제2 리셋 펄스 RPY2의 인가에 따라, 짝수 표시 라인에 속하는 각 화소 셀 PC의 제어 방전 셀 C2 내의 행 전극 Y 및 열 전극 D 사이에 제2 리셋 방전(소거 방전)이 야기된다. 제1 리셋 방전 및 제2 리셋 방전의 종식 후, 짝수 표시 라인에 속하는 모든 화소 셀 PC의 제어 방전 셀 C2 내의 열 전극 D 근방과 행 전극 X 및 Y 근방에 음의 벽 전하와 양의 벽 전하가 각각 형성된다.
다음, 짝수 행 어드레스 행정 WEV에 있어서, 짝수 Y 전극 드라이버(540)는 정극성 전압 V1을 모든 짝수 행 전극 Y에 인가하면서, 정극성 전압 V2(V2>V1)를 갖는 주사 펄스 SP를 짝수 행 전극 Y2, Y4, Y6, ... , Yn-1에 순차적으로 인가한다. 이 때에, 어드레스 드라이버(550)는 이러한 서브 필드 SF(1)에 따른 화소 구동 데이터 비트 그룹 DB(1) 중의 홀수 표시 라인에 대응하는 화소 구동 데이터 비트를 그 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스 DP로 변환한다. 즉, 어드레스 드라이버(550)는 논리 레벨 0을 갖는 화소 구동 데이터 비트를 정극성의 고전압 화소 데이터 펄스 DP로 변환하는 한편, 논리 레벨 1을 갖는 화소 구동 데이터 비트를 저전압(0볼트) 화소 데이터 펄스 DP로 변환한다. 화소 데이터 펄스 DP는 주사 펄스 SP의 인가 타이밍과 동시에 시간당 1 표시 라인(m개)만큼 열 전극 D1~Dm에 인가된다. 즉, 어드레스 드라이버(550)는 우선, 제2 표시 라인에 따른 m개의 화소 데이터 펄스 DP를 이루는 화소 데이터 펄스 그룹 DP2를 열 전극 D1~Dm에 인가한 후, 제4 표시 라인에 따른 m개의 화소 데이터 펄스 DP를 이루는 화소 데이터 펄스 그룹 DP4를 열 전극 D1~Dm에 인가한다. 이 경우, 정극성의 전압 V2를 갖는 주사 펄스 SP와 함께 저전압(0볼트) 화소 데이터 펄스 DP가 인가된 화소 셀 PC의 제어 방전 셀 C2 내에 기입 어드레스 방전이 선택적으로 야기된다. 즉, 기입 어드레스 방전은 제어 방전 셀 C2 내의 열 전극 D 및 투명 전극 Ya의 넓은 부분 사이에서 야기된다. 한편, 주사 펄스 SP와 함께 고전압 화소 데이터 펄스 DP가 인가된 화소 셀 PC의 제어 방전 셀 C2 내에는, 상기한 바와 같은 어드레스 방전은 야기되지 않는다.
기입 어드레스 방전이 야기된 화소 셀 PC에 있어서, 제어 방전 셀 C2 내의 행 전극 Y 근방 및 행 전극 X 근방에 음의 벽 전하 및 양의 벽 전하가 각각 형성된 다. 이러한 화소 셀 PC는 가점등 셀 모드로 설정된다. 한편, 기입 어드레스 방전이 야기되지 않은 화소 셀 PC의 제어 방전 셀 C2 내의 행 전극 Y 및 X의 근방에, 짝수 행 리셋 행정 REV에 생성된 양의 벽 전하는 그대로 잔존한다. 이러한 화소 셀 PC는 소등 셀 모드로 설정된다. 또한, 짝수 행 어드레스 행정 WEV에 있어서, 제어 방전 셀 C2 내의 행 전극 D 및 열 전극 X 사이에서 잘못된 방전을 방지하기 위해, 짝수 X 전극 드라이버(520)는 주사 펄스 SP와 같은 극성의 전압을 홀수 행 전극 X에 연속적으로 인가한다.
이와 같이, 짝수의 행 어드레스 행정 WEV에 있어서, 짝수 표시 라인에 따른 화소 셀 PC는 입력 영상 신호에 기초한 화소 데이터에 따라, 가점등 셀 모드 또는 소등 셀 모드 중의 하나로 설정된다.
또한, 서브 필드 SF(2)~SF(15) 각각의 어드레스 행정 W에 있어서, 홀수 Y 전극 드라이버(530) 및 짝수 Y 전극 드라이버(540)는 도30에 나타난 바와 같이, 정극성의 주사 펄스 SP를 행 전극 Y1, Y2, Y3, ...Yn-1(도시하지 않음)에 순차적으로 인가한다. 이 때에, 각 서브 필드 SF(j)(j는 2~15의 자연수)에 대응하는 화소 구동 데이터 비트 그룹 DB(j)의 화소 구동 데이터 비트를 그 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스 DP로 변환한다. 이러한 화소 데이터 펄스 DP는 주사 펄스 SP의 인가 타이밍과 동시에, 시간당 1 표시 라인(m개)만큼 열 전극 D1~Dm에 인가된다. 이 경우, 주사 펄스 SP와 함께 저전압(0볼트) 화소 데이터 펄스 DP가 인가된 화소 셀 PC의 제어 방전 셀 C2 내에 상기한 바와 같은 기입 어드레스 방전이 선 택적으로 야기된다. 한편, 주사 펄스 SP와 함께 고전압 화소 데이터 펄스 DP가 인가된 화소 셀 PC의 제어 방전 셀 C2 내에는, 상기한 바와 같은 기입 어드레스 방전은 야기되지 않는다. 기입 어드레스 방전이 야기된 화소 셀 PC에 있어서, 그 제어 방전 셀 C2 내의 행 전극 Y 근방 및 행 전극 X 근방에는 각각 음의 벽 전하 및 양의 벽 전하가 형성된다. 이러한 화소 셀 PC는 가점등 셀 모드로 설정된다. 한편, 기입 어드레스 방전이 야기되지 않은 화소 셀 PC의 제어 방전 셀 C2 내의 행 전극 Y 및 X 근방에는 양의 벽 전하가 잔존한다. 이러한 화소 셀 PC는 소등 셀 모드로 설정된다.
다음, 프라이밍 확장 행정 PI에 있어서, 홀수 Y 전극 드라이버(530)는 도30에 나타난 바와 같이, 정극성의 프라이밍 펄스 PRYO를 단속적으로 반복하여, 이들을 홀수 행 전극 Y1, Y3, ..., Yn에 인가한다. 한편, 프라이밍 확장 행정 PI에 있어서, 홀수 X 전극 드라이버(510)는 프라이밍 펄스 PPYO와 동일 타이밍에서 정극성의 프라이밍 펄스 PPXO를 단속적으로 반복하여, 이들을 홀수 행 전극 X3, X5, ..., Xn에 인가한다. 한편, 프라이밍 확장 행정 PI에 있어서, 짝수 X 전극 드라이버(520)는 도30에 나타난 바와 같이, 상기 PPXO 및 PPYO와 다른 타이밍에서 정극성의 프라이밍 펄스 PPXE를 단속적으로 반복하여, 이들을 짝수 행 전극 X2, X4, ..., X n-1에 인가한다. 또한, 프라이밍 확장 행정 PI에 있어서, 짝수 Y 전극 드라이버(540)는 도30에 나타난 바와 같이, 프라이밍 펄스 PPXE와 동일 타이밍에서 정극성의 프라이밍 펄스 PPYE를 단속적으로 반복하여, 이들을 짝수 행 전극 Y2, Y4, ..., Yn-1 에 인가한다. 프라이밍 펄스 PPX0, PPXE, PPY0 또는 PPYE가 인가될 때마다, 상기한 가 점등 셀 모드로 설정된 화소 셀 PC의 제어 방전 셀 C2 내의 투명 전극 Xa 및 Ya 사이에 프라이밍 방전이 야기된다. 이 경우, 프라이밍 방전이 야기될 때마다, 도25에 나타난 바와 같이, 방전은 갭 r을 통해 표시 방전 셀 C1으로 확장되고, 표시 방전 셀 C1 내에 벽 전하를 형성한다.
상기한 바와 같이, 프라이밍 확장 행정 PI에 있어서, 홀수 행 어드레스 행정 WOD, 짝수 행 어드레스 행정 WEV 또는 어드레스 행정 W에 있어서, 가점등 셀 모드로 설정된 화소 셀 PC의 제어 방전 셀 C2 에서만 프라이밍 방전이 반복적으로 야기되고, 점차 표시 방전 셀 C1으로 방전을 확장한다. 이러한 방전의 확장은 표시 방전 셀 C1 내에 벽 전하를 형성한다. 표시 방전 셀 C1이 속한 화소 셀 PC는 점등 셀 모드로 설정된다. 한편, 상기와 같은 각종 어드레스 행정에 있어서, 소등 셀 모드로 설정된 제어 방전 셀 C2내에서는, 프라이밍 방전은 야기되지 않는다. 따라서, 이 제어 방전 셀 C2와 연통하는 표시 방전 셀 C1 내에 벽 전하가 형성되지 않기 때문에, 화소 셀 C는 소등 셀 모드로 설정된다.
다음, 서스테인 행정 I에 있어서, 홀수 Y 전극 드라이버(530)는 도30에 나타난 바와 같이, 정극성의 서스테인 펄스 IPY0를 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 반복하고, 이들을 홀수 행 전극 Y1, Y3, Y5, ..., Yn 에 인가한다. 한편, 서스테인 행정 I에 있어서, 짝수 X 전극 드라이버(520)는 정극성의 서스테인 펄스 IPXE를 서스테인 펄스 IPYO와 같은 타이밍에 생성하고, 이를 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 반복하고, 이들을 짝수 행 전극 X2, X4, ..., X n-1에 인가한다. 한편, 서스테인 행정 I에 있어서, 홀수 X 전극 드라이버(510)는 도30에 나타난 바와 같이, 정극성의 서스테인 펄스 IPXO를 서스테인 펄스 IPY0와 다른 타이밍에 생성하고, 이를 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 반복하고, 이들을 홀수 행 전극 X1, X3, X5, ..., Xn에 인가한다. 한편, 서스테인 행정 I에 있어서, 짝수 Y 전극 드라이버(540)는 서스테인 펄스IPX0와 같은 타이밍에 정극성의 서스테인 펄스 IPYE를 생성하고, 이를 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 반복하고, 이들을 짝수 행 전극 Y2, Y4, ..., Yn-1에 인가한다. 서스테인 펄스 IPXO, IPXE, IPYO 또는 IPYE가 인가될 때마다, 점등 셀 모드로 설정된 화소 셀 PC의 표시 방전 셀 C1 내의 투명 전극 Xa 및 Ya 사이에 서스테인 방전이 야기된다. 이 경우, 이러한 서스테인 방전에 의해 생성된 자외선에 의해, 도27에 나타난 바와 같이, 표시 방전 셀 C1에 형성된 형광체층(16)(적색, 녹색 또는 청색 형광체층)이 들뜬 상태가 된다. 이에 따라, 형광색에 대응하는 빛이 전면 유리 기판(10)을 통해 방사된다. 즉, 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 서스테인 방전으로 인해 발광이 반복적으로 발생한다.
소거 행정 E에 있어서, 홀수 X 전극 드라이버(51), 짝수 X 전극 드라이버(52), 홀수 Y 전극 드라이버(53), 짝수 Y 전극 드라이버(54) 및 어드레스 드라이버(55)는 정극성의 소거 펄스 EP를 모든 행 전극 X 및 Y에 인가한다. 소거 펄스를 인가함에 따라, 벽 전하가 잔류하고 있는 모든 제어 방전 셀 C2 내에 소거 방전이 야기되고, 이에 따라, 벽 전하가 소거된다.
여기에서, 도28에 나타낸 16 조합의 화소 구동 데이터 GD에 기초하여, 도29 및 30에 나타난 바와 같은 구동을 실행하는 경우에 있어서, 각 필드에 있어서, 표현해야 하는 중간 휘도에 대응하는 양만큼 연속하는 각 서브 필드의 어드레스 행정(WOD, WEV, W)에 있어서, 기입 어드레스 방전(도28에 겹동그라미로 나타낸)이 야기된다. 즉, 화소 셀 PC는, 표현해야 하는 중간 휘도에 대응하는 양만큼의 연속하는 서브 필드에 있어서, 점등 셀 모드로 설정되어, 이러한 서브 필드 각각의 서스테인 행정 I에 있어서 서스테인 방전을 야기한다. 이 경우, 1 필드 내에 야기된 서스테인 방전의 총 수에 대응하는 휘도가 감지된다. 즉, 도28에 나타난 바와 같이, 제1 내지 제16 계조 구동에 의한 16 종류의 발광 패턴에 의하면, 겹동그라미로 나타낸 서브 필드에 야기된 총 방전 횟수에 따른 16계조 레벨의 중간 휘도를 표현할 수 있다.
여기에서, 도23에 나타난 플라즈마 표시 장치에 있어서, PDP(501)의 화소로 이용되는 화소 셀 PC는 도24 및 25에 나타난 바와 같이, 표시 방전 셀 C1 및 제어 방전 셀 C2에 의해 구성된다. 표시 화상에 관련된 서스테인 방전은 표시 방전 셀 C1 내에 야기되는 한편, 표시 화상에 관련되지 않은 발광을 동반하는 리셋, 프라이밍 및 어드레스 방전은 제어 방전 셀 C2 내에 야기된다. 제어 방전 셀 C2 내에는, 제어 방전 셀 C2 내에 야기된, 리셋, 프라이밍 및 어드레스 방전에 의해 야기된 빛 이 전면 유리 기판(10)을 통해 외부로 새는 것을 방지하기 위해, 불킹 유전체층(12)은 검정 또는 암색 안료를 포함하는 광흡수층을 이루면서 형성된다. 따라서, 리셋, 프라이밍 및 어드레스 방전에 의해 야기된 방전광이 불킹 유전체층(12)에 의해 차단되므로, 대조, 특히 암 대조는 향상될 수 있다. 또한, 제어 방전 셀 C2에는, 도25에 나타난 바와 같이, 2차 전자 방출 재료층(30)이 배면 기판(13)의 가까운 면에 제공된다. 2차 전자 방출 재료층(30)에 의하면, 제어 방전 셀 C2 내의 열 전극 D 및 행 전극 Y 사이에서의 방전 개시 전압 및 방전 유지 전압은 표시 방전 셀 C1 내의 열 전극 D 및 행 전극 Y 사이에서의 방전 개시 전압 및 방전 유지 전압보다 낮다. 즉, 표시 방전 셀 C1은 제어 방전 셀 C2에 비해 더 높은 방전 개시 전압 및 방전 유지 전압을 가진다. 따라서, 제어 방전 셀 C2 내에 프라이밍 방전을 반복적으로 야기함에 의해, 표시 방전 셀 C1으로 방전을 확장하는 프라이밍 확장 행정 PI가 실행되는 경우에 있어서도, 표시 방전 셀 C1 내에 야기된 방전이 미약하기 때문에 암 대조의 저하는 억제될 수 있다.
또한, 제어 방전 셀 C2내에, 행 전극 X 및 Y의 본체부로부터 돌출된 투명 전극 Xa 및 Ya는 버스 전극 Xb 및 Yb사이의 중간 지점보다 제어 방전 셀 C2와 쌍을 이루는 표시 방전 셀 C1에 가깝게 벗어난 위치에 방전 갭 g를 제공한다. 따라서, 도30에 나타난 바와 같이 구동함에 의해, 제어 방전 셀 C2 내의 방전 갭 g에 대응하는 위치, 즉, 도25에 나타난 P지점에 프라이밍 방전이 야기된다. 즉, 제어 방전 셀 C2 내에 있어, 제어 방전 셀 C2와 쌍을 이루는 표시 방전 셀 C1에 가까운 곳에 프라이밍 방전이 야기되기 때문에, 제어 방전 셀 C2로부터 표시 방전 셀 C1으로 방 전이 쉽게 확장된다. 한편, 제어 방전 셀 C2 내의 열 전극 D 및 투명 전극 Ya 사이에 리셋 방전 및 기입 어드레스 방전이 야기된다. 즉, 제어 방전 셀 C2 내에서는, 리셋 및 기입 어드레스 방전은 제어 방전 셀 C2와 쌍을 이루는 표시 방전 셀 C1까지의 거리가 투명 전극 Xa보다 더 긴 투명 전극 Ya 및 행 전극 D 사이에 야기된다. 따라서, 리셋 및 어드레스 방전은 도25에 나타난 바와 같이, 프라이밍 방전이 야기되는 위치 P보다, 이 제어 방전 셀 C2와 쌍을 이루는 표시 방전 셀 C1으로부터 더 먼 위치 Q에서 야기된다. 따라서, 리셋 및 어드레스 방전에 의해 야기된 자외선은 표시 방전 셀 C1으로 누설되는 양만큼 감소하고, 암 대조의 저하를 억제한다.
한편, 제어 방전 셀 C2 내의 방전 갭을 표시 방전 셀 C1에 가까운 위치에 형성함으로써, 제어 방전 셀 C2에 직면하는 투명 전극 Ya의 넓은 부분 을 제어 방전 셀 C2에 직면하는 투명 전극 Xa의 넓은 부분보다 큰 면적을 제공하는 것이 가능하다. 이는 제어 방전 셀 C2 내의 행 전극 D와 투명 전극 Ya의 넓은 부분 사이에 야기되는 리셋 또는 어드레스 방전의 안정성을 증가시키고, 이에 따라, 프라이밍 방전에 있어, 표시 방전 셀 C1에서의 방전의 전이를 용이하게 한다.
또한, 도28 내지 30은 어드레스 행정에 있어서, 기입 어드레스 방전을 야기함에 의해, 화소 셀 PC 내에 벽 전하가 선택적으로 형성되는 소위 선택적 기입 어드레스법이 적용된 경우에 대해 설명하였다. 그러나, 화소 셀 PC에 형성된 벽 전하가 선택적으로 소거되는 선택적 소거 어드레스법을 채용해도 된다.
선택적 소거 어드레스법에 기초한 구동을 실행할 경우에, 구동 제어 회로(560)는 우선, 입력 영상 신호를 각 화소마다 휘도 레벨을 나타내는 예를 들 면, 8 비트 화소 데이터로 변환하고, 상기한 바와 같이, 각 화소 데이터에 대해 오차 확산 처리 및 디더 처리를 수행한다. 오차 확산 처리 및 디더 처리에 의해, 구동 제어 회로(560)는 8 비트 화소 데이터를 4 비트 다계조화 화소 데이터 PDs로 변환하고, 다계조화 화소 데이터 PDs를 도31에 나타낸 데이터 변환 테이블에 따라 15 비트 화소 구동 데이터 GD로 변환한다. 다음, 구동 제어 회로(560)는, 1 화면의 화소 구동 데이터 GD1,1~GD(n-1),m에 기초하여, 이러한 화소 구동 데이터 GD1,1 ~GD(n-1),m를 동일 비트 자리수에서 분할하고, 이에 따라, 화소 구동 데이터 비트 그룹 DB(1)~DB(15)를 얻는다. 구동 제어 회로(560)는, 각 서브 필드 SF(1)~SF(15)에 기초하여, 서브 필드에 대응하는 화소 구동 데이터 비트 그룹 DB를 시간당 1 표시 라인(m개)만큼 어드레스 드라이버(550)에 공급한다.
도32는 선택적 소거 어드레스법을 적용하여, PDP(501)를 계조 구동할 때의 발광 구동 시퀀스를 나타낸다.
헤드 서브 필드 SF(1)에 있어서, 도32에 나타난 발광 구동 시퀀스는 홀수 행 리셋 행정 ROD, 홀수 행 어드레스 행정 WOD, 짝수 행 리셋 행정 REV, 짝수 행 어드레스 행정 WEV, 프라이밍 확장 행정 PI, 서스테인 행정 I 및 전하 이동 행정 MR을 순서대로 실행한다. 한편, 서브 필드 SF(2)~SF(15)의 각각에 있어서, 어드레스 행정 W, 프라이밍 확장 행정 PI, 서스테인 행정 I 및 전하 이동 행정 MR을 순서대로 실행한다. 또한, 최후의 서브 필드 SF(15)만에 있어서, 전하 이동 행정 MR 직후에 소거 행정 E가 수행된다.
도33은 도32에 나타난 발광 구동 시퀀스에 따라, PDP(501)에 인가되는 다양한 구동 펄스 및 그 인가 타이밍을 나타낸다. 또한, 도33은 도32에 나타난 서브 필드 SF(1)에서의 동작만을 발췌한 것이다.
우선, 홀수 행 리셋 행정 ROD에 있어서, 홀수 Y 전극 드라이버(530)는 서스테인 펄스(후술할)에 비해 감소 변화가 완만한, 부극성의 리셋 펄스 RPY를 생성하고, 이들을 PDP(501)의 홀수 행 전극 Y1, Y3, Y5, ..., Yn에 동시에 인가한다. 이 때에, 어드레스 드라이버(550)는 정극성의 리셋 펄스 RPD를 생성하고, 이들을 열 전극 D1~Dn에 동시에 인가한다. 이러한 리셋 펄스 RPY 및 RPD의 인가에 따라, 홀수 표시 라인에 각각 속하는 화소 셀 PC의 각 제어 방전 셀 C2 내의, 행 전극 D 및 행 전극 Y 사이에 리셋 방전(기입 방전)이 야기된다. 이러한 리셋 방전 후, 홀수 표시 라인에 속하는 각 화소 셀 PC의 제어 방전 셀 C2 내의 열 전극 D 근방 및 행 전극 X 및 Y 근방의 각각에 음의 벽 전하 및 양의 벽 전하가 형성된다.
다음, 홀수 행 어드레스 행정 WOD에 있어서, 홀수 Y 전극 드라이버(530)는 정극성 전압 V1을 모든 행 전극 Y에 인가하면서, 정극성 전압 V2(V2>V1)를 갖는 주사 펄스 SP를 홀수 행 전극 Y1, Y3, Y5, ..., 및 Yn-2에 순차적으로 인가한다. 이 때에, 어드레스 드라이버(550)는 이 서브 필드 SF(1)에 따른 화소 구동 데이터 비트 그룹 DB(1) 중의 홀수 표시 라인에 대응하는 화소 구동 데이터 비트를 그 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스 DP로 변환한다. 즉, 어드레스 드라이버(550)는 논리 레벨 0을 갖는 화소 구동 데이터를 정극성의 고전압 화소 데이터 펄스 DP로 변환하는 한편, 논리 레벨 1을 갖는 화소 구동 데이터 비트를 저전압(0볼트) 화소 데이터 펄스 DP로 변환한다. 화소 데이터 펄스 DP는 주사 펄스 SP와 동시에 시간당 1 표시 라인(m개)의 양만큼 열 전극 D1~Dm에 인가된다. 즉, 어드레스 드라이버(550)는 우선, 제1 표시 라인에 대응하는 m개의 화소 데이터 펄스 DP를 구성하는 화소 데이터 펄스 그룹 DP1을 열 전극 D1~Dm에 인가한 후, 제3 표시 라인에 대응하는 m개의 화소 데이터 펄스 DP를 구성하는 화소 데이터 펄스 그룹 DP3을 열 전극 D1~Dm에 인가한다. 이 경우, 정극성 전압 V2를 갖는 주사 펄스 SP와 함께 저전압(0볼트) 화소 데이터 펄스 DP가 인가된 화소 셀 PC의 제어 방전 셀 C2 내에 소거 어드레스 방전이 선택적으로 야기된다. 즉, 소거 어드레스 방전은 제어 방전 셀 C2 내의 열 전극 D 및 투명 전극 Ya의 넓은 부분 사이에서 야기된다. 한편, 주사 펄스 SP와 함께 고전압 화소 데이터 펄스 DP가 인가된 화소 셀 PC의 제어 방전 셀 C2 내에는, 상기한 바와 같은 소거 어드레스 방전은 야기되지 않는다. 이 경우, 소거 어드레스 방전이 야기된 화소 셀 PC에 있어서, 제어 방전 셀 C2 내의 행 전극 Y 및 X의 근방에 음의 벽 전하가 각각 형성된다. 이 화소 셀 PC는 소등 셀 모드로 설정된다. 한편, 소거 어드레스 방전이 야기되지 않는 화소 셀 PC의 제어 방전 셀 C2 내에 있는 행 전극 Y 및 X의 부근에 있어서, 홀수 행 리셋 행정 ROD에서 생성된 양의 벽 전하가 그대로 잔존한다. 이 화소 셀 PC는 가점등 셀 모드로 설정된다. 또 한, 홀수 행 어드레스 행정 WOD에 있어서, 홀수 X 전극 드라이버(510) 및 짝수 X 전극 드라이버(520)는, 제어 방전 셀 C2 내의 행 전극 D 및 열 전극 X 사이에 잘못된 방전을 방지하기 위해, 주사 펄스 SP와 같은 극성의 전압을 행 전극 X에 연속적으로 인가한다.
이와 같이, 홀수 행 어드레스 행정 WOD에 있어서, 홀수 표시 라인에 대응하는 화소 셀 PC는 입력 영상 신호에 대응하는 화소 데이터에 따라, 가점등 셀 모드 또는 소등 셀 모드 중 어느 하나로 설정된다.
다음, 짝수 행 리셋 행정 REV에 있어서, 홀수 Y 전극 드라이버(540)는 서스테인 펄스(후술할)에 비해 감소 변화가 완만한, 부극성의 리셋 펄스 RPY를 생성하고, 이들을 PDP(501)의 짝수 행 전극 Y2, Y4, ..., Yn-1에 동시에 인가한다. 이 때에, 어드레스 드라이버(550)는 정극성의 리셋 펄스 RPD를 생성하고, 이들을 열 전극 D1~D n에 동시에 인가한다. 이러한 리셋 펄스 RPY 및 RPD의 인가에 따라, 짝수 표시 라인에 속하는 각 화소 셀 PC의 제어 방전 셀 C2 내의 열 전극 D 및 행 전극 Y 사이에 리셋 방전(기입 방전)이 야기된다. 리셋 방전의 종식 후, 짝수 표시 라인에 속하는 각 화소 셀 PC의 제어 방전 셀 C2 내의 열 전극 D 근방 및 행 전극 X 및 Y 근방에 각각 음의 벽 전하 및 양의 벽 전하가 형성된다.
다음, 짝수 행 어드레스 행정 WEV에 있어서, 짝수 Y 전극 드라이버(540)는, 정극성 전압 V1을 모든 짝수 행 전극 Y에 인가하면서, 정극성 전압 V2(V2>V1)을 갖 는 주사 펄스 SP를 짝수 행 전극 Y2, Y4, Y6, ...., Yn-1에 순차적으로 인가한다. 이 때에, 어드레스 드라이버(550)는 이 서브 필드 SF(1)에 대응하는 화소 구동 데이터 비트 그룹 DB(1) 중에 짝수 표시 라인에 대응하는 화소 구동 데이터 비트를 그 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스 DP로 변환한다. 즉, 어드레스 드라이버(550)는 논리 레벨 0을 갖는 화소 구동 데이터 비트를 정극성 전압의 화소 데이터 펄스 DP로 변환하는 한편, 논리 레벨 1을 갖는 화소 구동 데이터 비트를 저전압(0볼트) 화소 데이터 펄스 DP로 변환한다. 화소 데이터 펄스 DP는 주사 펄스 SP의 인가 타이밍과 동시에, 시간당 1 표시 라인(m개)만큼 열 전극 D1~Dm에 인가된다. 즉, 어드레스 드라이버(550)는 우선, 제2 표시 라인에 대응하는 m개의 화소 데이터 펄스 DP를 구성하는 화소 데이터 펄스 그룹 DP2를 열 전극 D1~Dm에 인가한 후, 제4 표시 라인에 대응하는 m개의 화소 데이터 펄스 DP를 구성하는 화소 데이터 펄스 그룹 DP4를 열 전극 D1~Dm에 인가한다. 이 경우, 정극성 전압 V2를 갖는 주사 펄스 SP와 함께 저전압(0볼트) 화소 데이터 펄스 DP가 인가된, 화소 셀 PC의 제어 방전 셀 C2 내에 소거 어드레스 방전이 선택적을 야기된다. 즉, 소거 어드레스 방전은 제어 방전 셀 C2 내의 열 전극 D 및 투명 전극 Ya의 넓은 부분 사이에서 야기된다. 한편, 주사 펄스 SP와 함께 고전압 화소 데이터 펄스 DP가 인가된 화소 셀 PC의 제어 방전 셀 C2 내에는, 상기한 바와 같은 소거 어드레스 방전은 야기되지 않는다. 이 경우, 소거 어드레스 방전이 야기되는 화소 셀 PC에 있어서, 제어 방전 셀 C2 내의 행 전극 X 및 Y 근방에 음의 벽 전하가 형성된다. 이 화소 셀 PC는 소 등 셀 모드로 설정된다. 한편, 소거 어드레스 방전이 야기되지 않는 화소 셀 PC의 제어 방전 셀 C2 내의 행 전극 Y 및 X 부근에 있어서, 짝수 행 리셋 행정 REV에서 생성된 양의 벽 전하는 그대로 잔존한다. 이 화소 셀 PC는 가점등 셀 모드로 설정된다. 또한, 짝수 행 어드레스 행정 WEV에 있어서, 홀수 X 전극 드라이버(510) 및 짝수 X 전극 드라이버(520)는, 제어 방전 셀 C2 내의 열 전극 D 및 행 전극 X 사이에서 잘못된 방전을 방지하기 위해, 주사 펄스 SP와 같은 극성의 전압을 모든 행 전극 X에 연속적으로 인가한다.
이와 같이, 짝수 행 어드레스 행정 WEV에 있어서, 입력 영상 신호에 대응하는 화소 데이터에 기초하여, 짝수 표시 라인에 대응하는 화소 셀 PC는 각각 가전등 셀 모드 또는 소등 셀 모드 중 어느 하나로 설정된다.
다음, 프라이밍 확장 행정 PI에 있어서, 짝수 X 전극 드라이버(520)는 도33에 나타난 바와 같이, 정극성의 프라이밍 펄스 PPXE를 짝수 행 전극 X2, X4, ...., Xn-1에 각각 인가한다. 한편, 프라이밍 확장 행정 PI에 있어서, 짝수 Y 전극 드라이버(540)는 정극성의 프라이밍 펄스 PPYE를 단속적으로 반복하여, 이들을 짝수 행 전극 Y2, Y4, ..., Yn-2 및 Yn에 인가한다. 한편, 프라이밍 확장 행정 PI에 있어서, 홀수 Y 전극 드라이버(530)는 정극성의 프라이밍 펄스 PPY0를 홀수 행 전극 Y1, Y3 , ..., Yn에 각각 인가한다. 또한, 프라이밍 펄스 PPY0와 동일 타이밍에 있어서, 홀수 X 전극 드라이버(510)는 정극성의 프라이밍 펄스 PPX0를 홀수 행 전극 X3, X5 , ..., Xn에 인가한다. 또한, 도33에 나타난 바와 같이, 홀수 행 전극 X 및 Y 각각에 인가되는 프라이밍 펄스 PPX0 및 PPY0 와 짝수 행 전극 X 및 Y 에 각각 인가되는 프라이밍 펄스 PPXE 및 PPYE 사이에는 인가 타이밍이 서로 어긋나 있다. 여기에서, 프라이밍 펄스 PPX0, PPXE, PPY0 또는 PPYE가 인가될 때마다, 상기한 바와 같이, 가점등 셀 모드로 설정된 화소 셀 PC의 제어 방전 셀 C2 내에 있는 투명 전극 Xa 및 Ya 사이에서 프라이밍 방전이 야기된다. 이 경우, 프라이밍 방전이 야기될 때마다, 도25에 나타난 바와 같이, 갭 r을 통해 표시 방전 셀 C1으로 방전이 확장되고, 표시 방전 셀 C1 내에 벽 전하가 형성된다. 표시 방전 셀 C1에 대응하는 화소 셀 PC는 점등 셀 모드로 설정된다. 한편, 프라이밍 방전이 야기되지 않은 제어 방전 셀 C2와 연통하는 표시 방전 셀 C1 내에는 벽 전하가 형성되지 않는다. 이에 따라, 이 화소 셀 PC는 소등 셀 모드를 유지한다.
다음, 서스테인 행정 I에 있어서, 홀수 Y 전극 드라이버(530)는 도33에 나타난 바와 같이, 정극성의 서스테인 펄스 IPY0를 생성하고, 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 이를 반복하고, 이들을 홀수 행 전극 Y1, Y3, Y5 , ..., Yn에 인가한다. 한편, 서스테인 행정 I에 있어서, 짝수 X 전극 드라이버(520)는 서스테인 펄스 IPY0와 동일 타이밍에서 정극성의 서스테인 펄스 IPXE를 생성하고, 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 이를 반복하여, 이들을 짝수 행 전극 X2, X4, ..., Xn-1에 인가한다. 한편, 서스테인 행정 I에 있어서, 홀수 X 전극 드라이버(510)는 도33에 나타난 바와 같이, 서스테인 펄스 IPXE와 다른 타이밍에서 정극성의 서스테인 펄스 IPX0를 생성하고, 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 이를 반복하여, 이들을 홀수 행 전극 X3, X5, ..., Xn에 인가한다. 또한, 서스테인 행정 I에 있어서, 짝수 Y 전극 드라이버(540)는 서스테인 펄스 IPX0와 동일 타이밍에서 정극성의 서스테인 펄스 IPYE를 생성하고, 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 이를 반복하여, 이들을 짝수 행 전극 Y2, Y4, ..., Yn-1에 인가한다. 서스테인 펄스 IPX0, IPXE, IPY0 또는 IPYE가 인가될 때마다, 점등 셀 모드로 설정된 화소 셀 PC의 표시 방전 셀 C1 내의 투명 전극 Xa 및 Ya 사이에는 서스테인 방전이 야기된다. 이 경우, 이러한 서스테인 방전으로 생성된 자외선에 의해, 도25에 나타난 바와 같이, 표시 방전 셀 C1에 형성된 형광체층(16)(적색, 녹색 또는 청색 형광체층)은 들뜬 상태가 된다. 이에 따라, 형광색에 대응하는 빛이 전면 유리 기판(10)을 통해 방사된다. 즉, 서스테인 행정 I가 속한 서브 필드에 분배된 횟수만큼 서스테인 방전으로 인해 발광이 반복적으로 발생한다.
상기한 바와 같이, 서스테인 행정 I에 있어서, 직전의 어드레스 행정(WOD,WEV,W)에 있어서 점등 셀 모드로 설정된 화소 셀 PC만이 서브 필드에 분배된 횟수만큼 발광한다.
다음, 전하 이동 행정 MR에 있어서, 짝수 X 전극 드라이버(520)는 정극성의 전하 이동 펄스 MPXE를 생성하고, 이를 짝수 행 전극 X2, X4, ..., Xn-1 에 인가하도록 이를 반복한다. 한편, 짝수 Y 전극 드라이버(540)는 전하 이동 펄스 MPXE와 동일 타이밍에서 정극성의 전하 이동 펄스 MPYE를 생성하고, 짝수 행 전극 Y2, Y4, ..., Yn-1에 인가하도록 이를 반복한다. 한편, 전하 이동 행정 MR에 있어서, 홀수 Y 전극 드라이버(530)는 전하 이동 펄스 MPXE와 다른 타이밍에 정극성 전하 이동 펄스 MPY0를 생성하고, 이를 홀수 행 전극 Y1, Y3, ..., Yn에 인가한다. 또한, 전하 이동 행정 MR에 있어서, 홀수 X 전극 드라이버(510)는 전하 이동 펄스 MPXE와 다른 타이밍에 정극성 전하 이동 펄스 MPX0를 생성하고, 이를 홀수 행 전극 X1, X3, X 5, ..., Xn에 인가한다. 전하 이동 펄스 MPX0, MPY0, MPXE 또는 MPYE가 인가될 때마다, 직전의 서스테인 행정 I에 있어서, 서스테인 방전이 야기된 화소 셀 PC의 제어 방전 셀 C2 내에 방전이 야기된다. 방전으로 인해, 제어 방전 셀 C2와 쌍을 이루는 표시 방전 셀 C1에 형성된 벽 전하는 도25에 나타난 바와 같이, 갭 r을 통해 제어 방전 셀 C2로 이동한다.
최후의 서브 필드 SF(15)의 소거 행정 E에 있어서, 홀수 X 전극 드라이버(510), 짝수 X 전극 드라이버(520), 홀수 Y 전극 드라이버(530) 및 짝수 Y 전극 드라이버(540)는 정극성의 소거 펄스를 모든 행 전극 X 및 Y(도시하지 않음)에 인가한다. 소거 펄스의 인가에 따라, 벽 전하가 잔류하고 있는 모든 제어 방전 셀 C2 내에 소거 방전이 야기되고, 이에 따라 벽 전하가 소거된다.
여기에서, 도30 내지 32에 나타난 선택적 소거 어드레스법이 적용된 구동에 따라, 서브 필드 SF(1) 내지 SF(15) 중에서, 서브 필드 SF(1)의 홀수 행 리셋 행정 ROD 및 짝수 행 리셋 행정 REV의 경우에만 화소 셀 PC가 소등 셀 모드에서 점등 셀 모드로 전이할 수 있다. 즉, 소거 어드레스 방전은 서브 필드 SF(1) 내지 SF(15) 중의 1 서브 필드 내에 야기된다. 일단 화소 셀 PC가 소등 셀 모드로 설정되면, 그 이후의 서브 필드에서 화소 셀 PC는 점등 셀 모드로 복귀되지 않는다. 따라서, 도31에 나타난 화소 구동 데이터 GD에 기초한 구동에 의하면, 표현해야 하는 휘도에 대응하는 양만큼 연속하는 각 서브 필드에 있어서, 화소 셀 PC가 점등 셀 모드로 설정된다. 소거 어드레스 방전(검정색 원으로 나타낸)이 야기될 때까지, 각 서브 필드의 서스테인 행정 I에 있어서, 서스테인 방전 발광(흰색 원으로 나타낸)이 연속하여 수행된다. 이러한 구동에 의해, 1 필드 기간 내에 야기된 청 방전 횟수에 대응하는 휘도가 감지된다. 즉, 도31에 나타난 바와 같이, 16 계조 레벨의 구동에 기초한 16 종류의 발광 패턴에 의하면, 흰색 원으로 나타낸 서브 필드에 있어서, 서브 필드에서 발생하는 서스테인 방전의 총 수에 대응하는 16 계조 레벨의 중간 휘도가 표현된다.
이 경우, 상기한 선택적 소거 어드레스법이 적용된 구동에 있어서도, 표시 화상에 관여하는 서스테인 방전은 표시 방전 셀 C1 내에 야기되는 한편, 표시 화상에 관여하지 않는 발광을 동반하는 리셋, 프라이밍 및 어드레스 방전은 제어 방전 셀 C2 내에 야기된다. 따라서, 리셋, 프라이밍 또는 어드레스 방전에 의해 야기되는 방전광은 제어 방전 셀 C2에만 형성된 불킹 유전체층(12)에 의해 차단되기 때문 에, 대조, 특히 암 대조는 표시 화상에 있어 향상될 수 있다. 또한, 선택적 소거 어드레스법이 적용된 구동에 있어서도, 제어 방전 셀 C2 내의 투명 전극 Xa 및 Ya 사이에 프라이밍 방전이 야기되는 한편, 열 전극 D 및 투명 전극 Ya 사이에는 리셋 및 어드레스 방전이 야기된다. 따라서, 제어 방전 셀 C2와 쌍을 이루는 표시 방전 셀 C1에 가까운 위치에서 프라이밍 방전이 야기되기 때문에, 방전은 제어 방전 셀 C2에서 표시 방전 셀 C1으로 쉽게 확장된다. 한편, 리셋 및 어드레스 방전은 프라이밍 방전이 야기되는 위치보다 표시 방전 셀 C1으로부터 더 먼 위치에 야기되기 때문에, 리셋 및 어드레스 방전에 의해 야기되는 자외선은 표시 방전 셀 C1으로 누출되는 양만큼 감소하고, 이에 따라 암 대조의 저하를 억제한다.
어드레스 방전이 바르게 야기되지 않는 경우에, 벽전하는 완전히 소멸되지는 않는다. 그 결과, 입력 영상 신호에 따른 바른 화상 표시가 불가능해지는 문제점을 발생시킨다. 본 발명은 이러한 문제를 해결하기 위해 완성되었고, 오방전을 방지하고, 표시 품질을 개선할 수 있는 표시 장치를 제공할 수 있다.

Claims (17)

  1. 입력 영상 신호에 기초하여 각 화소에 대한 화소 데이터에 따라, 입력 영상 신호에 대응하는 화상 표시를 행하는 표시 장치로서,
    방전 공간을 사이에 두고 대향하게 배치된 전면 및 배면 기판;
    전면 기판의 내측 면에 제공된 복수의 행 전극 쌍들;
    배면 기판의 내측 면에 행 전극 쌍들과 교차하도록 배치된 복수의 열 전극들; 및
    상기 행 전극 쌍들 및 열 전극들의 교차부에 각각 형성되며, 각각, 제1 방전 셀과, 전면 기판 가까이에 광흡수층 및 배면 기판 가까이에 2차 전자 방출 재료층을 갖는 제2 방전 셀을 구비하는 단위 발광 영역을 갖는 표시 패널들;
    행 전극 쌍들을 구성하는 제1 및 제2 행 전극들 중의 제1 행 전극들에 대해 열 전극이 저전위가 되는 극성을 갖는 주사 펄스를 순차적으로 인가하면서, 주사 펄스와 동일 타이밍에서 화소 데이터에 대응하는 전압을 갖는 화소 데이터 펄스를 시간당 1 화소 라인의 양만큼 열 전극들에 순차적으로 인가하고, 이에 따라 제2 방전 셀 내에 선택적으로 어드레스 방전을 야기하는 어드레스 수단; 및
    제1 행 전극들 및 제2 행 전극들에 교대로 서스테인 펄스를 반복적으로 인가하는 서스테인 수단을 포함하는 표시장치.
  2. 제1항에 있어서, 어드레스 수단은 어드레스 방전을 제1 방전 셀을 향해 확장 하여 제1 방전 셀을 점등 셀 모드로 설정하는 수단을 포함하고, 서스테인 수단은 서스테인 펄스를 제1 행 전극 및 제2 행 전극에 교대로 인가하여 점등 셀 모드 상태의 제1 방전 셀에만 반복적으로 서스테인 방전을 일으키는 표시 장치.
  3. 제1항에 있어서, 제1 방전 셀은 제1 행 전극 및 제2 행 전극이 방전 공간 내에서 제1 방전 갭을 통해 마주하는 부분을 포함하고, 제2 방전 셀은, 상기 행 전극 쌍의 제2 행 전극과 상기 행 전극 쌍에 인접하는 행 전극 쌍의 제1 행 전극이 방전 공간 내에서 제2 방전 갭을 통해 대향된 부분을 포함하고, 나아가 제2 방전 셀 내에서의 제1 행 전극 및 제2 행 전극에 프라이밍 펄스를 교대로 인가하고, 어드레스 방전이 야기되는 제2 방전 셀에서만 프라이밍 방전을 야기하여 제1 방전 셀로 방전을 확장하여 제1 방전 셀을 점등 셀 모드로 설정하는 프라이밍 확장 수단을 포함하는 표시 장치.
  4. 제3항에 있어서, 제2 방전 갭은 제2 방전 셀 내에서 제1 행 전극 및 제2 행 전극의 중간 위치보다 제1 방전 셀 쪽에 더 가깝게 어긋난 위치에 형성되어 있는 표시 장치.
  5. 제3항에 있어서, 행 전극 쌍을 구성하는 제1 및 제2 행 전극들의 각각은 표시 패널의 수평 방향으로 확장된 본체부와 단위 발광 영역마다 본체부로부터의 수평 방향과 교차하는 방향으로 돌출한 돌출부를 구비하고, 제1 방전 셀은 방전 공간 내에서 제1 및 제2 행 전극들의 돌출부가 제1 방전 갭을 통해 서로 마주하는 부분을 포함하고, 제2 방전 셀은 행 전극 쌍 중 제2 행 전극의 돌출부와 행 전극 쌍에 인접한 행 전극 쌍 중 제1 행 전극의 돌출부가 방전 공간 내에서 제2 방전 갭을 통해 서로 마주하는 부분을 포함하는 표시 장치.
  6. 제1항에 있어서, 표시 패널에 수평 방향으로 서로 인접한 제2 방전 셀의 방전 공간은 폐쇄 공간이고, 표시 패널에 수평 방향으로 서로 인접한 제1 방전 셀의 방전 공간은 상호 연통하는 표시 장치.
  7. 제1항에 있어서, 제1 방전 셀 내에만 방전에 의해 발광하는 형광체층이 형성되어 있는 표시 장치.
  8. 제1항에 있어서, 어드레스 방전에 앞서, 제1 행 전극 및 열 전극 사이에 리셋 펄스를 인가하여, 제2 방전 셀 내에 리셋 방전을 야기하는 리셋 수단을 더 포함하는 표시 장치.
  9. 제8항에 있어서, 상기 리셋 수단은 표시 패널의 홀수 표시 라인에 속하는 제2 방전 셀 각각 및 표시 패널의 짝수 표시 라인에 속하는 제2 방전 셀의 각각에 있어서, 리셋 방전을 시간적으로 분리해 실행하는 표시 장치.
  10. 제1항에 있어서, 상기 어드레스 수단은 표시 패널의 홀수 표시 라인에 속하는 제2 방전 셀 각각에 야기되는 어드레스 방전과는 다른 시간에, 표시 패널의 짝수 표시 라인에 속하는 각각의 제2 방전 셀 내에서 어드레스 방전을 야기시키는 표시 장치.
  11. 제1항 또는 8항에 있어서, 상기 리셋 펄스는 서스테인 펄스에 비해 증가부와 감소부에 있어, 완만한 레벨 천이를 지닌 파형을 갖는 표시 장치.
  12. 제2항에 있어서, 서스테인 방전의 종결 후, 제1 및 제2 행 전극에 소거 펄스를 인가하여, 제1 방전 셀 내에 소거 방전을 야기하는 소거 수단을 더 포함하는 표시 장치.
  13. 제2항에 있어서, 서스테인 방전이 종료된 후, 제2 방전 셀 내에 형성된 행 전극 쌍 중 제2 행 전극과 행 전극 쌍에 인접한 행 전극 쌍 중 제2 행 전극 사이에 전하 이동 펄스를 인가하고, 서스테인 방전이 야기된 제1 방전 셀과 쌍을 이루는 제2 방전 셀 내에만 방전을 야기하여, 벽 전하가 제1 방전 셀로부터 제2 방전 셀로 이동함에 따라, 제2 방전 셀이 점등 셀 상태가 되는 전하 이동 수단을 더 포함하는 표시 장치.
  14. 제1항에 있어서, 단위 발광 영역은 그 범위가 격벽에 의해 구획되어고, 단위 발광 영역 내의 제1 방전 셀 및 제2 방전 셀은 분할 벽으로 구획되는 표시 장치.
  15. 제14항에 있어서, 단위 발광 영역 내의 제2 방전 셀 및 상기 단위 발광 영역에 인접한 단위 발광이 닫혀있고, 상기 단위 발광 영역 내의 제1 방전 셀의 방전 공간과 제2 방전 셀의 방전 공간은 서로 연통하고 있는 표시 장치.
  16. 제1항에 있어서, 제1 방전 셀은 제1 행 전극 및 제2 행 전극이 방전 공간 내의 제1 방전 갭을 통해 마주하는 부분을 갖고, 제2 방전 셀은 상기 행 전극 쌍 중 제1 행 전극 및 상기 행 전극 쌍에 인접하는 행 전극 쌍 중 제2 행 전극이 방전 공간 내의 제2 방전 갭을 통해 마주하는 부분을 포함하는 표시 장치.
  17. 제1항에 있어서, 제1 방전 셀은 제1 행 전극 및 제2 행 전극이 방전 공간 내의 제1 방전 갭을 통해 마주하는 부분을 갖고, 제2 방전 셀은 상기 행 전극 쌍 중 제1 행 전극 및 열 전극이 방전 공간 내의 제3 방전 갭을 통해 마주하는 부분을 포함하는 표시 장치.
KR1020030085704A 2002-11-28 2003-11-28 복수의 방전 셀을 단위 발광 영역에 갖는 표시 장치 KR100661146B1 (ko)

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