WO2004077485A1

WO2004077485A1 - プラズマディスプレイパネル及び表示装置

Info

Publication number: WO2004077485A1
Application number: PCT/JP2004/001704
Authority: WO
Inventors: Eishiro Otani; Kazuo Yahagi
Original assignee: Pioneer Corporation
Priority date: 2003-02-25
Filing date: 2004-02-17
Publication date: 2004-09-10
Also published as: TWI238434B; JPWO2004077485A1; KR20050118167A; TW200421392A; US20040164932A1

Description

パネル及ぴ表示装置技術分野

本発明は、パネル及びそれを搭載した表示装置に関する。背景技術

近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレィパネル (PDP)を搭載したプラズマディスプレイ装置が注目されてレヽる（例えば、特開平 5— 205642号公報）。

添付図面の図 1〜図 3は、かかる従来の面放電方式交流型プラズマディスプレイパネルを示す図である。図 1は従来の PDPの構造の一部を表示面側から眺めた平面図である。図 2は図 1に示される II— II線上での PDPの断面図である。図 3は図 1に示される III一 III線上での PDPの断面図である。

プラズマディスプレイパネルには、図 2に示す如き互いに平行に配置された前面ガラス基板 1と背面ガラス基板 4との間に画素毎に放電を生じさせるための構成が形成されている。前面ガラス基板 1の表面が表示面となる。'前面ガラス基板 1の裏面側には、長手の複数の行電極対 (Χ'， Υ' )と、この行電極対 (Χ' , Υ' )を被覆する誘電体層 2と、この誘電体層 2の裏面を被覆する MgO (酸ィ匕マグネシウム)からなる保護層 3が順に設けられている。各行電極 X' , Y'は、図 1に示す如く、夫々、幅の広い ITO等の透明導電膜からなる透明電極 Xa' , Ya'と、その導電性を補う幅の狭い金属膜からなるバス電極 Xb，， Yb，とから構成されている。行電極 X'と Y'とが放電ギャップ g'を挟んで対向するように表示画面の垂直方向に交互に配置されており、各行電極対 (Χ' , Υ' )によつて、マトリクス表示の 1表示ライン (行) Lが構成されてレ、る。背面ガラス基板 4には、図 3に示す如ぐ行電極対 X'， Y'と直交する方向に配列された複数の列電極 D'と、この列電極 D，間にそれぞれ平行に形成された帯状の隔壁 5と、この隔壁 5の側面と列電 04 001704

2 極 D'を被覆するそれぞれ赤 (R)、緑 (G)、青 (B)の蛍光材料によって形成された蛍光体層 6とが設けられている。保護層 3及ぴ蛍光体層 6間には、図 2に示す如く、 Ne-X eガスが封入されてレ、る放電空間 S 'が存在する。各表示ライン Lには、図 1に示す如く列電極 D'及ぴ行電極対 (Χ' , Υ' )の交差部において放電空間 S'を隔壁 5によって区画した、単位発光領域としての放電セル C'が形成されてレヽる。

上記の面放電方式交流型 PDPにおける画像の形成には、中間調を表示させるための方法として、サブフィールド法を用いた階調駆動方法が知られている。かかる駆動法では、 1フィールドの表示期間を Ν個のサブフィールドに分割し、各サブフィールドにそのサブフィールドの重み付けに対応した発光実施回数を割り当てる。そして、入力映像信号に応じて、各放電セル毎に発光実施するサブフィールドと、発光を実施させないサブフィールドとを設定して発光駆動を行う。この際、 1フィールドを通して実施された発光の総数に応じた中間輝度が視覚される。

添付図面の図 4は、上記駆動を実現すべく各サブフィールド内において PDPに印加される各種駆動ノ、。ルスを示す図である。

図 4に示すように、各サブフィールドは、一斉リセット期間 Rc、アドレス期間 Wc、及びサスティン期間 Icによって構成されている。

一斉リセット期間 Rcでは、互いに対をなす行電極 Χ1'〜Χη'と ΥΓ〜Υη'間にリセットパルス RPx， RPyが一斉に印加されることによって、全ての放電セルにおいて一斉にリセット放電が行われ、これによつて、一旦、各放電セル内に所定量の壁電荷が形成される。次のアドレス期間 Wcでは、行電極 Υ1'〜Υη'に順次、走査パルス SPが印加されるとともに、入力映像信号に対応した各画素毎の画素データパルスが 1表示ライン分ずつ列電極 Dl'〜Dm'に印加される。すなわち、図 4に示す如く、第 1表示ライン〜第 n 表示ライン各々に対応した夫々 m個の画素データパルスからなる画素データパルス群 DPl〜DPnが走査ノルス SPに同期して順次、列電極 Dl'〜Dm 'に印加されるのである。その走査パルスと同時に高電圧の画素データパルスが印加された放電セルのみにアドレス放電 (選択消去放電)が生起される。力かるアドレス放電により放電セル内に形成されていた壁電荷が消滅する。一方、アドレス放電の生起されなかった放電セル内には壁電荷が残留する。次のサスティン期間 Icでは、互いに対をなす行電極 XI'〜 Xn'と Yl'〜Yn間にサスティンパルス IPx， IPyが各サプフィールドの重み付けに対応した数だけ印加される。これによつて、壁電荷が残留したままの発光セルのみ力印加されるサスティンパルス IPx, IPyの数に対応した数だけサスティン放電を繰り返す。か力るサスティン放電により、放電空間 S'に封入されているキセノン Xeから波長 147nm の真空紫外線が放射される。かかる真空紫外線により、背面基板上に形成されている赤、緑、青の蛍光体層が励起して可視光を発生する。

このような PDPにおける画像形成においては、上記のように、アドレス放電ゃサスティン放電の安定化のためにその放電の開始前にリセット放電が行われる。更に、アドレス放電も各サブフィールド毎に行われる。従来の PDPでは、このリセット放電およびアドレス放電力サスティン放電によって画像形成のための可視光を発生させる放電セル C '内において行われる。よって、黒等の暗い画像の表示が行われる際にもリセット放電ゃアドレス放電による発光がパネルの表示面に現れて画面が明るくなつてしまうため、コントラストの低下等が生じる場合があった。

また、行電極 X'、 Y'を交互に配列した構成では、非表示ラインにおいても行電極 X'、 Y'が隣り合うため、サスティン期間において非表示ラインに電位差が生じる。非表示ラインでの不用な放電を防止すると共に消費電力の増大を招くライン間の静電容量を低減するためにライン間の電極間隔を十分大きい値に設定する必要がある。このため、ラインピッチの縮小による高精細化が困難であった。

発明の開示

本発明の 1つの目的は、高コントラスト及ぴ高精細化を図ることができるプラズマディスプレイパネルを提供することである。

本発明の他の目的は、高コントラスト及び高精細化を図ることができる表示装置を提供することである。

本発明の 1つのアスペクトによるプラズマディスプレイパネルは、各々が行方向に延ぴて列方向に配列された複数の行電極と、前面基板の内面側において前記複数の行電極を被覆する誘電体層と、各々が前記前面基板と放電空間を介して対向配置された背面基板の内面側に列方向に延びて行方向に配列され、前記行電極と交差する位置において放電空間内に単位発光領域を形成する複数の列電極とを備えている。前記複数の行電極の隣接する行電極間各々が表示ラインを構成する。前記単位発光領域の各々の周囲が隔壁により区画される。前記単位発光領域の各々が仕切り壁によつて表示ラインを形成する隣接する行電極間での放電が行われる第 1放電セルと、行電極の一部と列電極との間での放電が行われる第 2放電セルとに区画され、対となる前記第 1放電セルと前記第 2放電セルとの間には連通部が形成されている。

本発明の第 2のアスペクトによる表示装置は、 1フィールドの表示期間を、アドレス期間とサスティン期間を有する複数のサブフィールドで構成し、入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置である。この表示装置は、各々が行方向に延びて列方向に配列された複数の行電極と、前面基板の内面側において前記複数の行電極を被覆する誘電体層と、各々が前記前面基板と放電空間を介して対向配置された背面基板の内面側に列方向に延ぴて行方向に配列され、前記行電極と交差する位置にぉレ、て放電空間内に単位発光領域を形成する複数の列電極とを備えたプラズマディスプレイを有する。前記複数の行電極の隣接する行電極間各々が表示ラインを構成する。前記単位発光領域の各々の周囲が隔壁により区画される。前記単位発光領域の各々が仕切り壁によって表示ラインを形成する隣接する行電極間での放電が行われる第 1放電セルと、行電極の一部と列電極との間での放電が行われる第 2放電セルとに区画され、対となる前記第 1放電セルと前記第 2放電セルとの間に連通部が形成される。前記表示装置は、前記アドレス期間において前記行電極対の第 1行電極に順次、正極性の走査パルスを印加しつつ前記走查パルスと同一タイミングにて前記画素データに対応した画素デ一タパルスを前記列電極側が陰極となる関係で 1表示ラインずつ順次前記列電極各々に印加して、前記第 2放電セル内におレ、て選択的にアドレス放電を生起せしめるアドレス手段を有する。前記表示装置はさらに、前記サスティン期間において前記行電極対を構成する行電極間にサスティンパルスを印加するサスティン手段を有する。

図面の簡単な説明

図 1は従来の PDPの構造の一部を表示面側から眺めた平面図である。

図 2は図 1に示される II— II線上での PDPの断面図である。

図 3は図 1に示される III一 III線上での PDPの断面図である。

図 4は PDPに印加される各種駆動パルスと、その印加タイミングを示す図である。図 5は本発明の第 1実施例によるプラズマディスプレイ装置の概略構成を示す。図 6は図 5のプラズマディスプレイ装置の PDPの構造の一部を表示面側から眺めた平面図である。

図 7は図 6に示される VII— VII線上での PDPの断面図である。

図 8は図 6に示される VIII— VIII線上での PDPの断面図である。

図 9は図 6に示される IX— IX線上での PDPの断面図である。

図 10は図 6に示される X— X線上での PDPの断面図である。

図 11は選択消去アドレス法における画素データ変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データに基づく発光駆動パターンを示す図である。

図 12は選択消去アドレス法による駆動時における発光駆動シーケンスの一例を示す図である。

図 13は図 5の装置において第 1サブフィールド及ぴ第 2サブフィールドの一部の期間に PDPに印加される各種駆動パルスとその印加タイミングを示す図である。

図 14は本発明の他の実施例として図 5の装置中の PDPの別の構造の一部を表示面側から眺めた平面図である。

図 15は図 14に示される V— XV線上での PDPの断面図である。

図 16は図 14に示される XVI— XVI線上での PDPの断面図である。

図 17は図 14に示される XVII— XVII線上での PDPの断面図である。図 18は図 14に示される XVIII— XVIII線上での PDPの断面図である。

図 19は図 14に示される XIX— XIX線上での PDPの断面図である。

発明を実施するための形態

図 5を参照して、本発明の第 1実施例による表示装置としてのプラズマデ

置 48の構成を説明する。

図 5に示すように、プラズマディスプレイ装置 48は、 PDP50、 X電極ドライバ 51、 Y電極ドライバ 53、アドレスドライバ 55及ぴ駆動制御回路 56から構成される。

PDP50には、表示画面における垂直方向に夫々伸張している帯状の列電極 Dl〜 Dmが形成されている。更に、 PDP50には、表示画面における水平方向に夫々伸張している行電極 Xl〜Xn及び行電極 Yl〜Yn力図 5に示すように交互にかつ番号順に配列して形成されている。一対の行電極、つまり行電極対 (Xl、 Y1)〜行電極対 (Χη、 Υη)の各々力 SPDP50における第 1表示ライン〜第 (2η— 1)表示ラインを担う。各表示ラインと列電極 Dl〜Dm各々との各交叉部 (図 5中の一点鎖線にて囲まれた領域)に、画素を担う画素セル（単位発光領域) PCが形成されている。すなわち、 PDP50には、第 1表示ラインに属する画素セル PC1、 l〜PCl、m、第 2表示ラインに属する画素セル PC 2、l〜PC2、m、 · · · ·、第 (2n— 1)表示ラインに属する画素セル PC2n-l、l〜PC2n- l、m がマトリックス状に配列されてレ、る。

図 6〜図 10は、 PDP50の内部構造の一部を抜粋して示している。図 6は表示面側力眺めた PDP50の平面図である。図 7は図 6に示される VII— VII線から眺めた PD P50の断面図である。図 8は図 6に示される VIII— VIII線から眺めた PDP50の断面図である。図 9は図 6に示される IX— IX線から眺めた PDP50の断面図である。図 10は図 6に示される X— X線から眺めた PDP50の断面図である。

図 6に示された PDP50は列電極 Dl〜Dmのうちの 3つの列電極 D、行電極 Xl〜Xn のうちの 2つの行電極 Xk， Xk+1及び行電極 Yl〜Ynのうちの 1つの行電極 Yk の部分である。行電極 Xk， Xk+1 各々は、表示表面の垂直方向 (列方向)に伸長し T字状の両端を有する複数の透明電極 Xaと、複数の透明電極 Xaと接続され表示画面の水平方向（行方向）に伸長する帯状のバス電極 Xb (行電極 Xの本体部)とカゝら構成される。行電極 Ykは、表示表面の垂直方向に伸長し T字状の両端を有する複数の透明電極 Yaと、複数の透明電極 Yaと接続され表示画面の水平方向に伸長する帯状のバス電極 Yb (行電極 Yの本体部)とから構成される。但し、図 6においては、行電極 Xk， Xk+1 の透明電極 Xaは一端部分しか示されていないが、透明電極 Yaと同様の形状である。透明電極 Xa， Yaは ITO等の透明導電膜からなり、各列電極 Dに対応した位置に夫々配置されている。更に、垂直方向において隣接する透明電極 Xa， Yaの T字状の端部は互いに所定の放電ギャップ gを介して対向した位置関係を有している。放電ギャップ gの位置に対応した部分が表示放電セル (第 1放電セル） C1の部分である。パス電極 Xb, Ybは例えば、黒色又は透明の金属膜からなる。バス電極 Xbと透明電極 Xaとが交差する位置及びバス電極 Ybと透明電極 Yaとが交差する位置は各制御放電セル C 2 (第 2放電セル)の形成位置に対応する。

透明電極 Xa, Yaは、図 7に示されるように PDP50の表示面を担う前面ガラス基板 1 0と背面基板 13との間に形成されている。前面ガラス基板 10と背面基板 13とは互いに平行配置されている。透明電極 Xaとパス電極 Xbとの間には、バス電極 Xbと同一形状の光吸収層 61が形成されている。同様に、透明電極 Yaとバス電極 Ybとの間には、パス電極 Ybと同一形状の光吸収層 62が形成されている。光吸収層 61， 62は黒色または暗色の顔料を含んでいる。更に、これら透明電極 Xa， Ya、光吸収層 61, 62及びパス電極 Xb, Ybを覆うように前面ガラス基板 10の裏面には誘電体層 11が形成されている。

背面基板 13上には、図 9及び図 10に示されるように、垂直方向に伸張している複数の列電極 Dが互いに所定の間隙を開けて平行に配列されている。また、背面基板 13 には、列電極 Dを被覆する白色の列電極保護層（誘電体層） 14が形成されている。列電極保護層 14上には、横壁 15A、仕切壁 15B及び縦壁 15Cが形成されている。横壁 15A及ぴ縦壁 15Cが隔壁である。横壁 15Aは垂直方向において各画素セルを区分けし、縦壁 15Cは水平方向において各画素セルを区分けする。すなわち、横壁 15Aと縦壁 15Cとで区分けされた各部分が画素セル PC (上記の PC1、 l〜PCl、m)である。仕切壁 15Bは画素セル PC各々を表示放電セル C 1と制御放電セル C2とに区分けする壁である。画素セル PCを構成するために対をなす表示放電セル C1と制御放電セル C2との位置関係は水平方向においては隣同士同じである。

横壁 15A、仕切壁 15B及び縦壁 15C各々の高さは同一である。各制御放電セル C 2に対応した部分の横壁 15A及び縦壁 15C各々の先端と誘電体層 11との間には嵩上げ誘電体層 12が挿入形成されて!/、る。仕切壁 15Bと誘電体層 11との間には嵩上げ誘電体層 12は形成されてレ、なレ、。嵩上げ誘電体層 12の表面と画素セル PCの空間に面する誘電体層 11の表面とは、 MgO (酸化マグネシウム)からなる保護層（図示せず）によって被覆されてレ、る。

画素セル PCの空間は放電ガスが封入され、表示放電セル C1及び制御放電セル C 2各々の放電空間が存在する。

また、図 7及び図 9に示されるように、各表示放電セル C1の放電空間を囲む列電極保護層 14、横壁 15A、仕切壁 15B及ぴ縦壁 15Cの各面には蛍光体層 16が形成されている。蛍光体層 16としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の 3系統があり、各画素セル PC毎にその割り当てが決まっている。

図 7及び図 10に示されるように、各制御放電セル C2の放電空間を囲む列電極保護層 14、横壁 15A、仕切壁 15B及び縦壁 15Cの各面には 2次電子放出材料層 30が形成されている。 2次電子放出材料層 30は、仕事関数が低い (例えば 4.2eV以下)、いわゆる 2次電子放出係数の高い高 γ材料力なる層である。 2次電子放出材料層 30として用いる材料としては、例えば MgO、 CaO、 SrO、 BaO等のアルカリ土類金属酸ィ匕物、 Cs₂〇等のアルカリ金属酸化物、 CaF₂、 MgF 等のフッ化物、 Ti0₂、 Y20₃、或いは、結晶欠陥や不純物ドープにより 2次電子放出係数を高めた材料、ダイアモンド状薄膜、力一ボンナノチューブ等がある。

上記嵩上げ誘電体層 12が形成されていない仕切壁 15Bと誘電体層 11との間は表示放電セル CIの放電空間と制御放電セル C2の放電空間とを連通する間隙 rとなっている。表示面の左右方向において互いに隣接する制御放電セル C2各々の放電空間は、図 8に示す如き嵩上げ誘電体層 12及ぴ縦壁 15Cによって遮断されている力表示面の左右方向において互いに隣接する表示放電セル C1各々の放電空間は互いに連通している。

このように、？0?50に形成されてぃる画素セル？じ1、1〜？01-1、111 の各々は、互いにその放電空間が連通している表示放電セル C1及ぴ制御放電セル C2から構成されている。また、行電極 X2〜Xn及ぴ行電極 Yl〜Yn- 1 は連続する 2表示ラインで兼用される構成である。

X電極ドライバ 51は、駆動制御回路 56から供給されたタイミング信号に応じて、 PDP 50の行電極 Χ1〜Χη各々に、各種駆動パルスを印加する。 Υ電極ドライバ 53は、駆動制御回路 56から供給されたタイミング信号に応じて、 PDP50の行電極 Υ1〜Υη各々に各種駆動パルスを印加する。アドレスドライバ 55は、駆動制御回路 56から供給されたタイミング信号に応じて、 PDP50の列電極 Dl〜Dm に画素データパルスを印加する。

駆動制御回路 56は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば 8 ビットの画素データに変換し、この画素データに対して如き誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位 6ビット分を表示データ、残りの下位 2ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。力かる動作により、原画素における下位 2ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に 8ビットよりも少ない 6ビット分の表示データにて、 8ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた 6ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を 1画秦単位とし、この 1画素単位内の各画素に対応した誤差拡散処理画素データに対して、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、 1画素単位で眺めた場合には、ディザ加算画素データの上位 4ビット分だけでも 8ビットに相当する輝度を表現することが可能となる。

駆動制御回路 56は、これら誤差拡散処理及ぴディザ処理により 8ビットの画素デ一タを 4ビットの多階調化画素データ PDsに変換し、更に、この多階調化画素データ PD sを図 11に示す如きデータ変換テーブルに従って 15ビットの画素駆動データ GDに変換する。これにより、 8ビットで 256階調を表現し得る画素データは、全部で 16パターン力なる 15ビットの画素駆動データ GDに変換される。次に、駆動制御回路 5 は、 1画面分の画素駆動データ GDl,l〜GD(n - l)，m毎に、これら画素駆動データ GDI, 1〜G D(n-l),m各々を同一ビット桁同士にて分離することにより、奇数行及ぴ偶数行の画素駆動データビット群 DB1〜DB15を得る。駆動制御回路 56は、サブフィールド SF1〜 ■ SF15毎に、そのサブフィールドに対応した画素駆動データビット群 DBにおけるデータビットを 1表示ライン分 (m個)ずつアドレスドライバ 55に供給する。

図 12は、選択消去アドレス法を適用して PDP50を階調駆動する際の発光駆動シーケンスを示す図である。

図 12に示す発光駆動シーケンスでは、映像信号における各フィールドを 15個のサプフィールド SF1〜SF15に分割し、各サブフィールドにおいてアドレス行程 W、及び発光維持行程 (サスティーン行程） Iを実行する。なお、この実施例では 1フィールドのサブフィールド数を 15にした力 15サブフィールドに限定する必要はない。

サブフィールド SF1〜SF15のうちの先頭のサブフィールド SF1ではアドレス行程 W に先立ちリセット行程 Rが実行され、最後尾のサブフィールド SF15では発光維持行程 Iの直後に消去行程 Eが実行される。また、各サブフィールドにおいてアドレス行程 W のアドレッシングは行電極 XI〜Xn について先にとして行った後、行電極 Yl〜Yn について Wy行われる。また、第 1サブフィールド SF1のリセット行程 Rのリセット動作も Rx， Ryのように各々行われる。

図 13は、図 12に示す発光駆動シーケンスに従って、リセット行程 Rx, Ry、アドレス行程 Wx， Wy、発光維持行程 I各々にて X電極ドライバ 51及び Y電極ドライバ 53各々力 SPDP50に印加する各種駆動パルスを示す図である。なお、図 13においては、先頭のサブフィールド SF1の全て、サブフィールド SF2及ぴ SF15各々の一部のみを抜粋して示している。

先ず、 X電極のリセット行程 Rxでは、 X電極ドライバ 51が緩やかな立ち上がりの正極性のリセットパルス RPxを発生して PDP50の行電極 Xl〜Xn の各々に同時に印加する。リセットパルス RPxの印加によって PDP50の行電極 Xl〜Xn に関係する画素セル PC各々の制御放電セル C2内の列電極 D及び行電極 Xl〜Xn 間においてリセット放電が生起される。この放電の結果、行電極 XI〜Xn に関係する制御放電セル C2内に壁電荷が形成される。

X電極のアドレス行程 Wxでは、リセットパルス RPxの印加直後に、 X電極ドライバ 51 は負極性の極性反転パルス PPxを行電極 XI〜Xnの各々に同時に印加し、アドレスドライバ 55は、極性反転パルス PPxと同時に正極性の極性反転パルス PP_Dを発生して PDP50の列電極 Dl〜Dm の各々に同時に印加する。その極性反転パルス PPx及び PP_Dの印加によって行電極 XI〜Xnに関係する画素セル PC各々の制御放電セル C2 内の列電極 D及ぴ行電極 XI〜： Xn (パス電極 Xb)間において放電が生起される。この放電の結果、壁電荷の極性が反転され、列電極 Dに負電荷が形成され、バス電極 Xb に正電荷が形成される。

X電極のアドレス行程 Wxでは、極性反転後、 X電極ドライバ 51が正極性の電圧 VI を全ての行電極 Xl〜Xn に印加しつつ、正極性の電圧 V2 (V2 > VI)を有する走査パルス SPを行電極 Xl〜Xn に順次印加して行く。この間、 Y電極ドライバ 53は、行電極 Yl〜Yn各々に正極性の所定電位を印加する。アドレスドライバ 55は、このサブフィ一ルド SF1に対応した奇数行の画素駆動データビット群 DB1における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルス DPに変換する。例えば、アドレスドライバ 55は、論理レベル 0の画素駆動データビットを正極性の高電圧の画素データパルス DPに変換する一方、論理レベル 1の画素駆動データビットを低電圧 (例えば、 0ボルト)の画素データパルス DPに変換する。そして、かかる画素データパノレス DPを走査パルス SPの印加タイミングに同期して 1表示ライン分 (m個)ずつ列電極 Dl〜Dm に印加して行く。つまり、アドレスドライバ 55は、先ず、第 1表示ラインに対応した m個の画素データパルス DPからなる画素データパルス群 DPI を列電極 Dl〜 Dm に印加し、次に、第 3表示ラインに対応した m個の画素データパルス DPからなる画素データパルス群 DP3を列電極 Dl〜Dmに印加して行くのである。以降の奇数表示ラインも同様の印加が順次行われる。正極性の電圧 V2を有する走査パルス SPと低電圧の画素データパルス DPとが同時に印加された画素セル PCの制御放電セル C2 内の列電極 D及ぴパス電極 Xb間において消去アドレス放電が生起される。そして、消去アドレス放電に伴いその放電が図 7に示した間隙 rを介して表示放電セル C1側に移行し、表示放電セル C1内の所定電位の行電極 Ya及ぴ Xa間で放電が生起される。上述した如き制御放電セル C2から表示放電セル C1への放電移行により、表示放電セル C1内に形成されていた壁電荷が消滅する。一方、走査パルス SPが印加されたものの高電圧の画素データパルス DPが印加された画素セル PCの制御放電セル C2内では上記の如き消去アドレス放電は生起されなレ、。よって、上述した如き制御放電セル C 2から表示放電セル C 1への放電移行も生じな！/、ので、表示放電セル C 1内の壁電荷の形成状態も現状を維持する。つまり、表示放電セル C1内に壁電荷が存在する場合にはこれがそのまま残留し、存在しない場合には壁電荷のこの壁電荷の非形成状態が維持される。

次に、 Y電極のリセット行程 Ryでは、 X電極ドライバ 51は緩やかな立ち上がりの正極性のリセットパルス RPxを発生して PDP50の行電極 Xl〜Xnの各々に同時に印加し、 Y電極ドライバ 53は緩やかな立ち上がりの正極性のリセットパルス RPyを発生して PD P50の行電極 Yl〜Yn の各々に同時に印加する。 Υ電極のリセット行程 Ryにおけるリセットパルス RPxはダミーパルスであり、これによる放電は生じなレヽ。一方、リセットパルス RFyの印加によって PDP 50の行電極 Y1〜 Ynに関係する画素セル PC各々の制御放電セル C2内の列電極 D及ぴ行電極 Yl〜Yn間においてリセット放電が生起される。このリセット放電の結果、行電極 Yl〜Yn に関係する制御放電セル C2内に壁電荷が形成される。

Υ電極のアドレス行程 Wyでは、リセットパルス RPyの印加直後に、 Y電極ドライバ 53 は負極性の極性反転パルス PPyを行電極 Yl〜Ynの各々に同時に印加し、アドレスドライバ 55は、極性反転パルス PPyと同時に正極性の極性反転パルス PP_Dを発生して PDP50の列電極 Dl〜Dm の各々に同時に印加する。極性反転パルス PPy及ぴ PP_D の印加によって行電極 Yl〜Ynに関係する画素セル PC各々の制御放電セル C2内の列電極 D及ぴ行電極 Yl〜Yn (パス電極 Yb)間において放電が生起される。この放電の結果、壁電荷の極性が反転され、列電極 Dに負電荷が形成され、バス電極 Ybに正電荷が形成される。 '

その後の Y電極のアドレス行程 Wyでは、 Y電極ドライバ 53が正極性の電圧 VIを全ての行電極 Yl〜Yn に印加しつつ、正極性の電圧 V2 (V2〉V1)を有する走査パルス SPを行電極 Yl〜Yn に順次印加して行く。この間、 X電極ドライバ 51は、行電極 XI 〜Χη各々に正極性の所定電位を印加する。アドレスドライバ 55は、このサブフィールド SF1に対応した偶数行の画素駆動データビット群 DB1における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルス DPに変換する。かかる画素データパルス DPを走查パルス SPの印加タイミングに同期して 1表示ライン分 (m 個)ずつ列電極 Dl〜Dmに印加して行く。アドレスドライバ⁵⁵は、先ず、第 2表示ラインに対応した m個の画素データパルス DPからなる画素データパルス群 DPIを列電極 D l〜Dmに印加し、次に、第 4表示ラインに対応した m個の画素データパルス DPからなる画素データパルス群 DP3 を列電極 Dl〜Dmに印加して行くのである。以降の偶数表示ラインも同様の印加が順次行われる。正極性の電圧 V2を有する走査パルス SPと低電圧の画素データパルス DPとが同時に印加された画素セル PCの制御放電セル C 2内の列電極 D及ぴバス電極 Yb間において消去アドレス放電が生起される。そして、消去アドレス放電に伴いその放電が図 7に示した間隙 rを介して表示放電セル C1側に移行し、表示放電セル C1内の所定電位の行電極 Xa及ぴ Ya間で放電が生起される。上述した如き制御放電セル C2から表示放電セル CIへの放電移行により、表示放電セル C1内に形成されてレ、た壁電荷が消滅する。一方、走査パルス SPが印加されたものの高電圧の画素データパルス DPが印加された画素セル PCの制御放電セル C2内では上記の如き消去アドレス放電は生起されない。よって、上述した如き制御放電セル C2から表示放電セル C1への放電移行も生じないので、表示放電セル C1内の壁電荷の形成状態も現状を維持する。

このように、選択消去アドレス法に基づくアドレス行程 Wx， Wyでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に画素セル PC 各々の制御放電セル C2内に消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する画素セル PCを点灯セルモード、壁電荷が消去された画素セル PCを消灯セルモードに設定する。

第 1サブフィールドにおいてはアドレス行程 Wyの次のサスティン行程 Iの最初に、 X 電極ドライバ 51は負極性の極性反転パルス PPxを発生して PDP50の行電極 Xl〜Xn の各々に同時に印加し、 Y電極ドライバ 53は同様に負極性の極性反転パルス PPyを発生して PDP50の行電極 Yl〜Ynの各々に同時に印加する。その極性反転パルス Ρ Px, PPyの印加と同時に、アドレスドライバ 55は、正極性の極性反転パルス PP_Dを発生して PDP50の列電極 Dl〜Dmの各々に同時に印加する。

上記 X及ひ Ύ電極のアドレス行程 Wx, Wyで壁電荷が維持された画素セルにっレ、ては電荷が列電極 Dl〜Dmでは正極性、行電極 Xl〜Xn及び行電極 Yl〜Ynでは負極性となっている。極性反転パルス PPx, PPy, PP_Dの印加によって行電極 XI〜Xn の電荷が正極性に反転し、行電極 Yl〜Ynの電荷が負極性のままとなる。

その後のサスティン行程 Iでは、 Υ電極ドライバ 53が負極性のサスティンパルス IPyを行電極 Yl〜Yn各々に繰り返し印加する。 X電極ドライバ 51は、負極性のサスティンパルス IPxを行電極 Χ1〜Χη各々に繰り返し印加する。そのサスティンパルスの印加は行電極 Υ1〜Υηと行電極 Χ1〜Χηとで交互に行われ、繰り返しはこのサスティン行程 I の属するサブフィールドに割り当てられている回数だけである。サスティンパルス ΙΡχ 又は IPyが印加されると、点灯セルモードに設定された画素セル PCの表示放電セル C1内の透明電極 Xaと透明電極 Yaとの間でサスティン放電が生起される。図 13にはそのサスティン放電の放電電流の方向を矢印で示されている。サスティン放電によって発生した紫外線により、図 7に示す如く表示放電セル C1内に形成されている蛍光体層 16(赤色蛍光層、緑色蛍光層、青色蛍光層)が励起し、その蛍光色に対応した光が前面ガラス基板 10を介して放射される。つまり、このサスティン行程 Iの属するサブフィ一ルドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起され

負極性のサスティンパルス IPx， IPy の印加によって点灯セルモードに設定された画素セル PCの表示放電セル C1内の列電極 D側の放電空間には負の壁電荷が形成される。各サスティン行程 Iは、サスティンパルス IPyの行電極 Yl〜Yn各々への印力!]で終了する。この終了により、行電極 Υ1〜Υη側の放電空間には正の壁電荷が形成される。

図 12に示されるように、サブフィールド SF1から次のサプフィールド SF2に移行すると、直ちに上記したように X電極のアドレス行程 Wx、そして Y電極のアドレス行程 Wy、そしてサスティン行程 Iが行われる。その後のサブフィールドにおいても同様である。第 15サブフィールド SF15に含まれる消去行程 Eでは、 X電極ドライバ 51は負極性の消去パルス EPxを発生して PDP50の行電極 Xl〜Xnの各々に印加し、同時に Y電極ドライバ 53は同様に負極性の消去パルス EPyを発生して PDP50の行電極 Y1〜Y η の各々に印加する。消去パルス ΕΡχ及び EPyは所定期間に亘つて印加される。消去パルス EPx の電位は所定の消去電位から時間経過と共に徐々に 0Vに近づき、所定期間経過時には 0Vとなって消滅する。消去パルス EPy は所定期間に亘つて所定の消去電位を維持するパルスである。これら消去パルス EPx及ぴ EPyによって行電極 X, Y間で消去放電が生じ、表示放電セル C1及び制御放電セル C2各々內に形成されていた壁電荷が消滅する。すなわち、 PDP50の全ての画素セル PCが消灯セル状態に推移する。尚、第 15サブフィールド SF15の消去行程 E直前のサスティン行程 Iでは、他のサブフィールドとは異なり、負極性のサスティンパルス IPxを行電極 Xl〜Xn各々に印加した段階でサスティン行程 Iが終了してレ、る。

図 12及び図 13に示す如きリセット行程 R(Rx， Ry)、アドレス行程 W(Wx， Wy)、及ぴサスティン行程 Iによる駆動力、図 11に示す如き 16通りの画素駆動データ GDに基づ V、て実行される。図 12及び図 13に示す如き選択消去アドレス法を適用した駆動によれば、サブフィールド SF 1〜 SF 15の内で、画素セル PCを消灯セルモードから点灯セルモードに推移させることが可能な機会は、サブフィールド SF1のリセット行程 Rx, Ry だけである。従って、サブフィールド SF1〜SF15のいずれかのサブフィールドで消去アドレス放電が生起され、一旦、画素セル PCが消灯セルモードに設定されると、それ以降のサブフィールドではこの画素セル PCが点灯セルモードに復帰することはない。従って、図 11に示す如き 16通りの画素駆動データ GDに基づく駆動によれば、表現すべき輝度に対応した分だけ連続したサブフィールド各々において各画素セル PCが点灯セルモードに設定される。そして、消去アドレス放電 (黒丸にて示す)が生起されるまでの間、各サブフィールドのサスティン行程 Iにおいて連続してサスティン放電発光 (白丸に示す)が為される。

上述した如き駆動により、 1フィールド期間内において生起された放電の総数に対応した輝度が視覚される。すなわち、図 11に示す如き第 1〜第 16階調駆動による 16種類の発光パターンによれば、白丸にて示されるサブフィールドにおいて生起されたサスティン放電の合計回数に対応した 16階調分の中間輝度が表現される。

以上の如き選択消去アドレス法に基づく駆動を行う場合に、アドレス行程 Wx， Wyにぉレ、て消去アドレス放電を生起させる際には、正極性の電圧 V2を有する走査パルス S Pを行電極 Yに印加すると共に低電圧 (0ボルト)の画素データパルス DPを列電極 Dに印加している。このように、制御放電セル C 2内の列電極 Dを行電極 Yよりも低電位とすることにより、制御放電セル C2内に形成されている 2次電子放出材料層 30が行電極 Y に対して陰極となる。よって、消去アドレス放電を生起させる際には、 2次電子放出材料層 30から良好に 2次電子が放出され、制御放電セル C2内において消去アドレス放電が確実に生起されるようになる。

以上のように、第 1実施例によれば、表示画面のラインピッチの縮小化を容易にできるので、高コントラスト及び高精細化を図ることができる。

尚、上記実施例においては、 N個（実施例では 15個）のサブフィールドによって (N + 1)階調分の中間輝度を表現する階調駆動を一例にとってその動作を説明したが、 N 個のサブフィールドで 2^N階調分の中間輝度を表現する階調駆動にも同様に適用可能である。

図 14〜図 19は、本発明の他の実施例として PDP50の内部構造の一部を抜粋して示す図である。図 14〜図 19においては図 6〜図 10に示された PDP50と同一部分は同一符号が用いられている。

図 14は表示面側から眺めた PDP50の平面図である。図 15は図 14に示される XV 一 XVi泉から眺めた PDP50の断面図である。図 16は図 14に示される XVI— XVI線から眺めた PDP50の断面図である。図 17は図 14に示される XVII— XVII線から眺めた PDP50の断面図である。図 18は図 14に示される XVIII— XVIII線から眺めた PDP50 の断面図である。図 19は図 14に示される XIX— XIX線から眺めた PDP50の断面図である。

図 14〜図 19に示される第 2実施例においては、対をなす表示放電セル C1と制御放電セル C2とからなる画素セル PCの組み合わせ力 S2種類ある。すなわち、表示ライン毎の複数の表示放電セル C1は水平方向において同一直線列で配置されている。表示放電セル C1に垂直方向において隣接する 2つの制御放電セル C2のうちの一方（図 1 4で上側の制御放電セル C2)との組み合わせと、他方（図 14の下側の制御放電セル C2)との組み合わせとがある。その 2種類の組み合わせは水平方向において交互に配置されている。それ故、画素セル PCを構成しなレ、表示放電セル C1とそれに隣接する制御放電セル C2との間は横壁 15Aとなっており、画素セル PCを構成する表示放電セル C1とそれに隣接する制御放電セル C2との間は横壁 15Aより厚みが薄レ、仕切壁 15Bとなっている。制御放電セル C2の放電空間位置は図 14から分かるように、水平方向において奇数番目と偶数番目とで異なっている。図 6〜図 10に示された PDP50 と同様に、嵩上げ誘電体層 12が形成されていなレ、仕切壁 15Bと誘電体層 11との間は表示放電セル C1の放電空間と制御放電セル C2の放電空間とを連通する間隙 rとなつている。

その他の内部構造は図 6〜図 10に示された PDP50と同じである。

第 2実施例も第 1実施例と同様、表示画面のラインピッチの縮小化を容易にできるので、高コントラスト及び高精細化を図ることができる。

Claims

請求の範囲

1. 各々が行方向に延びて列方向に配列された複数の行電極と、前面基板の内面側において前記複数の行電極を被覆する誘電体層と、各々が前記前面基板と放電空間を介して対向配置された背面基板の内面側に列方向に延びて行方向に配列され、前記行電極と交差する位置において放電空間内に単位発光領域を形成する複数の列電極とを備え、前記複数の行電極の隣接する行電極間各々が表示ラインを構成するプラズマディスプレイパネルであって、

前記単位発光領域の各々の周囲が隔壁により区画され、前記単位発光領域の各々が仕切り壁によって表示ラインを形成する隣接する行電極間での放電が行われる第 1放電セルと、行電極の一部と列電極との間での放電が行われる第 2放電セルとに区画され、

対となる前記第 1放電セルと前記第 2放電セルとの間に連通部を有することを特徴とするプラズマディスプレイパネル。

2. 前記行電極各々は、行方向に延びる本体部と、前記本体部から単位発光領域毎に隣接する他の行電極に向かって列方向に伸長した T字状端部とを備え、前記第 1放電セルは、第 1放電ギャップを介して互いに対向する前記 τ字状端部に対向する部分を含み、前記第 2放電セルは、第 2放電ギャップを介して前記行電極の本体部と列電極とが対向する部分を含むことを特徴とする請求項 1記載のプラズマディスプレイパネル。

3. 前記第 2放電セルの前記前面基板側に黒色層が設けられていることを特徴とする請求項 1記載のプラズマディスプレイパネル。

4. 前記第 2放電セルの前記背面基板側に 2次電子放出層が設けられていることを特徴とする請求項 1記載のプラズマディスプレイパネル。

5. 前記第 1放電セルの前記前面基板側にのみ蛍光体層が設けられていることを特徴とする請求項 1記載のプラズマディスプレイパネル。

6. 1フィールドの表示期間を、アドレス期間とサスティン期間を有する複数のサブフィールドで構成し、入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置であって、

各々が行方向に延びて列方向に配列された複数の行電極と、前面基板の内面側において前記複数の行電極を被覆する誘電体層と、各々が前記前面基板と放電空間を介して対向配置された背面基板の内面側に列方向に延びて行方向に配列され、前記行電極と交差する位置において放電空間内に単位発光領域を形成する複数の列電極とを備え、前記複数の行電極の隣接する行電極間各々が表示ラインを構成し、

対となる前記第 1放電セルと前記第 2放電セルとの間に連通部を有するプラズマディスプレイパネルと、

前記アドレス期間にお！/、て前記行電極対の第 1行電極に順次、正極性の走查パルスを印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを前記列電極側が陰極となる関係で 1表示ラインずつ順次前記列電極各々に印加して、前記第 2放電セル内において選択的にアドレス放電を生起せしめるアドレス手段と、

前記サスティン期間におレヽて前記行電極対を構成する行電極間にサスティンパルスを印加するサスティン手段と、を備えたことを特徴とする表示装置。

7. 前記サスティン手段は負極性の最終サスティンパルスを前記第 1行電極に印カロすることを特徴とする請求項 6記載の表示装置。

8. 前記ァドレス手段は、前記第 2放電セル內における選択的アドレス放電を第 1放電セルに広げて第 1放電セルを点灯セル状態又は消灯セル状態のいずれか一方に設定することを特徴とする請求項 6に記載の表示装置。

9. 前記行電極各々は、行方向に延びる本体部と、この本体部から単位発光領域毎に隣接する他の行電極に向力つて列方向に伸長した T字状端部とを備え、前記第 1放電セルは、第 1放電ギャップを介して互いに対向する前記 T字状端部に対向する部分を含み、前記第 2放電セルは、第 2放電ギャップを介して前記行電極の本体部と列電極とが対向する部分を含むことを特徴とする請求項 6記載の

10. 前記第 2放電セルの前記前面基板側に黒色層が設けられていることを特徴とする請求項 6記載の表示装置。

11. 前記第 2放電セルの前記背面基板側に 2次電子放出層が設けられていることを特徴とする請求項 6記載の表示装置。

12. 前記第 1放電セルの前記前面基板側にのみ蛍光体層が設けられていることを特徴とする請求項 6記載の表示装置。

13. 前記単位発光領域各々の第 2放電セルの放電空間は、隣接する単位発光領域の放電空間と隔壁によって閉じられていると共に行方向に隣接する単位発光領域各々の第 1放電セルの放電空間は連通していることを特徴とする請求項 6記載の

14. 前記アドレス手段による前記アドレス放電に先立って、前記行電極対の第 1行電極と前記列電極との間にリセットパルスを印加して前記第 2放電セル内においてリセット放電を生起せしめるリセット手段を更に備えたことを特徴とする請求項 6記載の表示装置。

15. 前記リセットパルスは前記サスティンパルスに比して立ちあがり区間又は立下り区間でのレベル推移が緩やかな波形を有することを請求項 14項記載の表示装

16. 前記リセット手段は奇数表示ラインに対するリセット放電と偶数表示ラインに対するリセット放電とを時間的に分離して実行することを特徴とする請求項 14記載の表

17. 前記アドレス手段は奇数表示ラインに対するアドレス放電と偶数表示ラインに対するアドレス放電とを時間的に分離して実行することを特徴とする請求項 6記載の