JP2008003471A - 表示パネルの駆動方法 - Google Patents

Abstract

【課題】負極性の駆動パルスの行電極への印加による選択セル内の誤放電を防止して良好な映像表示を可能にした駆動方法を提供する。
【解決手段】アドレス期間及び／又はサスティン期間に表示パネルの行電極対を構成する行電極のうちの少なくとも一方に負極性の駆動パルスを印加する行程を含み、負極性の駆動パルスはその後縁部に前縁部に比して電圧が緩やかに推移する区間を含む。
【選択図】図７

Description

本発明は、プラズマディスプレイパネル等の表示パネルの駆動方法に関する

近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。更に、かかる面放電方式交流型プラズマディスプレイパネルとして、各画素を担う画素セルが選択セルと表示セルとから構成される表示パネルが知られている（例えば、特許文献１参照）。かかる表示パネルは、放電空間を挟んで対向配置された前面基板及び背面基板と、その前面基板の内面に設けられている複数の行電極対と、背面基板の内面において行電極対に交叉して配列された複数の列電極とが備えられている。行電極対及び列電極の各交叉部に、表示セルと、選択セルとからなる画素セルが形成されている。かかる表示パネルを駆動する場合には、１フィールド表示期間毎に、複数のサブフィールド各々において、各画素セルの壁電荷状態を初期状態にするリセット放電を行うリセット行程と、各画素セルの状態を点灯セル状態及び消灯セル状態のいずれか一方に決定するアドレス行程と、点灯セル状態にある放電セルのみを繰り返し放電させるサスティン行程とが実行され、１フィールド表示期間の最初のサブフィールドにおいてのみアドレス行程より先にリセット行程が実行される。

最初のサブフィールドのリセット行程では列電極を相対的に負極性として正極性のリセットパルスが行電極対をなす第１及び第２行電極各々に印加され、これにより選択セル内の列電極と第１行電極との間においてリセット放電が生じる。最初のサブフィールドのアドレス行程では、点灯セル状態に設定させるべき画素セルに対してはその画素セルが属する列電極に０ボルトの電位が印加されると共に、正極性の走査パルスが第１行電極に印加される。これにより、選択セル内の列電極と第１行電極との間において選択書込のアドレス放電が生じる。

点灯となるべき画素セル（点灯セル）においては第１サスティンパルスとそれに同期してアドレスパルスとが印加されると、選択セル内で列電極と行電極との間において放電が生起される。このサスティンパルスとアドレスパルスによる一斉書込放電により、その選択セル内の列電極上には負極性の壁電荷が形成され、第１行電極上には正極性の壁電荷が形成される。第１行電極上の壁電荷の極性が反転する。また、かかる書込放電が間隙を介して表示セルに拡張されることにより、表示セル内の第１行電極上には正極性の壁電荷が形成される。

そして、サスティン行程において、負極性のサスティンパルスが全ての第１及び第２行電極に交互に一斉に印加され、サスティンパルスが印加される度にその表示セル内の第１及び第２行電極間においてサスティン放電が生起されることになる。
特開２００５−１０７４２８号公報

上述の選択セル/表示セル分離のＰＤＰの駆動方法においては、アドレスパルスやサスティンパルス等の各種の負極性の駆動パルスが使用されている。ここで、選択放電開始電圧を低減するために、選択セル内の背面基板側には２次電子放出層が形成され、列電極側を陰極として放電しやすい構造となっている。従って、負極性の駆動パルス、例えば負極性のサスティンパルスの後縁部（立ち上がり部）において選択セル内で誤放電しやすい状態となっている。すなわち、負極性のパルスの印加により一方の行電極側に＋の壁電荷、列電極側に−の壁電荷が形成されるため、負極性のパルスの後縁部の立ち上がりにおいて、選択セル内で列電極を陰極した誤放電が生じやすくなる。選択セル内で誤放電が生じると、それが表示セル内に拡張し、表示セル内の壁電荷量が削減されることになり、その後にサスティンパルスを印加してもサスティン放電が継続しなくなる。その結果、映像表示に悪影響を及ぼすという問題があった。

そこで、本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、負極性の駆動パルスの行電極への印加による選択セル内の誤放電を防止して良好な映像表示を可能にした駆動方法を提供することが本発明の目的である。

請求項１記載による駆動方法は、放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に表示ラインを構成する複数の行電極対及び行電極対を覆う誘電体層と、前記背面基板の内面に前記行電極対と交差して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交差部に、表示セルと前記前面基板側に遮光層が設けられた選択セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて、各々がアドレス期間とサスティン期間とを含む複数のサブフィールドからなる単位表示期間毎に駆動する表示パネルの駆動方法であって、前記アドレス期間及び／又はサスティン期間に前記行電極対を構成する行電極のうちの少なくとも一方に負極性の駆動パルスを印加する行程を含み、少なくとも１の前記負極性の駆動パルスは、その後縁部に前縁部に比して電圧が緩やかに推移する区間を含むことを特徴としている。

本発明においては、アドレス期間及び／又はサスティン期間に行電極に印加される少なくとも１の負極性の駆動パルスの後縁部の電圧推移がその前縁部の電圧推移に比べて緩やかにされているので、その負極性の駆動パルスの後縁部の立ち上がりにおいて、選択セル内で列電極を陰極した誤放電が防止される。これにより、誤放電による表示セル内の壁電荷量の削減が無くなり、サスティン放電の安定性が確保される。

図１は、本発明の駆動方法が適用されたプラズマディスプレイ装置の構成を示す図である。このプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０と、入力映像信号に応じてＰＤＰ５０を駆動制御する駆動制御回路５４とから構成される。

ＰＤＰ５０は、列電極ドライバ５５、第１行電極ドライバ５１０、第２行電極ドライバ５２０、及び表示電極形成部ＤＰＥからなる。

表示電極形成部ＤＰＥには、表示画面の列方向（上下方向）に夫々伸長している帯状の列電極（アドレス電極）Ｄ₁〜Ｄ_mが形成されている。更に、表示電極形成部ＤＰＥには、表示画面の行方向（左右方向）に夫々伸長している帯状の行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_n各々が、図１に示す如く、ＸＹ交互に且つ番号順に配列されている。互いに隣接するもの同士で対となる行電極対の各々、つまり行電極対(Ｘ₁、Ｙ₁)〜行電極対(Ｘ_n、Ｙ_n)の各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインに対応している。各表示ラインと列電極Ｄ₁〜Ｄ_mとの各交叉部、つまり図１中の一点鎖線にて囲まれた単位発光領域には画素を担う画素セルＰＣが形成されている。

図２〜図４は、表示電極形成部ＤＰＥの構造の一部を抜粋して示す図である。

なお、図２は、ＰＤＰ５０の表示面側から眺めた平面図である。また、図３は図２に示されるＶ−Ｖ線から眺めた断面図であり、図４は図２に示されるＷ−Ｗ線から眺めた断面図である。

図２に示すように、行電極Ｙは、表示画面の行方向（左右方向）に伸長するバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸長しており、その一端及び他端が夫々図２に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。また、行電極Ｘは、表示画面の行方向（左右方向）に伸長するバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸長しており、その一端が図２に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。上記透明電極Ｘａ及びＹａ各々の幅広部が、図２に示す如く互いに所定長の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。なお、上記バス電極Ｙｂ及びＸｂは夫々、図３に示す如き黒色の遮光導電層ＢＥと主導電層ＭＥとから構成される。

上記透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図３に示す如く、ＰＤＰ５０の表示面を担う前面透明基板１０の内側の面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面透明基板１０の裏面には誘電体層１１が形成されている。選択セルＣ２(後述する)各々に対向する前面透明基板側には黒色又は暗色層ＳＨＤが形成されている。誘電体層１１の表面における選択セルＣ２各々に対応した位置には、誘電体層１１から背面側に向かって突出した誘電体層嵩上げ部１２が形成されている。なお、誘電体層嵩上げ部１２は、ＰＤＰ５０の表示面側から眺めた場合には図２の２点鎖線にて示される領域に形成されている。誘電体層嵩上げ部１２の表面及び誘電体層嵩上げ部１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層ＭＧによって被覆されている。前面透明基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向に伸長している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において夫々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸長して形成されている。

第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図３及び図４に示すように、誘電体層１１の表面に到達するほど高くはない。従って、図３に示す如く第２横壁１５Ｂと誘電体層嵩上げ部１２との間には、放電ガスの流通が可能な隙間ｒが存在する。ところが、誘電体層１１の表面上において第１横壁１５Ａに対向した部分には図３に示す如く誘電体層嵩上げ部１２が設けられている。これら第１横壁１５Ａ及び誘電体層嵩上げ部１２によって放電ガスの流通が遮断されている。

上記第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図２中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。なお、かかる画素セルＰＣは、図２及び図３に示す如く、第２横壁１５Ｂによって表示セルＣ１及び選択セルＣ２に区分けされている。

列電極保護層１４上における選択セルＣ２に対応した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ₂Ｏ等のアルカリ金属酸化物、ＣａＦ₂、ＭｇＦ₂等のフッ化物、ＴｉＯ₂、Ｙ₂Ｏ₃、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。

一方、列電極保護層１４上における表示セルＣ１に対応した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図３に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。

上記２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。

このように、表示セルＣ１は、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、選択セルＣ２は、上記表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、２次電子放出材料層３０とを含む。なお、表示セルＣ１内では、図２に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、選択セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。また、図３に示すように、表示面の上下方向(図３では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ、誘電体層嵩上げ部１２及び保護層ＭＧによって遮断されている。一方、同一の画素セルＰＣに属する表示セルＣ１及び選択セルＣ２各々の放電空間は、図３に示す如き隙間ｒにて連通している。また、表示面の左右方向において互いに隣接する選択セルＣ２各々の放電空間は、誘電体層嵩上げ部１２及び第１横壁１５Ａによって遮断されているが、表示面の左右方向において互いに隣接する表示セルＣ１各々の放電空間は互いに連通している。このように、画素セルＰＣの各々は、互いにその放電空間が連通している表示セルＣ１及び選択セルＣ２から構成されている。

なお、行方向の放電の干渉を回避するために、誘電体嵩上げ部を縦壁１５Ｃに対向する部分にも設け、行方向に隣接する表示セルＣ１各々の放電空間を遮断するように構成してもよい。この場合、嵩上げ部または隔壁の一部に凹部を設けて排気路を確保すればよい。

駆動制御回路５４は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５４は、当該ディザ加算画素データの上位４ビット分を多階調化画素データＰＤ_Sとし、これを図５に示す如きデータ変換テーブルに従って第１〜第１５ビットからなる１５ビットの画素駆動データＧＤに変換する。従って、８ビットで２５６階調を表現し得る画素データは、図５に示すように、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５４は、１画面分の画素駆動データＧＤ₁、1〜ＧＤ_n、_m毎に、これら画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々を同一ビット桁同士にて分離することにより、
ＤＢ１：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第１ビット目
ＤＢ２：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第２ビット目
ＤＢ３：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第３ビット目
ＤＢ４：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第４ビット目
ＤＢ５：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第５ビット目
ＤＢ６：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第６ビット目
ＤＢ７：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第７ビット目
ＤＢ８：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第８ビット目
ＤＢ９：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第１２ビット目
ＤＢ１３：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第１３ビット目
ＤＢ１４：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第１４ビット目
ＤＢ１５：画素駆動データＧＤ1、₁〜ＧＤ_n、_m各々の第１５ビット目
の如き画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。

なお、画素駆動データビット群ＤＢ１〜ＤＢ１５各々は、後述するサブフィールドＳＦ１〜ＳＦ１５各々に対応したものである。駆動制御回路５４は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分(ｍ個)ずつ列電極ドライバ５５に供給する。

更に、駆動制御回路５４は、図６に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種駆動制御信号を、列電極ドライバ５５、第１行電極ドライバ５１０及び第２行電極ドライバ５２０各々に供給する。

ここで、図６に示す発光駆動シーケンスは、映像信号における各単位表示期間（１フィールド又は１フレーム表示期間）内において、１５個のサブフィールドＳＦ１〜ＳＦ１５毎に以下の如き駆動を実施させるものである。

図６において、先頭のサブフィールドＳＦ１では、一斉リセット行程Ｒ、選択書込アドレス行程Ｗ_W及びサスティン行程Ｉを順に実行する。サブフィールドＳＦ２では、リセット行程Ｒ_O、サスティン行程Ｉ_P1、選択消去アドレス行程Ｗ_OR、リセット行程Ｒ_E、サスティン行程Ｉ_P2、及び選択消去アドレス行程Ｗ_ERを順に実行する。サブフィールドＳＦ３〜ＳＦ１５各々では、リセット行程Ｒ_O、サスティン行程Ｉ_P1、選択消去アドレス行程Ｗ_OR、サスティン行程Ｉ、リセット行程Ｒ_E、サスティン行程Ｉ_P2、及び選択消去アドレス行程Ｗ_ERを順に実行する。

図７は、図６に示す発光駆動シーケンスに従って、列電極ドライバ５５、第１行電極ドライバ５１０、及び第２行電極ドライバ５２０各々が列電極Ｄ、行電極Ｘ及びＹに印加する各種駆動パルスを示す図である。なお、図７は、図６に示すサブフィールドＳＦ１〜ＳＦ１５の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２及びＳＦ３での動作のみを抜粋して示すものである。

先ず、サブフィールドＳＦ１の一斉リセット行程Ｒでは、第１行電極ドライバ５１０が、後述するサスティンパルスに比して立ち上がり区間での電位推移が緩やかなパルス波形を有する正極性のリセットパルスＲＰを発生し、これを偶数番目の行電極Ｘ₂、Ｘ₄、・・・・、Ｘ_n-2及びＸ_n、並びに奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に印加する。更に、サブフィールドＳＦ１の一斉リセット行程Ｒでは、第２行電極ドライバ５２０が、同様のリセットパルスＲＰを発生し、これを奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3及びＸ_n-1、並びに偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2及びＹ_n各々に印加する。

このように、一斉リセット行程Ｒでは、図７に示す如き立ち上がり時の電位推移が緩やかな波形を有する正極性のリセットパルスＲＰがＰＤＰ５０の全ての行電極Ｘ及びＹに同時に印加される。かかるリセットパルスＲＰの印加に応じて、全ての画素セルＰＣの選択セルＣ２内の行電極Ｙ及び列電極Ｄにおいて微弱なリセット放電が生起される。かかるリセット放電終息後、選択セルＣ２内の列電極Ｄ上には正極性の電荷が形成され、行電極Ｙ上には負極性の電荷が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷が形成され、行電極Ｘ上にも負極性の壁電荷が形成される。すなわち、一斉リセット行程Ｒの実行により、全ての画素セルＰＣは、その表示セルＣ１内の行電極Ｘ及びＹに互いに同一極性の電荷が形成された状態である、消灯モードに初期化される。

次に、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wでは、第１行電極ドライバ５１０が、図７に示す如き、正極性のピーク電位Ｖ１を有し且つその立ち下がり変化が緩やかな波形を有する走査ベースパルスＢＰ⁺（走査ベース電位）を発生し、これを偶数番目の行電極Ｘ₂、Ｘ₄、・・・・、Ｘ_n-2及びＸ_n、並びに奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に印加する。更に、この間、第１行電極ドライバ５１０は、走査ベースパルスＢＰ⁺のピーク電位Ｖ１に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰ（走査電位）を発生して、奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に順次、択一的に印加して行く。

また、サブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wでは、第２行電極ドライバ５２０が、図７に示す如き正極性のピーク電位Ｖ１を有し且つその立ち下がり変化が緩やかな波形を有する走査ベースパルスＢＰ⁺を発生し、これを奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3及びＸ_n-1、並びに偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2及びＹ_n各々に印加する。更に、この間、第２行電極ドライバ５２０は、走査ベースパルスＢＰ⁺のピーク電位Ｖ１に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを発生して、偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2及びＹ_n各々に順次、択一的に印加して行く。

この間、列電極ドライバ５５は、サブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰ（ＤＰ₁〜ＤＰ_n）に変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ₁〜Ｄ_mに印加して行く。この印加では奇数行についての画素データパルスＤＰ₁〜ＤＰ_n-1を順次印加した後、偶数行についての画素データパルスＤＰ₂〜ＤＰ_nを順次印加することが行われる。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。かかる選択書込アドレス放電に応じて、この画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷が形成され、行電極Ｙ上には負極性の壁電荷が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷が形成され、行電極Ｘ上にも負極性の壁電荷が形成される。一方、消灯モードに設定されるべき画素セルＰＣには低電圧（０ボルト）の画素データパルスＤＰが印加されないので、上記の如き選択書込アドレス放電は生じない。

上記選択書込アドレス行程Ｗ_Wにおいて、行電極Ｙ₁〜Ｙ_nに対する走査パルスＳＰの印加が全て終了したら、走査ベースパルスＢＰ⁺によって行電極Ｘ及びＹに印加されている電位は、ピーク電位Ｖ１から徐々に低下して０ボルトに到る。

更に、第１行電極ドライバ５１０は、図７に示す如き、０ボルトの状態から緩やかに負極生のピーク電位−Ｖeに到る波形を有する壁電荷調整パルスＣＰを生成し、これを偶数番目の行電極Ｘ₂、Ｘ₄、・・・・、Ｘ_n-2及びＸ_n、並びに奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に印加する。また、この間、第２行電極ドライバ５２０も上記壁電荷調整パルスＣＰを生成し、これを奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3及びＸ_n-1、並びに偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2及びＹ_n各々に印加する。

このように、走査ベースパルスＢＰ⁺の印加終了直後に、負極生のピーク電位−Ｖeを有する壁電荷調整パルスＣＰが全ての行電極Ｘ及びＹに印加されるのである。壁電荷調整パルスＣＰの印加に応じて、各画素セルＰＣの選択セルＣ２内において壁電荷の量を減らす為の微弱な消去放電が生起される。消去放電により、上記選択書込アドレス放電によって選択セルＣ２内に形成された電荷の内で余剰分の電荷が消去される。すなわち、後述する一斉書込パルスＡＰの印加に応じた書込放電を確実に生起させる為に、その直前の段階において選択セルＣ２内に残留する壁電荷の一部（所定量分だけ）消去するという、壁電荷量の調整を行うのである。

壁電荷調整パルスＣＰの後縁部（立ち上がり部）の電圧推移は急峻ではなく緩やかにされている。これにより、壁電荷調整パルスＣＰの立ち上がりの際に選択セルＣ２内において誤放電が発生することが防止されている。

なお、走査ベースパルスＢＰ⁺の立ち下がり区間、及び上記壁電荷調整パルスＣＰが印加されている間に亘り、列電極ドライバ５５は、図７に示す如き正極性の一定電位を全ての列電極Ｄに印加する。

壁電荷調整パルスＣＰの印加後、第１行電極ドライバ５１０は、図７に示す如き負極性のピーク電位を有する一斉書込パルスＡＰを発生して、これを奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に同時に印加する。ここで、第１行電極ドライバ５１０による上記一斉書込パルスＡＰの印加動作が終了したら、引き続き第２行電極ドライバ５２０が、図７に示す如き負極性のピーク電位を有する一斉書込パルスＡＰを発生して、これを偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2及びＹ_n各々に同時に印加する。

なお、走査ベースパルスＢＰ⁺の電位がピーク電位Ｖ１の状態から低下を開始した時点から、第２行電極ドライバ５２０による一斉書込パルスＡＰの印加動作が終了するまでの間に亘り、列電極ドライバ５５は、図７に示す如き正極性の一定電位を全ての列電極Ｄに印加する。

この際、上記一斉書込パルスＡＰの印加に応じて、画素セルＰＣ各々の内で上記選択書込アドレス放電が生起された画素セルＰＣの選択セルＣ２内の行電極Ｙ及び列電極Ｄ間において書込放電が生起される。つまり、先ず、奇数番目の表示ライン各々に属する画素セルＰＣ各々の選択セルＣ２内において上述した如き書込放電が一斉に生起され、その後、偶数表示ライン各々に属する画素セルＰＣ各々の選択セルＣ２内において書込放電が一斉に生起される。すると、かかる書込放電が各画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ上には正極性の電荷が形成される。つまり、画素セルＰＣは、表示セルＣ１内の行電極Ｘ及びＹ各々に互いに異なる極性の電荷が形成された状態である、点灯モードに設定されるのである。一方、選択書込アドレス放電が生起されなかった画素セルＰＣの表示セルＣ１内では、上述した如き書込放電は生起されないので、行電極Ｘ及びＹ各々に同一極性（負極性）の電荷が形成された状態、つまり消灯モードの状態が維持される。

すなわち、選択書込アドレス行程Ｗ_Wによれば、上記一斉リセット行程Ｒにて消灯モードに初期化された画素セルＰＣは、画素データに応じて選択的に点灯モードに遷移する。なお、第１行電極ドライバ５１０は、一斉書込パルスＡＰを奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1に印加している間に選択セルＣ２内の行電極Ｘ及びＹ間に流れる無効電流を防止すべく、この一斉書込パルスＡＰと同一極性の電位を有するパルスを、一斉書込パルスＡＰと同一タイミングにて偶数番目の行電極Ｘ₂、Ｘ₄、・・・・、Ｘ_n-2及びＸ_n各々に同時に印加する。

ここで、サブフィールドＳＦ１のサスティン行程Ｉでは、第２行電極ドライバ５２０が、上述した如き偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2及びＹ_n各々に印加した一斉書込パルスＡＰと同一タイミングにて、奇数番目の行電極Ｘ₁、Ｘ₃、・・・・、Ｘ_n-3及びＸ_n-1各々に図７に示す如き負極性のサスティンパルスＩＰ_Xを同時に印加する。そのサスティンパルスＩＰ_Xの印加に応じて、奇数表示ラインに属する画素セルＰＣ各々の内で、点灯モードの状態にある画素セルＰＣの表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起される。サスティン放電に伴い蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。

一斉書込パルスＡＰ及びサスティンパルスＩＰ_X各々の後縁部の電圧推移はその前縁部の急峻な電圧推移に比べて緩やかにされている。これにより、一斉書込パルスＡＰ及びサスティンパルスＩＰ_X各々の後縁部の立ち上がりの際に選択セルＣ２内において誤放電が発生することが防止されている。また、一斉書込パルスＡＰと同一タイミングにて偶数番目の行電極Ｘ₂、Ｘ₄、・・・・、Ｘ_n-2及びＸ_n各々に同時に印加されるパルスについても、誤放電防止のために、その後縁部の電圧推移はその前縁部の急峻な電圧推移に比べて緩やかにされている。

次に、サブフィールドＳＦ２〜ＳＦ１５各々のリセット行程Ｒ_Oでは、第１行電極ドライバ５１０が、図７に示す如き、前縁部における電位が時間経過に比例して上昇して正極性のピーク電位に到る鋸歯状の波形を有するリセットパルスＣＲＰを、奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3、Ｙ_n-1、並びに偶数番目の行電極Ｘ₂、Ｘ₄、・・・・、Ｘ_n-2及びＸ_n各々に同時に印加する。リセットパルスＣＲＰの印加に応じて、奇数表示ライン各々に属する全ての画素セルＰＣの選択セルＣ２内の行電極Ｙ及び列電極Ｄにおいて微弱なリセット放電が生起され、この選択セルＣ２内には所望量の壁電荷が再形成される。

上記リセット行程Ｒ_Oの直後のサスティン行程Ｉ_P1では、第１行電極ドライバ５１０が、負極性のサスティンパルスＩＰ_Yを奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3、Ｙ_n-1に、負極性のサスティンパルスＩＰ_Xを偶数番目の行電極Ｘ₂、Ｘ₄、・・・・、Ｘ_n-2及びＸ_nに同時に印加する。サスティンパルスＩＰ_Yが行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3、Ｙ_n-1に、サスティンパルスＩＰ_Xが行電極Ｘ₂、Ｘ₄、・・・・、Ｘ_n-2及びＸ_n各々に印加されている間に亘り、列電極ドライバ５５は、図７に示す如き正極性の一定電位を全ての列電極Ｄに印加する。そのサスティンパルスＩＰ_Y又はＩＰ_Xの印加に応じて、点灯モードの状態に設定されている画素セルＰＣの表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起される。そのサスティン放電によって蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。更に、サスティンパルスＩＰ_Y又はＩＰ_Xの印加に応じて、奇数表示ラインに属する全ての画素セルＰＣの選択セルＣ２内では、壁電荷の量を減らす為の微弱な消去放電が生起される。消去放電により、上記リセット行程Ｒ_Oによって選択セルＣ２内に形成された電荷の内で余剰分となる一部の電荷が消去される。すなわち、後述する選択消去アドレス行程Ｗ_ORにおいて選択消去アドレス放電を確実に生起されるべく、その直前の段階で、選択セルＣ２内に残留している余剰分の電荷を削除するという、壁電荷量の調整を行うのである。

このように、サスティン行程Ｉ_P1では、点灯モード状態にある画素セルＰＣの表示セルＣ１内においてサスティン放電を生起させると共に、選択セルＣ２内に残留する余剰分の電荷を消去する為の消去放電を選択セルＣ２内で生起させるのである。

サスティン行程Ｉ_P1のサスティンパルスＩＰ_Y及びＩＰ_X各々の後縁部の電圧推移はその前縁部の急峻な電圧推移に比べて緩やかにされている。これにより、サスティンパルスＩＰ_Y及びＩＰ_X各々の後縁部の立ち上がりの際に選択セルＣ２内において誤放電が発生することが防止されている。

次の選択消去アドレス行程Ｗ_ORでは、第１行電極ドライバ５１０が、図７に示す如き、負極性のピーク電位−Ｖ２を有する走査ベースパルスＢＰ^-を偶数番目の行電極Ｘ₂、Ｘ₄、・・・・、Ｘ_n-2及びＸ_n、並びに奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に印加する。更に、この間、第１行電極ドライバ５１０は、この走査ベースパルスＢＰ^-のピーク電位（−Ｖ２）に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを、奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に順次、択一的に印加して行く。この間、列電極ドライバ５５は、各サブフィールド（ＳＦ２〜ＳＦ１５）に対応した画素駆動データビット群ＤＢ（ＤＢ２〜ＤＢ１５）における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、全表示ラインの内で奇数表示ラインに属する画素セルＰＣに対応した画素データパルスＤＰを、上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ₁〜Ｄ_mに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には選択消去アドレス放電が生起される。かかる選択消去アドレス放電に応じて、選択セルＣ２内の列電極Ｄ上には正極性の電荷、行電極Ｙには負極性の電荷が形成される。そして、かかる放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ及びＸには共に負極性の電荷が形成される。よって、この際、奇数番目の表示ラインに属する画素セルＰＣは消灯モードから点灯モードに遷移する。一方、奇数表示ラインに属する画素セルＰＣ各々の内で、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では、上記の如き選択消去アドレス放電は生起されない。よって、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣは、その直前までの状態（点灯モード又は消灯モード）を維持する。

このように、上記選択消去アドレス行程Ｗ_ORの実行により、奇数表示ラインに属する画素セルＰＣの各々が、画素データに応じて点灯モード及び消灯モードの内いずれか一方の状態に設定される。

選択消去アドレス行程Ｗ_ORの走査ベースパルスＢＰ^-の後縁部の電圧推移はその前縁部の急峻な電圧推移に比べて緩やかにされている。これにより、走査ベースパルスＢＰ^-の後縁部の立ち上がりの際に選択セルＣ２内において誤放電が発生することが防止されている。

次に、サブフィールドＳＦ２〜ＳＦ１５各々のリセット行程Ｒ_Eでは、第２行電極ドライバ５２０が、図７に示す如き、前縁部における電位が時間経過に比例して上昇して正極性のピーク電位に到る鋸歯状の波形を有するリセットパルスＣＲＰを、奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3、Ｘ_n-1、並びに偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2及びＹ_n各々に同時に印加する。かかるリセットパルスＣＲＰの印加に応じて、偶数表示ライン各々に属する全ての画素セルＰＣの選択セルＣ２内の行電極Ｙ及び列電極Ｄにおいて微弱なリセット放電が生起され、この選択セルＣ２内には所望量の壁電荷が再形成される。

上記リセット行程Ｒ_Eの直後のサスティン行程Ｉ_P2では、第２行電極ドライバ５２０が、負極性のサスティンパルスＩＰ_Xを奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3、Ｘ_n-1に、負極性のサスティンパルスＩＰ_Yを偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2及びＹ_nに同時に印加する。そのサスティンパルスＩＰ_Xが行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3、Ｘ_n-1に、サスティンパルスＩＰ_Yが偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2及びＹ_n各々に印加されている間に亘り、列電極ドライバ５５は、図７に示す如き正極性の一定電位を全ての列電極Ｄに印加する。かかるサスティンパルスＩＰ_X又はＩＰ_Yの印加に応じて、点灯モードの状態に設定されている画素セルＰＣの表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電によって蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。更に、そのサスティンパルスＩＰ_X又はＩＰ_Yの印加に応じて、偶数表示ラインに属する全ての画素セルＰＣの選択セルＣ２内では、壁電荷の量を減らす為の微弱な消去放電が生起される。かかる消去放電により、上記リセット行程Ｒ_Eによって選択セルＣ２内に形成された電荷の内で余剰分となる一部の電荷が消去される。すなわち、後述する選択消去アドレス行程Ｗ_ERにおいて選択消去アドレス放電を確実に生起されるべく、その直前の段階で、選択セルＣ２内に残留している余剰分の電荷を削除するという、壁電荷量の調整を行うのである。

このように、サスティン行程Ｉ_P2では、点灯モード状態にある画素セルＰＣの表示セルＣ１内においてサスティン放電を生起させると共に、選択セルＣ２内に残留する余剰分の電荷を消去する為の消去放電を選択セルＣ２内で生起させるのである。

サスティン行程Ｉ_P2においてもサスティンパルスＩＰ_Y及びＩＰ_X各々の後縁部の電圧推移はその前縁部の急峻な電圧推移に比べて緩やかにされている。これにより、サスティンパルスＩＰ_Y及びＩＰ_X各々の後縁部の立ち上がりの際に選択セルＣ２内において誤放電が発生することが防止されている。

次の選択消去アドレス行程Ｗ_ERでは、第２行電極ドライバ５２０が、図７に示す如き、負極性のピーク電位−Ｖ２を有する走査ベースパルスＢＰ^-を偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2及びＹ_n、並びに奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3及びＸ_n-1各々に印加する。更に、この間、第２行電極ドライバ５２０は、この走査ベースパルスＢＰ^-のピーク電位（−Ｖ２）に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを、偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2及びＹ_n各々に順次、択一的に印加して行く。この間、列電極ドライバ５５は、各サブフィールド（ＳＦ２〜ＳＦ１５）に対応した画素駆動データビット群ＤＢ（ＤＢ２〜ＤＢ１５）における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、全表示ラインの内で偶数表示ラインに属する画素セルＰＣに対応した画素データパルスＤＰを、上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ₁〜Ｄ_mに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には選択消去アドレス放電が生起される。かかる選択消去アドレス放電に応じて、選択セルＣ２内の列電極Ｄ上には正極性の電荷、行電極Ｙには負極性の電荷が形成される。そして、かかる放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ及びＸには共に負極性の電荷が形成される。よって、この際、奇数番目の表示ラインに属する画素セルＰＣは消灯モードから点灯モードに遷移する。一方、偶数表示ラインに属する画素セルＰＣ各々の内で、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では、上記の如き選択消去アドレス放電は生起されない。よって、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣは、その直前までの状態（点灯モード又は消灯モード）を維持する。

このように、上記選択消去アドレス行程Ｗ_ERの実行により、偶数表示ラインに属する画素セルＰＣの各々が、画素データに応じて点灯モード及び消灯モードの内いずれか一方の状態に設定される。

選択消去アドレス行程Ｗ_ERにおいても走査ベースパルスＢＰ^-の後縁部の電圧推移はその前縁部の急峻な電圧推移に比べて緩やかにされている。これにより、走査ベースパルスＢＰ^-の後縁部の立ち上がりの際に選択セルＣ２内において誤放電が発生することが防止されている。

サブフィールドＳＦ３以降において上記選択消去アドレス行程Ｗ_ORの終了直後に実施されるサスティン行程Ｉでは、第２行電極ドライバ５２０が、負極性のピーク電位を有するサスティンパルスＩＰ_Xを奇数番目の行電極Ｘ₁，Ｘ₃，Ｘ₅，・・・・，Ｘ_n-3，及びＸ_n-1に印加し、同時に負極性のピーク電位を有するサスティンパルスＩＰ_Yを偶数番目の行電極Ｙ₂，Ｙ₄，・・・・，Ｙ_n-2，及びＹ_n各々に印加する。次に、第１行電極ドライバ５１０が、負極性のピーク電位を有するサスティンパルスＩＰ_Yを奇数番目の行電極Ｙ₁，Ｙ₃，Ｙ₅，・・・・，Ｙ_n-3，及びＹ_n-1に印加し、同時に負極性のピーク電位を有するサスティンパルスＩＰ_Xを偶数番目の行電極Ｘ₂，Ｘ₄，・・・・，Ｘ_n-2，及びＸ_n各々に印加する。このサスティンパルスの印加が交互に繰り返される。サスティンパルスＩＰ_Y又はＩＰ_Xの印加に応じて、点灯モードの状態にある画素セルＰＣの表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起され、このサスティン放電に伴って蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。

かかるサスティン行程Ｉにおいても第２行電極ドライバ５２０によるサスティンパルスＩＰ_Y及びＩＰ_X各々の後縁部の電圧推移はその前縁部の急峻な電圧推移に比べて緩やかにされている。これにより、サスティンパルスＩＰ_Y及びＩＰ_X各々の後縁部の立ち上がりの際に選択セルＣ２内において誤放電が発生することが防止されている。

駆動制御回路５４は、図６及び図７に示される駆動を、図５に示す如き１６通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図５に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各画素セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この画素セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１５各々の内の１のサブフィールドの選択消去アドレス行程Ｗ_OR（又はＷ_ER）のみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、画素セルＰＣは消灯モードに設定される。つまり、各画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）のである。この際、１フィールド内において生起されたサスティン放電に伴う発光の総数に対応した輝度が視覚される。よって、図５に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。

ここで、図１に示されるプラズマディスプレイ装置においては、ＰＤＰ５０の各画素を担う画素セルＰＣを図２及び図３に示す如き表示セルＣ１及び選択セルＣ２にて構築するようにしている。そして、表示画像に関与するサスティン放電を表示セルＣ１内にて生起させる一方、表示画像には関与しない発光を伴うリセット放電及びアドレス放電を、主に選択セルＣ２内にて生起させるようにしている。この際、選択セルＣ２には、上述した如き各種放電に伴って放射される光が前面透明基板１０を通過して外部に漏れる量を低減させるべく、図３に示す如き黒色又は暗色層ＳＨＤ及び遮光導電層ＢＥが設けられている。すなわち、選択セルＣ２内で生起されたリセット放電及びアドレス放電に伴って放射される光の一部が黒色又は暗色層ＳＨＤ及び遮光導電層ＢＥによって遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。また、選択セルＣ２内には、その背面基板１３側に図３に示す如く２次電子放出材料層３０を設けている。２次電子放出材料層３０は、その形成面が陰極となる放電時に２次電子を放出するγ特性が良好となるものである。そこで、先頭のサブフィールドＳＦ１の選択書込アドレス行程Ｗ_Wでは、図７に示す如き正極性の走査パルスＳＰを行電極Ｙに印加すると同時に、０ボルトの画素データパルスＤＰを列電極Ｄに印加することにより、列電極Ｄを相対的に陰極側にして、アドレス放電を生起させるようにしている。これにより、選択セルＣ２内に形成されている２次電子放出材料層３０が陰極側となるので、この２次電子放出材料層３０から効果的に２次電子が放出されるようになり、選択セルＣ２内においてアドレス放電が確実に生起されるようになる。また、先頭のサブフィールドＳＦ１の一斉リセット行程Ｒでは、走査パルスＳＰが印加された行電極Ｙ以外の行電極Ｙと列電極Ｄとの間での誤ったアドレス放電を防止すべく、上記アドレス放電と同様に行電極及び列電極間でリセット放電を生起させるようにしている。行電極Ｙと列電極Ｄ間でリセット放電を生起させると、選択セルＣ２内の列電極Ｄには正極性の壁電荷、行電極Ｙには負極性の壁電荷が夫々形成される状態となる。このような壁電荷の形成状態において、正極性の走査パルスＳＰの印加により選択セルＣ２内にアドレス放電を生起させるには、この走査パルスＳＰを高電圧にする必要がある。換言すると、選択セルＣ２内の列電極Ｄに正極性の壁電荷、行電極Ｙに負極性の壁電荷が形成された状態では、列電極Ｄ及び行電極Ｙ間に比較的高い電圧が印加されない限り放電は生起されないので、誤放電が防止されるのである。

更に、サブフィールドＳＦ２〜ＳＦ１５各々において選択消去アドレス行程（Ｗ_OR、Ｗ_ER）を実施するにあたり、その直前の段階で、以下の如き一連の処理を実行するようにしている。

すなわち、先ず、リセット行程（Ｒ_O、Ｒ_E）において、図７に示す如き正極性のリセットパルスＣＲＰを印加することにより選択セルＣ２内で微弱なリセット放電を生起させ、時間経過と共に消失してしまった選択セルＣ２内の壁電荷を再形成させる。次に、サスティン行程（Ｉ_P1、Ｉ_P2）において、選択消去アドレス行程（Ｗ_OR、Ｗ_ER）の直前に印加される最終のサスティンパルスＩＰ_X又はＩＰ_Yによって、表示セルＣ１内でサスティン放電を生起させると共に壁電荷の量を減らすべき微弱な消去放電を選択セルＣ２内で生起させる。この際、かかる消去放電により、上記リセット行程（Ｒ_O、Ｒ_E）によって選択セルＣ２内に形成された電荷の内で余剰分となる一部の電荷が消去される。すなわち、選択消去アドレス行程Ｗ_OR又はＷ_ERにて選択消去アドレス放電を確実に生起させるべく、その直前の段階で、選択セルＣ２内に残留している余剰分の電荷を削除するという、壁電荷量の調整を行うのである。

よって、かかる駆動によれば、選択セルＣ２内に残留している電荷が表示セルＣ１内で生起されるサスティン放電によって干渉を受けても、選択消去アドレス行程（Ｗ_OR、Ｗ_ER）の直前には、各選択セルＣ２内には適切な量の壁電荷が再形成される。従って、各サブフィールドの選択消去アドレス行程（Ｗ_OR、Ｗ_ER）では、各画素セルＰＣを確実に画素データに応じた状態（点灯セル状態、又は消灯セル状態）に設定することが可能となる。

なお、上記した壁電荷調整パルスＣＰ、一斉書込パルスＡＰ、サスティンパルスＩＰ_X，ＩＰ_Y（例えば、一斉書込みパルスＡＰと同期して印加されるサスティンパルスＩＰ_X、消去アドレス期間の直前に印加されるサスティンパルスＩＰ_Y、リセットパルスＣＲＰの直前又は直後に印加されるサスティンパルスＩＰ_X，ＩＰ_Y、但し、例えば、サブフィールドＳＦ３のサスティン期間の一部のように繰り返し印加されるサスティンパルスＩＰ_X，ＩＰ_Yは除く）、及び走査ベースパルスＢＰ^-等の負極性の駆動パルスの後縁部の電圧推移は、図８(a)に示す如きランプ波形、及び図８(b)に示す如き時定数波形のいずれでも良い。また、全ての種類の負極性の駆動パルスでなく、少なくとも１の負極性の駆動パルスの後縁部の電圧推移をその前縁部の電圧推移に比して緩やかにするようにしても良い。

以上のように、本発明によれば、アドレス期間及び／又はサスティン期間に行電極に印加される負極性の駆動パルスの後縁部の電圧推移がその前縁部の電圧推移に比べて緩やかにされているので、その負極性の駆動パルスの後縁部の立ち上がりにおいて、選択セル内で列電極を陰極した誤放電が防止される。これにより、誤放電による表示セル内の壁電荷量の削減が無くなり、サスティン放電の安定性が確保されるので、良好な映像表示が可能となる。

本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。 図１に示されるＰＤＰ５０における表示電極形成部ＤＰＥの構造の一部を表示面側から眺めた平面図である。 図２に示されるＶ−Ｖ線上での断面を示す図である。 図２に示されるＷ−Ｗ線上での断面を示す図である。 画素データの変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。 図１に示されるプラズマディスプレイ装置における発光駆動シーケンスの一例を示す図である。 図６に示す発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスとその印加タイミングを示す図である。 負極性の駆動パルスの後縁部の電圧推移を示す波形図である。

符号の説明

５０ ＰＤＰ
５４ 駆動制御回路
５５ アドレスドライバ
５１０ 第１行電極ドライバ
５２０ 第２行電極ドライバ
Ｃ１ 表示セル
Ｃ２ 選択セル
ＤＰＥ 表示電極形成部
ＰＣ 画素セル

Claims (14)

1. 放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に表示ラインを構成する複数の行電極対及び行電極対を覆う誘電体層と、前記背面基板の内面に前記行電極対と交差して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交差部に、表示セルと前記前面基板側に遮光層が設けられた選択セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて、各々がアドレス期間とサスティン期間とを含む複数のサブフィールドからなる単位表示期間毎に駆動する表示パネルの駆動方法であって、
   前記アドレス期間及び／又はサスティン期間に前記行電極対を構成する行電極のうちの少なくとも一方に負極性の駆動パルスを印加する行程を含み、
   少なくとも１の前記負極性の駆動パルスは、その後縁部に前縁部に比して電圧が緩やかに推移する区間を含むことを特徴とする表示パネルの駆動方法。
2. 前記少なくとも１の負極性の駆動パルスは、前記サスティン期間に前記行電極対に印加される維持パルスであることを特徴とする請求項１記載の表示パネルの駆動方法。
3. 前記少なくとも１の負極性の駆動パルスは、前記アドレス期間に前記行電極対に印加される走査ベースパルスであることを特徴とする請求項１記載の表示パネルの駆動方法。
4. 前記単位表示期間内の先頭サブフィールドのアドレス期間において、前記列電極が相対的に負極性となるように前記行電極対を構成する一方の行電極に走査パルスを印加して前記選択セル内において選択的に順次書込アドレス動作を実行する行程と、
   前記順次書込アドレス動作が終了後、前記一方の行電極に前縁部が緩やかな電圧推移区間を有する負極性の壁電荷調整パルスを印加する行程と、を含み、
   前記少なくとも１の負極性の駆動パルスは、前記負極性の壁電荷調整パルスであることを特徴とする請求項１記載の表示パネルの駆動方法。
5. 前記壁電荷調整パルスの印加終了した後、前記列電極と前記行電極対を構成する一方の行電極との間に、負極性の一斉書込パルスを印加する行程を更に含み、
   前記少なくとも１の負極性の駆動パルスは、前記負極性の一斉書込パルスであることを特徴とする請求項４記載の表示パネルの駆動方法。
6. 前記単位表示期間の先頭サブフィールドのアドレス期間の直前に、列電極が相対的に負極性となるように前記行電極対を構成する一方の行電極と列電極との間にリセットパルスを印加して前記選択セル内でリセット放電を生ぜしめるリセット行程を更に備えることを特徴とする請求項４記載の表示パネルの駆動方法。
7. 前記単位表示期間内の先頭サブフィールドのアドレス期間における順次書込アドレス動作を実行する行程において、前記行電極対を構成する一方の行電極に正の走査ベースパルスに同極性の走査パルスが重畳された選択パルスを順次印加すると共に前記列電極に前記画素データに対応した画素データパルスを印加して選択的に書込みアドレス放電を生じせしめることを特徴とする請求項４記載の表示パネルの駆動方法。
8. 前記遮光層は前記選択セル内における前面基板側に形成されていることを特徴とする請求項１記載の表示パネルの駆動方法。
9. 前記選択セル内の背面基板側に２次電子放出層が形成されていることを特徴とする請求項１記載の表示パネルの駆動方法。
10. 前記第１放電セル及び第２放電セルの内、第１放電セル内にのみ蛍光体層が形成されていることを特徴とする請求項１記載の表示パネルの駆動方法。
11. 前記表示セルは、前記行電極対を構成する第１行電極と第２行電極とが放電空間内で第１放電間隙を介して対向する部分を含み、前記選択セルは、前記列電極と前記第１行電極とが放電空間内で第２放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示パネルの駆動方法。
12. 前記行電極対を構成する前記第１及び第２行電極は、それぞれ行方向に延びる本体部と前記単位発光領域毎に前記第１放電間隙を介して前記本体部から列方向に突出する突出部とを備え、
    前記第１放電セルは前記突出部が放電空間内で第１放電間隙を介して対向する部分を含み、前記第２放電セルは前記列電極と前記第１行電極の本体部とが放電空間内で第２放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示パネルの駆動方法。
13. 前記表示パネルは、隣接する単位発光領域の放電空間を行方向に区画する縦壁部と列方向に区画する横壁部とからなる隔壁と、単位発光領域内の前記表示セルの放電空間と前記選択セルの放電空間とを区画する仕切り壁とを備え、
    前記選択セルの放電空間は隣接する単位発光領域の放電空間と前記隔壁により閉じられており、前記単位発光領域内の表示セルの放電空間と選択セル内の放電空間とは連通していることを特徴とする請求項１記載の表示パネルの駆動方法。
14. 前記行方向に隣接する単位発光領域の表示セルの放電空間は連通していることを特徴とする請求項１記載の表示パネルの駆動方法。

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