KR20050025234A - 반도체 기억장치 - Google Patents

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KR20050025234A
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오사다켄이치
모니와마사히로
가모하라시로
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은, 2개의 선택 MOS 트랜지스터와 2개의 구동 MOS 트랜지스터로 구성되는 메모리셀을 가지는 SRAM에 있어서, 판독동작시에서의 메모리셀의 안정성을 높이는 것을 목적으로 한다.
판독동작시에서의 선택 워드선(WL)의 전압을 제어하는 것에 의해, 선택 워드선에 접속하는 메모리셀의 선택 MOS 트랜지스터의 게이트-소스간 전압의 크기를 전원전압보다도 낮게 한다.

Description

반도체 기억장치{Semiconductor memory device}
본 발명은 반도체 기억장치에 관한 것이다. 특히, 2개의 선택 MOS 트랜지스터와 2개의 구동 MOS 트랜지스터로 구성되는 메모리셀을 가지는 SRAM의 판독동작에 관한 것이다.
휴대기기에 탑재되는 메모리에는, 대용량, 소형, 저(低)대기전류인 것이 요구된다. SRAM의 대기전류는 DRAM에 비해 1자릿수 이상 작다는 특징이 있지만, 그 메모리셀의 면적은 크고, 소형화의 요구를 충족시키는 것이 곤란하다.
그래서, 4개의 MOS 트랜지스터로 구성되는 메모리셀을 SRAM에 적용함으로써, 대용량화, 소형화를 실현하는 것이 검토되고 있다. 그렇지만, 4개의 MOS 트랜지스터로 구성되는 메모리셀은, MOS 트랜지스터의 오프 전류로 데이터를 유지하지 않으면 안되기 때문에, 대기전류가 많게 되어 버린다는 문제가 있다.
이 문제를 해결하기 위한 종래 기술을 이하에 나타낸다.
미국특허 2003/0032250(일본특허공개 2000-124333호)에는, 2개의 PMOS 트랜지스터를 선택 MOS 트랜지스터, 2개의 NMOS 트랜지스터를 구동 MOS 트랜지스터로 하는 메모리셀을 가지는 SRAM에 있어서, 대기시에서의 메모리셀의 리크 전류를 저감하는 기술이 개시되어 있다.
미국특허 제6,212,124호(일본특허공개 2000-298986호)에는, 2개의 PMOS 트랜지스터를 선택 MOS 트랜지스터, 2개의 NMOS 트랜지스터를 구동 MOS 트랜지스터로 하는 메모리셀을 가지는 SRAM에 있어서, 비(非)선택셀의 워드선 전압을 제어함으로써, 메모리셀의 기억데이터의 유지와 저(低)리크화를 실현하는 회로 기술이 개시되어 있다.
미국특허 2002/51379(일본특허공개 2002-198444호)에는, 2개의 NMOS 트랜지스터를 선택 MOS 트랜지스터, 2개의 PMOS 트랜지스터를 구동 MOS 트랜지스터로 하는 메모리셀을 가지는 SRAM에 있어서, 판독동작시에서의 선택셀의 워드선 전압을 전원전압의 90%보다도 낮게 하는 것에 의해, 판독동작시의 안정성을 확보하는 기술이 개시되어 있다.
도 13에, PMOS 트랜지스터(MP1, MP2)를 선택 MOS 트랜지스터, NMOS 트랜지스터(MN1, MN2)를 구동 MOS 트랜지스터로 하는 메모리셀(MC)의 구성을 나타낸다. PMOS 트랜지스터(MP1, MP2)의 각각의 게이트는 워드선(WL)에 접속된다. PMOS 트랜지스터(MP1)의 소스는 비트선쌍(BT, BB)의 한쪽(BT)에 접속되고, 드레인은 NMOS 트랜지스터(MN1)의 드레인과 NMOS 트랜지스터(MN2)의 게이트에 접속되어, 한쪽의 기억노드(NL)를 구성한다. 또한, PMOS 트랜지스터(MP2)의 소스는 비트선쌍(BT, BB)의 다른쪽(BB)에 접속되고, 드레인은 NMOS 트랜지스터(MN2)의 드레인과 NMOS 트랜지스터(MN1)의 게이트에 접속되어, 다른쪽의 기억노드(NR)를 구성한다. NMOS 트랜지스터(MN1, MN2)의 각각의 소스는, 예를 들면 0V의 접지전압(VSS)에 접속되어 있다. 메모리셀(MC)의 기억노드쌍(NL, NR)중, 한쪽을 H(High) 레벨로, 다른쪽을 L(Low) 레벨로 유지함으로써, 1비트의 데이터가 유지된다.
다음에, 도 13에 나타내는 메모리셀(MC)의 데이터 유지방법을 설명한다.이때, 기억노드(NL)는 H 레벨, 기억노드(NR)는 L 레벨인 것으로 가정한다. 메모리셀(MC)은, PMOS 트랜지스터(MP1)의 OFF시에서의 리크 전류 IOFF(P)를 이용해서 H 레벨로 되어 있는 기억노드(NL)의 전하를 유지한다. 즉, 대기시(정보유지시)에는, 워드선(WL) 및 비트선쌍(BT, BB)의 각각에 전원전압(VDD)(〉VSS)이 공급된다. 이것에 의해, PMOS 트랜지스터(MP1, MP2)는 OFF 상태가 되며, OFF 상태의 PMOS 트랜지스터(MP1, MP2)의 각각의 드레인에 비트선쌍(BT, BB)을 통해서 전원전압(VDD)이 공급된다. 이때, PMOS 트랜지스터(MP1)의 리크 전류 IOFF(P)를 OFF 상태에 있는 NMOS 트랜지스터(MN1)의 리크 전류 IOFF(N)와 ON 상태에 있는 NMOS 트랜지스터(MN2)의 리크 전류 IG(N)과의 합계보다도 크게 하는 것에 의해, PMOS 트랜지스터(MP1)를 통해서 비트선(BT)dm로부터 기억노드(NL)에 전류(리크 전류 IOFF(P))가 공급되어, H 레벨(VDD)이 유지된다. 또한, 기억노드(NL)에 게이트가 전기적으로 접속된 NMOS 트랜지스터(MN2)가 ON 상태로 유지되어, 기억노드(NR)는 L 레벨(VSS)로 유지된다. 이렇게하여, 대기시(정보유지시)에 전하가 유지되어, 1비트의 데이터가 유지된다.
이상과 같이, 메모리셀(MC)에서 데이터를 유지하기 위해서는, MOS 트랜지스터의 문턱치 변동이 있더라도, PMOS 트랜지스터(MP1, MP2)의 리크 전류 IOFF(P)는, NMOS 트랜지스터(MN1, MN2)의 리크 전류 IOFF(N)와 리크 전류 IG(N)와의 합계보다도 클 필요가 있다. 또한, PMOS 트랜지스터(MP1, MP2)의 리크 전류 IOFF(P)는 작은 것이 바람직하다. 왜냐하면, 리크 전류 IOFF(P)의 크기에 따라, 데이터 유지전류가 결정되기 때문이다.
리크 전류 IOFF(P)를 저감하는 방법으로서, 특허문헌 1에는, NMOS 트랜지스터(MN1, MN2)의 게이트 산화막을 PMOS 트랜지스터(MP1, MP2)의 게이트 산화막보다도 두껍게 하는 방법이 나타나 있다. 그렇지만, 이 방법에는 이하에 나타내는 문제가 있다.
미세화에 따라, MOS 트랜지스터의 게이트 터널전류가 증가한다. 이 때문에, 미세화에 따라, NMOS 트랜지스터(MN1, MN2)의 게이트 산화막과 PMOS 트랜지스터(MP1, MP2)의 게이트 산화막의 두께의 비율을 크게 할 필요가 있다. 이 결과, NMOS 트랜지스터(MN1, MN2)의 전류 구동능력과 PMOS 트랜지스터(MP1, MP2)의 전류 구동능력의 비율(이하, 셀비라고 부른다)이 작아져버린다.
더욱이, 미세화에 따라, 가공 편차의 증가, 채널 불순물농도의 요동, 등에 의해 MOS 트랜지스터의 문턱치 편차가 증가한다. 따라서, 데이터 유지전류를 작게 억제하기 위해서는, NMOS 트랜지스터(MN1, MN2)의 문턱치를 높게 해서, PMOS 트랜지스터(MP1, MP2)의 리크 전류 IOFF(P)와의 차이를 크게 할 필요가 있다. 이 결과, 더욱 셀비가 작아져버린다.
도 14는, 판독동작시에서의 기억노드의 전압과 셀비의 관계를 시뮬레이션한 결과를 나타내고 있다. 여기에서, 기억노드(NR)에 L 레벨을 유지하고 있는 것으로가정해서 시뮬레이션을 행하고 있다. 도 14로부터 알 수 있는 바와 같이, 셀비가 작아지게 되면 될수록, 기억노드(NR)의 전압이 상승해 가는 것을 안다. 이것에 의해, 구동 MOS 트랜지스터(MN1)가 기억노드(NR)의 전압에 따른 전류를 흘리게 된다. 이 결과, 2개의 구동 MOS 트랜지스터(MN1, MN2)가 전류를 흘리게 되어, 소비 전력이 증가하거나, 판독 전류가 감소하거나 한다. 또한, 최악의 경우, 기억데이터가 파괴되는 경우도 있다.
데이터 유지전류가 문제가 되지 않는 경우에는, PMOS 트랜지스터(MP1, MP2)에 흐르는 리크 전류 IOFF(P)를 증가시키는 방법도 생각할 수 있다. 그러나, IOFF(P)를 크게 하면, 다음과 같은 문제가 생긴다. 미국특허 제6,259,623(일본특허공개 2001-6370)에 기재되어 있는 바와 같이, 데이터 판독시에 비선택 메모리셀(MC)에 흐르는 리크 전류 IOFF(P)에 의해, 선택 메모리셀(MC)에 흐르는 판독전류가 감소해버린다. 최악의 경우, 데이터가 판독되지 않는 경우도 있다. 이 문제는, 미국특허 제6,259,623(일본특허공개 2001-6370)에 나타나 있는 바와 같이, 비트선쌍(BT, BB)에 접속하는 메모리셀(MC)수를 저감하는 것으로 해결할 수 있다. 그러나, 비트선쌍(BT, BB)에 접속하는 메모리셀(MC)수를 절감한 것에 의해, 칩 면적이 증가해버려, 메모리셀(MC)을 4트랜지스터 구성으로 한 것에 의한 칩 면적삭감 효과가 손상되어버린다.
본 발명의 목적은, 판독동작시에서의 메모리셀(MC)의 안정성을 향상시키는 것이다. 본 목적이 달성되면, NMOS 트랜지스터(MN1, MN2)의 게이트 산화막을 두껍게, 문턱치를 높게 할 수 있어, 메모리셀(MC)의 데이터 유지전류의 저감과 판독동작시에서의 안정성 확보를 동시에 실현할 수 있다.
본원에 있어서 개시되는 발명중, 대표적인 것의 개요에 대해서 간단히 설명하면, 다음과 같다.
본 발명의 반도체 기억장치는, 열방향으로 배열 설치된 워드선과, 행방향으로 배열 설치된 쌍을 이루는 비트선쌍과, 상기 비트선쌍의 한쪽에 소스가 접속된 제1 도전형을 가지는 제1 트랜지스터와, 상기 비트선쌍의 다른쪽에 소스가 접속된 제1 도전형을 가지는 제2 트랜지스터와, 상기 제1 트랜지스터의 드레인에 접속된 드레인, 상기 제2 트랜지스터의 드레인에 접속된 게이트 및 접지선에 접속된 소스로 구성되며, 상기 제1 도전형보다 큰 캐리어 이동도를 가지는 제2 도전형으로 이루어지는 제3 트랜지스터와, 상기 제2 트랜지스터의 드레인에 접속된 드레인, 상기 제1 트랜지스터의 드레인에 접속된 게이트 및 접지선에 접속된 소스로 이루어지고, 상기 제2 도전형을 가지는 제4 트랜지스터를 구비한 메모리셀을 복수 가지는 반도체 기억장치에 있어서, 선택된 워드선에 접속된 메모리셀의 제1 트랜지스터와 제2 트랜지스터의 판독동작시에서의 게이트-소스간 전압의 크기를, 선택 워드선에 접속하는 메모리셀의 제1 트랜지스터와 제2 트랜지스터의 기록동작시에서의 게이트-소스간 전압의 크기보다도 작게 설정하는 것을 특징으로 한다.
또, 미국특허 제6,212,124호에는, 메모리셀(MC)의 워드선(WL)의 전압을 제어하는 회로 기술이 나타나 있다. 그러나, 미국특허 제6,212,124호에서는 비선택 워드선(WL)의 전압을 제어하는 것에 대해, 본 발명에서는 선택 워드선의 전압을 제어하므로, 다른 기술이다.
또한, 미국특허 2002/51379에는, 판독동작시의 선택 워드선(WL)의 전압을 전원전압의 90%보다도 낮게 하는 기술이 나타나 있다. 그러나, 미국특허 2002/51379의 메모리셀(MC)은 선택 MOS 트랜지스터가 NMOS 트랜지스터, 구동 MOS가 PMOS 트랜지스터인 것에 대해, 본 발명의 메모리셀(MC)은 선택 MOS 트랜지스터가 PMOS 트랜지스터, 구동 MOS 트랜지스터가 NMOS 트랜지스터로 구성되기 때문에, 다른 기술이다.
이하, 본 발명의 실시형태를 도면에 근거해서 상세하게 설명한다. 또, 실시형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 가지는 회로에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
<실시예1>
도 1에 본 발명을 적용한 SRAM의 일실시예를 나타낸다. 도 1에 나타내는 SRAM은, 메모리 어레이(MA), 디코더 회로(DEC), 프리차지 이퀄라이즈 회로(PE), Y 스위치회로(YS), 센스 앰프회로(SA), 기록 앰프회로(WA), 제어회로(CONT)로 구성된다.
메모리 어레이(MA)는, 복수의 비트선쌍(BT, BB) ((BT0, BB0), (BT1, BB1), …)과, 복수의 워드선(WL)(WL0, WL1, …)과의 교점에 배치된 복수의 메모리셀(MC)로 구성된다.
메모리셀(MC)은, PMOS 트랜지스터(MP1, MP2)와 NMOS 트랜지스터(MN1, MN2)로 구성된다. PMOS 트랜지스터(MP1, MP2)의 각각의 게이트는 워드선(WL)(WL0, WL1, …)에 접속된다. PMOS 트랜지스터(MP1)의 소스는 비트선(BT)(BT0, BT1, …)에 접속되고, 드레인은 NMOS 트랜지스터(MN1)의 드레인과 NMOS 트랜지스터(MN2)의 게이트에 접속되어, 한쪽의 기억노드(NL)를 구성한다. 또한, PMOS 트랜지스터(MP2)의 소스는 비트선(BB)(BB0, BB1, …)에 접속되고, 드레인은 NMOS 트랜지스터(MN2)의 드레인과 NMOS 트랜지스터(MN1)의 게이트에 접속되어, 다른쪽의 기억노드(NR)를 구성한다. NMOS 트랜지스터(MN1, MN2)의 각각의 소스는 접지전압(VSS)에 접속된다.
디코더(DEC)는, 어드레스 신호에 의해 복수의 워드선(WL)으로부터 1개의 워드선을 선택하는 회로이며, 어드레스 디코더, 워드 드라이버(WD)로 구성된다.
본 실시예에서의 워드 드라이버(WD)의 구성예를 도 2에 나타낸다. 워드 드라이버(WD)는, PMOS 트랜지스터(MP51)와 NMOS 트랜지스터(MN51)로 구성된다. PMOS 트랜지스터(MP51)의 소스는 전원전압(VDD)에, 드레인은 워드선에, 각각 접속된다. 한편, NMOS 트랜지스터(MN51)의 소스는 전원전압(VDD)과 접지전압(VSS)의 중간전압(VSSW)에, 드레인은 워드선에, 각각 접속된다. PMOS 트랜지스터(MP51)와 NMOS 트랜지스터(MN51)의 게이트에는, 어드레스 디코더 출력(ADO)이 입력된다. 워드 드라이버(WD)의 출력은, 어드레스 디코더 출력(ADO)이, H 레벨인 경우는 VSSW, L 레벨인 경우는 전원전압(VDD)이 된다. 따라서, 선택 워드선(WL)의 전압은 중간전압(VSSW), 비선택 워드선(WL)의 전압은 전원전압(VDD)이 된다.
프리차지 이퀄라이즈 회로(PE)는, 비트선쌍(BT, BB)을 프리차지, 이퀄라이즈하는 회로이며, PMOS 트랜지스터(MP11, MP12, MP13)로 구성된다. 프리차지 이퀄라이즈 회로(PE)는 프리차지 이퀄라이즈 회로 제어신호(PEC)에 의해 제어된다.
Y 스위치회로(YS)는, 비트선쌍(BT, BB)과 센스 앰프회로(SA)를 연결하는 PMOS 트랜지스터(MP21, MP22)와, 비트선쌍(BT, BB)과 기록 앰프회로(WA)를 연결하는 NMOS 트랜지스터(MN21, MN22)로 구성된다. Y 스위치회로(YS)는 2개의 Y 스위치회로 제어신호(YSR)와 YSW에 의해 제어된다.
센스 앰프회로(SA)는, 데이터 판독시에 비트선쌍(BT, BB)에 발생하는 미소 전압차이를 증폭하기 위한 회로이며, 미소 전압차이를 증폭하는 래치형 센스 앰프회로와 증폭한 데이터를 전송하는 인버터 회로(INV31, INV32)로 구성된다. 래치형 센스 앰프회로는, PMOS 트랜지스터(MP31, MP32)와 NMOS 트랜지스터(MN31, MN32)로 구성되는 래치와 센스앰프의 동작 상태를 전환하는 NMOS 트랜지스터(MN33)로 구성된다. 센스 앰프회로(SA)는, 센스 앰프회로 제어신호(SAC)에 의해 제어된다.
기록 앰프회로(WA)는, 기록 데이터(DIN)(DIN0, DIN1, …)를 비트선쌍(BT, BB)에 공급하는 회로이며, 인버터 회로(INV41, INV42)로 구성된다.
제어회로(CONT)는, 프리차지 이퀄라이즈 회로(PE), Y 스위치회로(YS), 센스 앰프회로(SA)를 제어하는 제어신호(PEC, YSR, YSW, SAC)를 발생하는 회로이다.
다음에, 도 3의 동작 파형을 이용해 본 실시예에서의 SRAM의 동작을 설명한다. 판독동작(READ)도 기록동작(WRITE)도 행하고 있지 않은 경우(NOP)는, 프리차지 이퀄라이즈 회로 제어신호(PEC)는 L 레벨, Y 스위치회로 제어신호(YSR)는 H 레벨, YSW는 L 레벨, 센스 앰프회로 제어신호(SAC)는 L 레벨로 되어 있다.
판독동작(READ)은 다음과 같이 행해진다. 어드레스 신호 혹은 클록이 입력되면, 디코더(DEC)에 의해 어드레스 신호가 디코드 되어, 1개의 워드선(WL)이 선택된다. 동시에 프리차지 이퀄라이즈 회로 제어신호(PEC)는 L 레벨로부터 H 레벨로, Y 스위치회로 제어신호(YSR)는 H 레벨로부터 L 레벨로, 각각 천이한다. 이것에 의해, 비트선쌍(BT, BB)과 센스 앰프회로(SA)가 접속되어, 비트선쌍(BT, BB)에 미소 전압차이가 발생한다. 센스 앰프회로 제어신호(SAC)가 L 레벨로부터 H 레벨로 천이하면 센스 앰프회로(SA)가 활성화하고, 비트선쌍(BT, BB)에 발생한 미소 전압차이가 증폭되어, 판독된 데이터가 외부출력(DOUT)(DOUT0, DOUT1, …)에 나타난다.
한편, 기록동작(WRITE)은 다음과 같이 행해진다. 어드레스 신호 혹은 클록이 입력되면, 디코더(DEC)에 의해 어드레스 신호가 디코드 되어, 1개의 워드선(WL)이 선택된다. 동시에 프리차지 이퀄라이즈 회로 제어신호(PEC)는 L 레벨로부터 H 레벨로, Y 스위치회로 제어신호(YSW)는 L 레벨로부터 H 레벨로, 각각 천이한다. 이것에 의해, 비트선쌍(BT, BB)과 기록 앰프회로(WA)가 접속되어, 외부 입력데이터 (DIN)(DIN0, DIN1,…)가 기록 앰프회로(WA)를 통해서, 비트선쌍(BT, BB)에 입력된다. 비트선쌍(BT, BB)에 입력된 데이터가 선택된 워드선(WL)에 접속하는 메모리셀(MC)에 기록된다.
다음에, 본 실시예에 의해 판독동작(READ)시에, 메모리셀(MC)의 안정성이 증가하는 이유를 설명한다. 판독동작(READ)시의 선택 워드선(WL)의 전압은, 워드 드라이버(WD)에 의해 접지전압(VSS)과 전원전압(VDD)의 중간전압(VSSW)으로 제어된다. 선택 워드선(WL)에 접속하는 메모리셀(MC)의 PMOS 트랜지스터(MP1과 MP2)의 게이트-소스간 전압의 크기는, 워드선(WL)과 비트선(BT, BB)간의 전압차이로 결정되기 때문에, |VSSＷ-VDD|이 된다. 이 결과, PMOS 트랜지스터(MP1, MP2)의 전류 구동능력은, 게이트-소스간 전압의 크기가 |VSS-VDD|의 때보다도 저감한다. 이 결과, 셀비가 커지므로, 메모리셀(MC)의 안정성이 향상한다.
이상 설명해 온, 중간전압(VSSW)은, SRAM의 전원전압(VDD) 혹은 입출력 회로용의 전원전압(VCC)을 강압회로에 의해 강압함으로써 생성할 수 있다. 강압회로로서는, 일본특허공개 평3-174612에 기재되어 있는 회로 등을 이용할 수 있다. 또한, 도 4에 나타내는 바와 같이, NMOS 트랜지스터(MN51)의 소스와 접지전압(VSS)의 사이에 저항(R51)을 직렬에 접속함으로써 중간전압(VSSW)을 얻을 수도 있다.
본 실시예에 의해, 판독동작(READ)시에서의 메모리셀(MC)의 안정성을 향상할 수 있다.
<실시예2>
실시예 1보다도 데이터 기록을 고속화할 수 있는 다른 실시예를 나타낸다. 본 실시예에서의 SRAM의 구성은 도 1과 같기 때문에, 다른 부분만 설명한다.
도 5에 본 실시예에서의 워드 드라이버(WD)의 구성예를 나타낸다. 워드 드라이버(WD)는, PMOS 트랜지스터(MP61)와, NMOS 트랜지스터(MN61, MN62, MN63)와, 인버터 회로(INV61)로 구성된다. PMOS 트랜지스터(MP61)의 소스는 전원전압(VDD)에, 드레인은 워드선에, 각각 접속된다. NMOS 트랜지스터(MN61)의 소스는 노드(N0)에, 드레인은 워드선에, 각각 접속된다. PMOS 트랜지스터(MP61)와 NMOS 트랜지스터(MN61)의 게이트에는, 어드레스 디코더 출력(ADO)이 입력된다. NMOS 트랜지스터(MN62)의 소스는 접지전압(VSS)과 전원전압(VDD)의 중간전압(VSSW)에, 드레인은 노드(N0)에, 각각 접속되며, 게이트에는 소스전압 제어신호(SVC)가 입력된다. NMOS 트랜지스터(MN63)의 소스는 접지전압(VSS)에, 드레인은 노드(N0)에, 각각 접속되며, 게이트에는 소스전압 제어신호(SVC)의 반전 신호가 입력된다. 소스전압 제어신호(SVC)의 반전 신호는, 인버터 회로(INV61)에서 소스전압 제어신호(SVC)를 반전하는 것으로 얻을 수 있다.
본 실시예에서의 워드 드라이버(WD)는, PMOS 트랜지스터(MP61)와, NMOS 트랜지스터(MN61)로 구성되는 인버터 회로와, NMOS 트랜지스터(MN61)의 소스 전압을 제어하는 NMOS 트랜지스터(MN62, MN63)와 인버터 회로(61)로 구성되어 있는 것으로 간주할 수 있다. 따라서, 워드 드라이버(WD)를 인버터 회로로 구성하고, 소스 전압을 제어하는 회로를 복수의 워드 드라이버(WD)에서 공유하면, 면적을 저감할 수 있다.
선택 워드선(WL)에 접속하는 워드 드라이버(WD)의 소스전압 제어신호(SVC)는, 판독동작(READ)시는 H 레벨로, 기록동작(WRITE)시는 L 레벨로, 각각 제어된다.따라서, 선택 워드선(WL)의 전압은, 판독동작(READ)시는 중간전압(VSSW), 기록동작(WRITE)시는 접지전압(VSS)이 된다. 한편, 비선택 워드선(WL)의 전압은 중간전압(VDD)이다.
비선택 워드선(WL)에 접속하는 워드 드라이버(WD)의 소스전압 제어신호(SVC)의 레벨은 특별히 규정하지 않지만, H 레벨이 바람직하다. 왜냐하면, H 레벨로 했을 경우, 워드 드라이버(WD)에 인가되는 전압이 감소되기 때문에, 워드 드라이버(WD)에 흐르는 리크 전류를 저감할 수 있기 때문이다.
다음에, 도 6의 동작 파형을 이용해 본 실시예에서의 SRAM의 동작을 설명한다. 판독동작(READ)도 기록동작(WRITE)도 행하고 있지 않은 경우(NOP)는, 소스전압 제어신호(SVC)는 H 레벨, 프리차지 이퀄라이즈 회로 제어신호(PEC)는 L 레벨, Y 스위치회로 제어신호(YSR)는 H 레벨, YSW는 L 레벨, 센스 앰프회로 제어신호(SAC)는 L 레벨로 되어 있다.
판독동작(READ)은 다음과 같이 행해진다. 어드레스 신호 혹은 클록이 입력되면, 디코더(DEC)에 의해 어드레스 신호가 디코드 되어, 1개의 워드선(WL)이 선택된다. 판독동작(READ)시에서의 소스전압 제어신호(SVC)는 H 레벨이므로, 선택 워드선(WL)의 전압은 중간전압(VSSW)이 된다. 워드선(WL)이 선택되는 것과 동시에 프리차지 이퀄라이즈 회로 제어신호(PEC)는 L 레벨로부터 H 레벨로, Y 스위치회로 제어신호(YSR)는 H 레벨로부터 L 레벨로, 각각 천이한다. 이것에 의해, 비트선쌍(BT, BB)과 센스 앰프회로(SA)가 접속되어, 비트선쌍(BT, BB)에 미소 전압차이가 발생한다. 센스 앰프회로 제어신호(SAC)가 L 레벨로부터 H 레벨로 천이하면 센스 앰프회로(SA)가 활성화하고, 비트선쌍(BT, BB)에 발생한 미소 전압차이가 증폭되어, 판독된 데이터가 외부출력(DOUT)(DOUT0, DOUT1, …)에 나타난다.
한편, 기록동작(WRITE)은 다음과 같이 행해진다. 어드레스 신호 혹은 클록이 입력되면, 디코더(DEC)에 의해 어드레스 신호가 디코드 되어, 1개의 워드선(WL)이 선택된다. 동시에 소스전압 제어신호(SVC)는 H 레벨로부터 L 레벨로, 프리차지 이퀄라이즈 회로 제어신호(PEC)는 L 레벨로부터 H 레벨로, Y 스위치회로 제어신호(YSW)는 L 레벨로부터 H 레벨로, 각각 천이한다. 이것에 의해, 선택 워드선(WL)의 전압은 접지전압(VSS)이 된다. 또한, 비트선쌍(BT, BB)과 기록 앰프회로(WA)가 접속되어, 외부 입력데이터(DIN)(DIN0, DIN1,…)가 기록 앰프회로(WA)를 통해서, 비트선쌍(BT, BB)에 입력된다. 비트선쌍(BT, BB)에 입력된 데이터가 선택된 워드선(WL)에 접속하는 메모리셀(MC)에 기록된다. 기록동작(WRITE) 종료 후에는 소스전압 제어신호(SVC)는 H 레벨로 되돌려진다.
다음에, 본 실시예에 의해 데이터 기록을 고속화할 수 있는 이유를 설명한다.
기록동작(WRITE)시는, 선택 워드선(WL)의 전압은 VSS로 제어되기 때문에, 선택 워드선(WL)에 접속하는 메모리셀(MC)의 PMOS 트랜지스터(MP1과 MP2)의 게이트-소스간 전압의 크기는 |VSS-VDD|이 된다. 이 결과, PMOS 트랜지스터(MP1, MP2)의 전류 구동능력은, 게이트-소스간 전압의 크기가 |VSSＷ-VDD|인 경우보다도 증가하기 때문에, 기록 시간이 짧아진다.
한편, 판독동작(READ)시는, 선택 워드선(WL)의 전압은 중간전압(VSSW)으로 제어되기 때문에, 실시예 1에서 설명한 이유에 의해, 메모리셀(MC)의 안정성이 향상한다.
본 실시예에 의해, 기록동작(WRITE)을 실시예 1보다도 빠르게 할 수 있다.
<실시예3>
실시예 1, 실시예 2에 나타낸 메모리셀(MC)을 구성하는 PMOS 트랜지스터(MP1, MP2)를 반도체 기판상에 적층 가능한 종형 MOS 트랜지스터로 구성한 경우의 레이아웃 예를, 도 7, 도 8에 각각 나타낸다. 10, 15는 배선층, 11, 13, 17, 18은 콘택트 홀, 12, 16은 게이트 전극, 14는 활성영역이다. 배선층의 재료로서는, 일반적으로 Al이나 Cu 등의 금속이 이용되지만, 폴리실리콘을 이용해도 된다. 9는 10과 같은 층이지만, NMOS 트랜지스터(MN1, MN2)의 드레인과 종형 MOS 트랜지스터의 드레인을 접속하는 플러그로서 이용되고 있다. VBN은 p형웰 전압이다.
도 7, 도 8중 Ａ-A’선 및 B-B’선에 따른 단면도를, 도 9, 도 10에 각각 나타낸다. 19는 하부 반도체층, 20은 중간 반도체층, 21은 상부 반도체층, 22는 게이트 절연막, 23은 소자 분리영역, 24는 ｐ형웰, 25는 p+형 반도체영역, 26, 27, 28은 플러그, 29은 n+형 반도체영역(소스, 드레인), 30은 n-형 반도체영역이다.
종형 MOS 트랜지스터는, 하부 반도체층(19)(드레인), 중간 반도체층(20), 상부 반도체층(21)(소스)을 적층한 사각(四角) 기둥모양(柱狀)(혹은 원주 모양)의 적층체(SV)와, 이 적층체(SV)의 측벽에 게이트 절연막(22)을 통해서 생성된 게이트 전극(16)으로 구성된다. PMOS 트랜지스터(MP1, MP2)를 종형 MOS 트랜지스터로 구성한 것, 이 결과, 웰분리 영역이 불필요하게 된 것에 의해, 메모리셀(MC)을 구성하는 모든 MOS 트랜지스터를 반도체 기판상에 형성했을 경우와 비교하여, 메모리셀(MC)을 소형화할 수 있다.
또한, PMOS 트랜지스터(MP1, MP2)를 박막 트랜지스터(TFT)로 구성하고, NMOS 트랜지스터(MN1,MN2)상에 적층해도, 같은 효과를 얻을 수 있다.
<실시예4>
판독동작(READ)시에서의 메모리셀(MC)의 안정성을 향상하는 다른 실시예를 나타낸다. 단, 실시예 1과 다른 부분만 설명한다.
도 11에 본 실시예에서의 메모리셀(MC)의 구성을 나타낸다. 메모리셀(MC)은, PMOS 트랜지스터(MP1, MP2)와 NMOS 트랜지스터(MN1, MN2)와 저항(R1, R2)으로 구성된다. PMOS 트랜지스터(MP1, MP2)의 각각의 게이트는 워드선(WL)에 접속된다. MP1의 소스는 비트선쌍(BT, BB)의 한쪽(BT)에, 드레인은 노드(N1)에, 각각 접속된다. MP2의 소스는 비트선쌍(BT, BB)의 한쪽(BB)에, 드레인은 노드(N2)에, 각각 접속된다. MN1의 게이트는 노드(NR)에, 드레인은 노드(NL)에, 소스는 접지전압(VSS)에, 각각 접속된다. MN2의 게이트는 노드(NL)에, 드레인은 노드(NR)에, 소스는 접지전압(VSS)에, 각각 접속된다. 저항(R1)은 노드(N1)와 노드(NL)에 접속되고, 저항(R2)은 노드(N2)와 노드(NR)에 접속된다. 본 실시예에서의 메모리셀(MC)에서는, 노드 쌍(NL, NR)이 기억노드를 구성하고, 한쪽을 H(High) 레벨로, 다른쪽을 L(Low) 레벨로 유지하는 것으로, 1비트의 데이터가 기억된다.
한편, PMOS 트랜지스터(MP1, MP2)로서, 기판상에 형성되는 MOS 트랜지스터뿐만아니라, 실시예 3에 나타낸, 종형 MOS 트랜지스터나 박막 트랜지스터(TFT)를 이용할 수 있다.
도 12에 본 실시예에서의 워드 드라이버(WD)의 구성예를 나타낸다. 워드 드라이버(WD)는, PMOS 트랜지스터(MP71)와 NMOS 트랜지스터(MN71)로 구성된다. PMOS 트랜지스터(MP71)의 소스는 전원전압(VDD)에, 드레인은 워드선에, 각각 접속된다.한편, NMOS 트랜지스터(MN71)의 소스는 접지전압(VSS)에, 드레인은 워드선에, 각각 접속된다. PMOS 트랜지스터(MP71)와 NMOS 트랜지스터(MN71)의 게이트에는, 어드레스 디코더 출력(ADO)이 입력된다. 워드 드라이버(WD)의 출력은, 어드레스 디코더 출력(ADO)이, H 레벨인 경우는 접지전압(VSS), L 레벨인 경우는 전원전압(VDD)이 된다. 따라서, 선택 워드선(WL)의 전압은 VSS, 비선택 워드선(WL)의 전압은 전원전압(VDD)이 된다.
다음에, 본 실시예의 효과를 설명한다. 판독동작(READ)시는, 선택 워드선(WL)의 전압은 접지전압(VSS)으로 제어되기 때문에, 선택 워드선(WL)에 접속하는 메모리셀(MC)의 PMOS 트랜지스터(MP1과 MP2)의 게이트-소스간 전압의 크기는 |VSS-VDD|이 된다. 이 때문에, 지금까지 설명해 온 실시예보다도 PMOS 트랜지스터(MP1과 MP2)의 전류 구동능력은 커진다. 그런데, 저항(R1, R2)에 의해, 기억노드(NL, NR)에 흐르는 전류가 저감되기 때문에, 저항(R1, R2)을 조정하는 것으로, 셀비를 크게 할 수 있다. 따라서, PMOS 트랜지스터(MP1, MP2)의 전류 구동능력이 높은 경우라도, 메모리셀(MC)의 안정성이 향상한다.
본 실시예에 의해, 판독동작(READ)시에서의 메모리셀(MC)의 안정성을 향상할 수 있다.
또, 본실시예에서는, 저항을 기억노드측에 삽입했지만, 비트선측에 삽입해도 같은 효과를 얻을 수 있다.
저항을 삽입하는 방법은, 2개의 PMOS 트랜지스터를 구동 MOS 트랜지스터, 2개의 NMOS 트랜지스터를 선택 MOS 트랜지스터로 하는 메모리셀을 가지는 SRAM에서도 유효하다.
또한, 실시예 1과 2 기재의 워드 드라이버(WD)와, 본 실시예 기재의 메모리셀(MC)을 조합시키면, 판독동작(READ)시에서의 메모리셀(MC)의 안정성을 더욱 향상할 수 있다.
본 발명에 따르면, 2개의 선택 MOS 트랜지스터와 2개의 구동 MOS 트랜지스터로 구성되는 메모리셀을 가지는 SRAM에 있어서, 판독동작시에서의 메모리셀의 안정성을 높일 수 있다.
도 1은 실시예 1에서의 SRAM의 회로도이다.
도 2는 실시예 1에서의 워드 드라이버의 회로도이다.
도 3은 실시예 1에서의 SRAM의 동작 파형이다.
도 4는 실시예 1에서의 워드 드라이버의 회로도이다.
도 5는 실시예 2에서의 워드 드라이버의 회로도이다.
도 6은 실시예 2에서의 SRAM의 동작 파형이다.
도 7은 실시예 3에서의 메모리셀의 레이아웃도이다.
도 8은 실시예 3에서의 메모리셀의 레이아웃도이다.
도 9는 실시예 3에서의 메모리셀의 레이아웃도이다.
도 10은 실시예 3에서의 메모리셀의 레이아웃도이다.
도 11은 실시예 4에서의 메모리셀의 구성을 나타내는 도면이다.
도 12는 실시예 4에서의 워드 드라이버의 회로도이다.
도 13은 메모리셀(MC)의 구성을 나타내는 도면이다.
도 14는 판독동작시에서의 메모리셀(MC)의 동작 파형이다.
* 도면의 주요 부분에 대한 부호의 설명 *
9 플러그, 10,15 배선층,
11,13,17,18 콘택트 홀,
12,16 게이트 전극, 14 활성영역,
19 하부 반도체층, 20 중간 반도체층,
21 상부 반도체층, 22 게이트 절연막,
23 소자 분리영역, 24 ｐ형웰,
25 p+형 반도체영역, 26,27,28 플러그,
29 n+형 반도체영역(소스, 드레인),
30 n-형 반도체영역,
ADO 어드레스에서 디코더 출력,
BT,BB,BT0,BBO,BT1,BB1 비트선,
CONT 제어회로, DEC 디코더,
DIN0,DIN1 입력데이터, DOUT0,DOUT1 출력데이터,
INV31,INV32,INV41,INV42,INV61 인버터 회로,
IOFF(N), IG(N) NMOS 트랜지스터에 흐르는 리크 전류,
IOFF(P) PMOS 트랜지스터에 흐르는 리크 전류,
MA 메모리 어레이, MC 메모리셀,
MN1,MN2,MN21,MN22,MN31,MN32,MN33,MN51,MN61,MN62,MN63,MN71 NMOS 트랜지스터,
MP1,MP2,MP11,MP12,MP13,MP21,MP22,MP31,MP32,MP51,MP61,MP71 PMOS 트랜지스터,
N0,N1,N2 노드, NL,NR 메모리셀의 기억노드,
NOP 판독동작도 기록동작도 행하고 있지 않은 불활성상태,
PE 프리차지 이퀄라이즈 회로,
PEC 프리차지 이퀄라이즈 회로 제어신호,
R1,R2,R51 저항, READ 판독을 행하고 있는 상태,
SA 센스 앰프회로, SAC 센스 앰프회로 제어신호,
SVC 소스전압 제어신호,
VBN ｐ형웰 전압, VCC 입출력 회로용의 전원전압
VDD 전원전압, VSS 접지전압,
VSSＷ 전원전압(VDD)과 접지전압(VSS)의 중간전압,
WA 기록 앰프회로, WD 워드 드라이버,
WL,WL0,WL1 워드선, WRITE 기록을 행하고 있는 상태,
YS Y 스위치회로,
YSR,YSW Y 스위치회로 제어신호,

Claims (11)

  1. 제1 방향으로 연장하는 복수의 워드선과, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 비트선쌍과, 상기 복수의 워드선과 복수의 비트선쌍과의 교점에 배치되는 복수의 메모리셀을 가지는 반도체 기억장치에 있어서,
    상기 복수의 메모리셀의 각각은,
    제1 및 제2 노드와,
    상기 제1 노드와 상기 비트선쌍의 한쪽과의 사이에 소스-드레인 경로를 가지고, 상기 워드선에 게이트가 접속되는 제1 PMOS 트랜지스터와,
    상기 제2 노드와 상기 비트선쌍의 다른쪽과의 사이에 소스-드레인 경로를 가지고, 상기 워드선에 게이트가 접속되는 제2 PMOS 트랜지스터와,
    상기 제1 노드에 드레인이 접속되고, 상기 제2 노드에 게이트가 접속되는 제1 NMOS 트랜지스터와,
    상기 제2 노드에 드레인이 접속되고, 상기 제1 노드에 게이트가 접속되는 제2 NMOS 트랜지스터를 가지고,
    상기 복수의 메모리셀중 1개의 판독동작시에, 선택되는 워드선에 제1 전압을 인가하며,
    상기 복수의 메모리셀중 1개의 기록동작시에, 선택되는 워드선에 상기 제1 전압보다도 낮은 제2 전압을 인가하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 PMOS 트랜지스터의 각각은,
    제1 반도체층과, 상기 제1 반도체층에 적층되는 제2 반도체층과, 상기 제2 반도체층에 적층되는 제3 반도체층을 가지는 종형 MOS 트랜지스터인 반도체 기억장치.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 NMOS 트랜지스터의 소스 및 드레인은, 반도체 기판상의 주면에 형성되며,
    상기 제1 및 제2 PMOS 트랜지스터의 소스 및 드레인은, 상기 주면과 다른 층에 형성되는 반도체 기억장치.
  4. 제 1 항에 있어서,
    상기 메모리셀의 데이터를 유지하는 상태에 있어서 상기 제1 및 제2 PMOS 트랜지스터의 리크 전류가, 상기 제1 및 제2 NMOS 트랜지스터의 리크 전류보다도 큰 반도체 기억장치.
  5. 제 4 항에 있어서,
    상기 메모리셀의 데이터를 유지하는 상태에 있어서 상기 복수의 워드선과 상기 복수의 비트선쌍에는, 전원전압을 인가하는 반도체 기억장치.
  6. 제1 방향으로 연장하는 복수의 워드선과, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 비트선쌍과, 상기 복수의 워드선과 복수의 비트선쌍과의 교점에 배치되는 복수의 메모리셀을 가지는 반도체 기억장치에 있어서,
    상기 복수의 메모리셀의 각각은,
    제1 및 제2 노드와,
    상기 제1 노드와 상기 비트선쌍의 한쪽과의 사이에 소스-드레인 경로를 가지고, 상기 워드선에 게이트가 접속되는 제1 PMOS 트랜지스터와,
    상기 제2 노드와 상기 비트선쌍의 다른쪽과의 사이에 소스-드레인 경로를 가지고, 상기 워드선에 게이트가 접속되는 제2 PMOS 트랜지스터와,
    상기 제1 노드에 드레인이 접속되고, 상기 제2 노드에 게이트가 접속되는 제1 NMOS 트랜지스터와,
    상기 제2 노드에 드레인이 접속되고, 상기 제1 노드에 게이트가 접속되는 제2 NMOS 트랜지스터를 가지고,
    상기 복수의 메모리셀중 1개의 판독동작시에, 상기 메모리셀의 제1 및 제2 PMOS 트랜지스터의 게이트-소스간 전압을, 상기 복수의 메모리셀중 1개의 기록동작시에, 상기 메모리셀의 제1 및 제2 PMOS 트랜지스터의 게이트-소스간 전압보다도 작게 하는 반도체 기억장치.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 NMOS 트랜지스터의 소스 및 드레인은, 반도체 기판의 주면 상에 형성되며,
    상기 제1 및 제2 PMOS 트랜지스터의 소스 및 드레인은, 상기 주면과 다른 층에 형성되는 반도체 기억장치.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 PMOS 트랜지스터의 각각은,
    제1 반도체층과, 상기 제1 반도체층에 적층되는 제2 반도체층과, 상기 제2 반도체층에 적층되는 제3 반도체층을 가지는 종형 MOS 트랜지스터인 반도체 기억장치.
  9. 제1 방향으로 연장하는 복수의 워드선과, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 비트선쌍과, 상기 복수의 워드선과 복수의 비트선과의 교점에 배치되는 복수의 메모리셀을 가지는 반도체 기억장치에 있어서,
    상기 복수의 메모리셀의 각각은,
    제1 및 제2 노드와,
    상기 제1 노드와 상기 비트선쌍의 한쪽과의 사이에 소스-드레인 경로를 가지고, 상기 워드선에 게이트가 접속되는 제1 PMOS 트랜지스터와,
    상기 제2 노드와 상기 비트선쌍의 다른쪽과의 사이에 소스-드레인 경로를 가지고, 상기 워드선에 게이트가 접속되는 제2 PMOS 트랜지스터와,
    상기 제1 노드에 드레인이 접속되고, 상기 제2 노드에 게이트가 접속되는 제1 NMOS 트랜지스터와,
    상기 제2 노드에 드레인이 접속되고, 상기 제1 노드에 게이트가 접속되는 제2 NMOS 트랜지스터를 가지고,
    상기 복수의 메모리셀중 1개를 판독할 때에, 상기 메모리셀에 접속되는 워드선에 전원전압보다도 낮고 접지전압보다도 높은 전압을 인가하는 반도체 기억장치.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 NMOS 트랜지스터의 소스 및 드레인은, 반도체 기판의 주면 위로 형성되며,
    상기 제1 및 제2 PMOS 트랜지스터의 소스 및 드레인은, 상기 주면과 다른 층에 형성되는 반도체 기억장치.
  11. 제 9 항에 있어서,
    상기 제1 및 제2 PMOS 트랜지스터의 각각은,
    제1 반도체층과, 상기 제1 반도체층에 적층되는 제2 반도체층과, 상기 제2 반도체층에 적층되는 제3 반도체층을 가지는 종형 MOS 트랜지스터인 반도체 기억장치.
KR1020040051920A 2003-09-02 2004-07-05 반도체 기억장치 KR20050025234A (ko)

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