KR20050019964A - 반도체 소자의 실리사이드 형성 방법 - Google Patents
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Abstract
본 발명은 STI 코너에서의 과도한 실리사이드 형성을 억제함으로써, 소오스/드레인 접합부와 실리사이드의 거리를 멀리할 뿐만 아니라 STI 코너의 거칠기를 개선함으로써 누설 전류를 감소시키기 위한 반도체 소자의 실리사이드 형성 방법에 관한 것으로, 상기 반도체 소자의 실리사이드 형성 방법은 STI 및 소정의 하부 구조가 형성된 반도체 기판 상에 블로킹 산화막을 증착하는 단계와, 상기 블로킹 산화막 상부에 실리사이드 형성 영역이 오픈 되도록 포토레지스트 패턴을 형성하고 PAI 공정을 진행하는 단계와, 상기 PAI 공정 후 N2 원소를 이용한 PAI 공정을 진행하는 단계와, 상기 STI 및 실리사이드 비형성 영역에만 블로킹 산화막이 남도록 식각하는 단계와, 상기 식각 공정을 진행한 후 전세 공정을 진행하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체 소자의 실리사이드 형성 방법에 관한 것으로, 보다 상세하게는 STI 코너에서의 과도한 실리사이드 형성을 억제함으로써, 소오스/드레인 접합부와 실리사이드의 거리를 멀리하여 누설 전류를 감소시키기 위한 반도체 소자의 실리사이드 형성 방법에 관한 것이다.
반도체 제조 공정에서 특히 로직 소자의 제조 공정에 있어서 소자의 동작 속도는 매우 중요한 요소로 작용하기 때문에 저항을 감소시키기 위해 실리사이드 공정을 적용하고 있다.
이러한 실리사이드 형성 공정은 금속을 증착하고 열공정에 의해 금속 실리사이드막을 형성하는 것인데, 통상의 실리사이드 공정은 실리콘으로 구성되는 액티브 영역과 게이트 형성 물질인 폴리실리콘 상부에만 실리사이드가 형성되고 그 이외의 절연 물질에는 실리사이드막이 형성되지 않도록 하는 샐리사이드(Self Aligned Silicide) 공정을 채택하고 있다.
이하, 첨부된 도면을 참조하여 상기 종래 기술에 의한 반도체 소자의 실리사이드 형성 방법을 상세히 설명한다.
도1a 내지 도1f는 종래 기술에 의한 반도체 소자의 실리사이드 형성 방법을 나타낸 공정 단면도들이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100) 상에 필드 산화막(110)을 형성하여 소자의 액티브 영역과 필드 영역을 구분하고 웰(미도시함) 형성 공정을 진행한다. 그리고, 액티브 영역에 게이트 산화막(120)을 형성하고 폴리실리콘막(130)을 증착한 후 소정의 사진 및 식각 공정을 진행하여 게이트를 패터닝한다.
상기 게이트 패터닝 후 도시되지는 않지만 저농도의 불순물 이온 주입을 실시하여 LDD(Lightly Doped Drain) 영역을 형성하고, 게이트의 측벽에 스페이서(140)를 형성한 다음 게이트와 스페이서를 마스크로 이용한 고농도 불순물 이온 주입을 실시하여 소오스/드레인 영역(150)을 형성한다. 그리고 나서, 실리사이드 비형성 영역을 블로킹하기 위하여 블로킹 산화막(160)을 증착한다.
이어서, 도1b에 도시된 바와 같이 실리사이드 형성 영역의 블로킹 산화막(160)을 식각하기 위하여 포토레지스트 패턴(PR)을 형성하여 도1c에 도시된 바와 같이 식각 공정을 진행하여 실리사이드 형성 영역의 블로킹 산화막(160)을 제거한다.
그런 다음, PAI(Pre Amorphization Implant) 공정을 진행하여 실리사이드가 형성될 영역 미리 비정질화 시킨다. 이때, PAI 공정은 실리사이드가 형성될 영역의 표면 오염과 산화막을 제거하기 위한 HF 세정 공정이다.
상기 PAI 공정을 진행하게 되면, 도1d에 도시된 바와 같이 필드 산화막(110)의 식각률이 증가되어 HF 세정시에 필드 산화막(110)이 손실되어 STI 단차가 발생하게된다.
상기 PAI 공정을 진행한 후에 도1e에 도시된 바와 같이 실리사이드 금속막인 코발트(170)를 증착하고 1차 급속 열처리 공정을 진행한 후에 도1f에 도시된 바와 같이 1차 급속 열처리 공정에 대해 미반응된 코발트(170)을 식각 공정을 통해함으로써 소오스/드레인 영역이 각각 연결되지 않도록 한다.
이어서, 1차 급속 열처리 공정시에 반응된 코발트(170)에 대하여 2차 급속 열처리 공정을 진행함으로써 코발트 실리사이드(CoSi2:170')를 형성한다.
이와 같은 종래 기술에 의한 반도체 소자의 실리사이드 형성 방법에 의하면 실리사이드용 금속막 증착 이전에 전세 공정 진행시에 필드 산화막의 일부 손실되어 단차가 발생하게 되고, STI의 코너에서 단차에 의해 실리사이드가 과도하게 형성되어 소오스 드레인 접합 경계부와의 거리가 감소하게 되어 누설 전류를 증가되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 PAI 공정을 진행한 후 연속하여 질소 이온을 이용한 PAI 공정을 진행함으로써, STI 코너부의 코발트 확산을 방지하여 STI 코너부의 실리사이드 형성을 억제하고, STI 탑코너의 거칠기를 개선하여 누설 전류 증가를 방지하기 위한 반도체 소자의 실리사이드 형성 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 STI 및 소정의 하부 구조가 형성된 반도체 소자의 실리사이드 형성 방법도체 기판 상에 블로킹 산화막을 증착하는 단계와, 상기 블로킹 산화막 상부에 실리사이드 형성 영역이 오픈 되도록 포토레지스트 패턴을 형성하고 PAI 공정을 진행하는 단계와, 상기 PAI 공정 후 N2 원소를 이용한 PAI 공정을 진행하는 단계와, 상기 STI 및 실리사이드 비형성 영역에만 블로킹 산화막이 남도록 식각하는 단계와, 상기 식각 공정을 진행한 후 전세 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법에 관한 것이다.
상기 N2 PAI 공정은 0~90°의 틸트를 주어 실시하거나, 포토레지스트 패턴을 이용하여 STI 코너부에만 선택적으로 이온 주입 되도록 함으로써, STI 코너부의 코발트 확산에 의한 실리사이드 형성을 억제할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2g는 본 발명에 의한 반도체 소자의 실리사이드 형성 방법을 나타낸 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200) 상에 필드 산화막(210)을 형성하여 소자의 액티브 영역과 필드 영역을 구분한다. 그리고, 액티브 영역에 게이트 산화막(220)을 형성하고 폴리실리콘막(230)을 증착한 후 소정의 사진 및 식각 공정을 진행하여 게이트를 패터닝한다.
상기 게이트 패터닝 후 도시되지는 않지만 저농도의 불순물 이온 주입을 실시하여 LDD(Lightly Doped Drain) 영역을 형성하고, 게이트의 측벽에 스페이서(240)를 형성한 다음 게이트와 스페이서를 마스크로 이용한 고농도 불순물 이온 주입을 실시하여 소오스/드레인 영역(250)을 형성한다. 그리고, 상기 결과물 상에 실리사이드 비형성 영역을 블로킹하기 위하여 블로킹 산화막(260)을 증착한다.
이어서, 도2b에 도시된 바와 같이 실리사이드 형성 영역이 오픈 되도록 포토레지스트 패턴(PR)을 형성한 후에 도2c에 도시된 바와 같이 실리사이드 형성 예정 영역의 상기 블로킹 산화막을 식각한 후 게르마늄(Ge) 원소를 이용한 PAI(Pre Amorphization Implant) 공정을 진행한다.
그런 다음, 도2d에 도시된 바와 같이 연속하여 소정의 틸트를 주어 N2 PAI 공정을 진 한다. 이때, 상기 PAI 공정은 이온이 STI 코너부에 주로 주입되도록 하기 위하여 4회에 걸쳐 방향을 전환하면서 실시하는 것이 바람직하며, 포토레지스트(미도시함) 패턴을 이용하여 선택적으로 PAI 공정을 진행할 수 있다.
상기 PAI 공정을 진행한 다음 도2e에 도시된 바와 같이 실리사이드용 금속막 증착 전에 실리사이드가 형성될 영역의 표면 오염과 산화막을 제거하기 위한 HF 세정 공정을 진행한다. 이때, 필드 산화막(210)은 PAI 공정시에 식각률이 증가되어 HF 세정 공정에 의해 일부 손실이 발생하게 되어 STI와 실리콘 기판(200) 사이에 단차가 발생한다.
이어서, 상기 전세 공정을 진행한 결과물에 도2f에 도시된 바와 같이 실리사이드용 코발트(270)를 증착한 후 1차 급속 열처리 공정을 진행하여 1차 상전이를 유도한다.
이후, 도2g에 도시된 바와 같이 상기 1차 급속 열처리 공정에 대해 반응된 코발트(270)을 식각 공정을 통해 제거함으로써 소오스/드레인 영역이 각각 연결되지 않도록 한다. 그런 다음, 1차 급속 열처리 공정시에 반응된 코발트에 대하여 2차 급속 열처리 공정을 진행함으로써 코발트 실리사이드(CoSi2:270')를 형성한다.
이와 같은 본 발명에 의한 반도체 소자의 실리사이드 형성 방법에 의하면, PAI 공정에 의해 식각률이 증가된 필드 산화막에 N2 PAI 공정을 실시하려 코발트 원소의 확산을 억제하여 STI 코너에서의 실리사이드 형성을 억제함으로써, 누설 전류를 감소시킬 수 있을 뿐만 아니라 STI 코너부의 거칠기를 개선할 수 있다.
상기한 바와 같이 본 발명은 STI 코너에서의 과도한 실리사이드 형성을 억제함으로써, 소오스/드레인 접합부와 실리사이드의 거리를 멀리할 뿐만 아니라 STI 코너의 거칠기를 개선함으로써 누설 전류를 감소시켜 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
도1a 내지 도1f는 종래 기술에 의한 반도체 소자의 실리사이드 형성 방법을 나타낸 공정 단면도들이다.
도2a 내지 도2g는 본 발명에 의한 반도체 소자의 실리사이드 형성 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 필드 산화막
220 : 게이트 산화막 230 : 폴리실리콘
240 : 스페이서 250 : 소오스/드레인
260 : 블로킹 산화막 270 : 코발트
270' : 실리사이드
Claims (5)
- STI 및 소정의 하부 구조가 형성된 반도체 기판 상에 블로킹 산화막을 증착하는 단계와,상기 블로킹 산화막 상부에 실리사이드 형성 영역이 오픈 되도록 포토레지스트 패턴을 형성하고 PAI 공정을 진행하는 단계와,상기 PAI 공정 후 N2 원소를 이용한 PAI 공정을 진행하는 단계와,상기 STI 및 실리사이드 비형성 영역에만 블로킹 산화막이 남도록 식각하는 단계와,상기 식각 공정을 진행한 후 전세 공정을 진행하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
- 제 1항에 있어서, 상기 N2 PAI 공정은 0~90°의 틸트를 주어 실시하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
- 제 1항에 있어서, 상기 N2 PAI 공정시 1~200KeV의 에너지 하에서 이온을 주입 공정을 실시하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
- 제 1항에 있어서, 상기 N2 PAI 공정시 1E12~1E17의 도즈량으로 이온을 주입공정을 실시하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
- 제 1항에 있어서, 상기 N2 PAI 공정은 포토레지스트 패턴을 이용하여 STI 코너부에만 선택적으로 이온 주입 되도록 하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
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