KR20050019259A - 티에이 신호 제어장치 및 그 방법 - Google Patents

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Abstract

본 발명은 전자적 장치에 있어서 CPU 제어에 따른 어플리케이션 칩에서의 해당 동작이 완료되는 경우 해당 억세스가 완료되었음을 알리기 위해 TA 신호를 CPU에 전달하는 과정을 가지는 시스템에 관한 것으로, 특히 TA 신호 제어기를 별도로 부가하여 TA 신호를 CPU 클럭과 동기화를 시키고 최적의 TA 신호를 설정 가능하게 하는 TA 신호 제어장치 및 그 방법에 관한 것이다.
상기와 같은 본 발명인 TA 신호 제어 장치의 구성은, 주변 어플리케이션 칩으로부터 입력된 TA 신호를 CPU 클럭과 동기화시키고 순차적으로 딜레이(Delay)되는 다수개의 TA 신호를 만드는 TA 신호 검출 및 가공부와; 상기 TA 신호 검출 및 가공부에서 만들어지는 다수개의 TA 신호를 입력받아 CPU의 한 클럭에서만 로우(Low)로 유지하고, 순차적으로 딜레이(Delay)되는 다수개의 TA 신호를 만들어 CPU의 제어를 받아 CPU의 TA 입력 핀으로 선택 출력하는 TA 신호 제어 및 출력부;를 포함하여 이루어진 것을 특징으로 하고, 상기 TA 신호 검출 및 가공부는 다수개의 딜레이(Delay)되는 TA 신호를 만들기 위하여 D-플립플롭으로 이루어진 것을 특징으로 하며, 상기 TA 신호 제어 및 출력부는 CPU의 한 클럭에서만 로우를 유지하고 순차적으로 딜레이(Delay)되는 다수개의 TA 신호를 만들기 위해, 인에이블 신호가 High가 되는 경우에만 로우(Low)신호를 내보내는 tri-state buffer와, 상기 인에이블 신호로 동작하기 위한 신호를 만드는 OR 게이트와 인버터를 포함하여 이루어진 것을 특징으로 한다.
한편, TA 신호 제어 방법에 관한 구성 수단은, 주변 어플리케이션 칩에서 입력되는 TA 신호를 TA 신호 검출 및 가공부에서 CPU 클럭에 동기를 맞추고 서로 시간적 차이를 가지는 다수개의 TA 신호를 만드는 1단계와; 상기 CPU 클럭에 동기화되고 서로 시간적 차이를 가지는 다수개의 TA 신호가 TA 신호 제어 및 출력부에 입력되어 CPU의 한 클럭 동안만 High 또는 Low가 유지되는 신호로 만들어지는 2단계와; 상기 TA 신호 제어 및 출력부에서 만들어지는 TA 신호를 CPU가 순서대로 테스팅을 하여 최적의 TA 신호를 설정하는 3단계;를 포함하여 이루어진 것을 특징으로 하고, 상기 최적의 TA 신호를 설정하는 3단계는, CPU가 TA 신호 중(TA1~TA7) 임의의 TA 신호를 선택하여 사용하는 1단계와; 상기 임의의 TA 신호를 CPU가 입력받은 후 주변 어플리케이션 칩의 메모리 영역에 임의의 값을 적고, 다시 상기 메모리 영역에 적은 임의의 값을 읽어 들이는 2단계와; 상기 2단계 후, CPU가 상기 어플리케이션 칩 메모리 영역에 적은 임의의 값과 다시 읽어 들인 값을 비교하여 동일 여부를 판단하는 3단계와, 상기 동일 여부 판단 결과, 동일한 경우에는 CPU가 상기 1단계에서 선택된 임의의 TA 신호를 최적의 TA 신호로 설정하고 동일하지 않은 경우에는 최적의 TA 신호를 설정할 때까지 다른 임의의 TA 신호를 선택 사용하여 상기 1단계 내지 3단계를 수행하는 4단계;를 포함하여 이루어진 것을 특징으로 한다.

Description

티에이 신호 제어장치 및 그 방법{apparatus and method for controlling of the TA signal}
본 발명은 전자적 장치에 있어서 CPU 제어에 따른 어플리케이션 칩에서의 해당 동작이 완료되는 경우 해당 억세스가 완료되었음을 알리기 위해 TA 신호를 CPU에 전달하는 과정을 가지는 시스템에 관한 것으로, 특히 TA 신호 제어기를 별도로 부가하여 TA 신호를 CPU 클럭과 동기화를 시켜주는 TA 신호 제어 시스템에 관한 것이다.
다양한 전자 장비 또는 전자 장치에서는 많은 경우에 주변 어플리케이션 칩을 제어하기 위한 CPU가 존재하고 이 CPU와 주변 장비는 각종 Configuration 및 동작을 위해서 약속된 width의 어드레스 라인과 데이타 라인을 가지고 필요한 데이타를 주고받고 한다.
종래의 전자적 장치에서 CPU와 어플리케이션 칩들간의 데이터 송수신 과정에 있어 필요한 구성과 작동과정을 도 1을 참조하여 상술한다.
도 1에서 보여주는 것처럼 대부분의 제어 기능을 갖춘 회로에서 각종 제어 기능을 수행하고자 CPU(1)가 포함되어 있고, CPU의 제어를 받아 동작을 수행하는 주변 어플리케이션 칩들(2)이 존재한다(주변 어플리케이션 칩들중 Application Chip 하나만을 도시하여 상술함).
상기 CPU와 주변 어플리케이션 칩들이 데이타 송수신을 하기 위해 어드레스 버스와 데이타 버스로 연결되어 있고 CPU는 해당 주변 어플리케이션 칩들중 특정의 어플리케이션 칩을 선택하기 위한 Chip Select Signal 출력핀이 있고 데이터 송수신이 READ를 위한 것인지 WRITE를 위한 것인지 제어하기 위한 R/W 제어 신호를 출력하는 핀이 있으며, 주변 어플리케이션 칩들은 CPU 제어에 따른 동작을 완료한 경우 CPU에 전송하는 TA(Transfer Acknowledge)신호를 출력하는 핀을 가지고 있다.
상기와 같은 구성으로 이루어진 시스템에서 CPU와 Application Chip간의 작동을 도 1을 참조하여 계속 상술한다.
CPU는 Application Chip의 특정 영역에 READ나 WRITE 동작을 수행하기 위하여 Application Chip의 특정 영역을 가리키는 어드레스를 어드레스 버스에 싣고 해당 CS(Chip Select)를 Assert 한다.
WRITE를 하고자 하는 경우에는 CPU는 WRITE 신호를 제어 버스를 통해서 보내고, 데이터를 데이터 버스에 싣고 해당 Application Chip으로 전송을 한다. 그러면 Application Chip은 전달받은 데이타를 접수하고 TA 신호를 CPU에 전달을 하는 과정을 거친다.
READ를 하고자 할 경우에는 CPU는 Application Chip의 해당 어드레스를 어드레스 버스에 싣고 READ 신호를 제어 버스에 실어서 Application Chip에 보낸다. 그러면 Application Chip은 필요한 데이타를 데이타 버스에 실어 보내고 TA 신호를 제어 버스에 전달하는 과정으로 처리한다.
일반적인 경우 READ나 WRITE 동작을 한번 또는 반복 수행함으로서 firmware로 구체화된 개발자의 의도를 실행하게 되고 CPU와 주변 어플리케이션 칩 모두가 요구하는 어드레스와 데이타 타이밍이 필요 SPEC에 들어갈 경우에는 아무런 문제가 없이 해당 동작을 수행하게 된다.
그러나, 주변 어플리케이션 칩은 작업 부하가 과도하여 CPU의 READ나 WRITE 타이밍 요구에 맞출 수 없는 경우가 발생할 수 있다.
상기와 같은 문제가 발생될 경우 어플리케이션 칩은 대부분 하드웨어적으로 TA 신호를 받아들여 해당 엑세스가 완료되는 시점까지 시간을 연장할 수 있도록 하고 있다. 이때 주변 어플리케이션 칩에서 나온 TA 신호가 CPU로 전달되는 형태나 시점이 중요한데 종래의 경우는 각 product의 특정 사양에 맞추어서 TA 신호가 나오는데 이러한 경우 사용하려는 CPU와 그 특성이 달라 문제를 일으키고 있다.
즉, 종래 기술에서는 주변 어플리케이션 칩에서 출력되는 TA 신호는 제작 회사에 따라 다양한 SPEC을 가지고 있으며 이러한 다양성으로 인해 CPU가 주변 어플리케이션 칩에서 구동되는 TA 신호를 제대로 인식하지 못해 정상적인 엑세스가 불가능한 상태로 빠져서 나오지 못하는 문제점이 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 제안된 것으로서, 기존의 하드웨어 개발자에 의해 데이타 버스의 외부 TA 신호가 별도로 존재하는 어플리케이션 칩을 사용할 경우 기존에 CPU 클럭에 동기 되지 못한 TA 신호로 발생한 여러 문제를 해결하기 위한 TA 신호 제어 시스템을 제공하는데 그 목적이 있다.
상기와 같은 기술적 과제를 해결하기 위한 본 발명인 TA 신호 제어 장치의 구성은 다음과 같다.
주변 어플리케이션 칩으로부터 입력된 TA 신호를 CPU 클럭과 동기화시키고 순차적으로 딜레이(Delay)되는 다수개의 TA 신호를 만드는 TA 신호 검출 및 가공부와;
상기 TA 신호 검출 및 가공부에서 만들어지는 다수개의 TA 신호를 입력받아 CPU의 한 클럭에서만 로우(Low)로 유지하고, 순차적으로 딜레이(Delay)되는 다수개의 TA 신호를 만들어 CPU의 제어를 받아 CPU의 TA 입력 핀으로 선택 출력하는 TA 신호 제어 및 출력부;를 포함하여 이루어진 것을 특징으로 하고,
상기 TA 신호 검출 및 가공부는 다수개의 딜레이(Delay)되는 TA 신호를 만들기 위하여 D-플립플롭으로 이루어진 것을 특징으로 하며,
상기 TA 신호 제어 및 출력부는 CPU의 한 클럭에서만 로우를 유지하고 순차적으로 딜레이(Delay)되는 다수개의 TA 신호를 만들기 위해, 인에이블 신호가 High가 되는 경우에만 로우(Low)신호를 내보내는 tri-state buffer와, 상기 인에이블 신호로 동작하기 위한 신호를 만드는 OR 게이트와 인버터를 포함하여 이루어진 것을 특징으로 한다.
한편, TA 신호 제어 방법에 관한 구성 수단은,
주변 어플리케이션 칩에서 입력되는 TA 신호를 TA 신호 검출 및 가공부에서 CPU 클럭에 동기를 맞추고 서로 시간적 차이를 가지는 다수개의 TA 신호를 만드는 1단계와;
상기 CPU 클럭에 동기화되고 서로 시간적 차이를 가지는 다수개의 TA 신호가 TA 신호 제어 및 출력부에 입력되어 CPU의 한 클럭 동안만 High 또는 Low가 유지되는 신호로 만들어지는 2단계와;
상기 TA 신호 제어 및 출력부에서 만들어지는 TA 신호를 CPU가 순서대로 테스팅을 하여 최적의 TA 신호를 설정하는 3단계;를 포함하여 이루어진 것을 특징으로 하고,
상기 최적의 TA 신호를 설정하는 3단계는,
CPU가 TA 신호 중(TA1~TA7) 임의의 TA 신호를 선택하여 사용하는 1단계와;
상기 임의의 TA 신호를 CPU가 입력받은 후 주변 어플리케이션 칩의 메모리 영역에 임의의 값을 적고, 다시 상기 메모리 영역에 적은 임의의 값을 읽어 들이는 2단계와;
상기 2단계 후, CPU가 상기 어플리케이션 칩 메모리 영역에 적은 임의의 값과 다시 읽어 들인 값을 비교하여 동일 여부를 판단하는 3단계와,
상기 동일 여부 판단 결과, 동일한 경우에는 CPU가 상기 1단계에서 선택된 임의의 TA 신호를 최적의 TA 신호로 설정하고 동일하지 않은 경우에는 최적의 TA 신호를 설정할 때까지 다른 임의의 TA 신호를 선택 사용하여 상기 1단계 내지 3단계를 수행하는 4단계;를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명에 적용되는 TA 신호 제어 장치의 구성도를 보여주는 도 2를 참조하여 TA 신호 제어 장치를 구성하는 구성요소들의 작동을 간단히 살펴보고, 바람직한 실시예를 상술한다.
한편, 도 2에서 보여주는 것처럼 일반적인 경우에는 TA 신호 제어 장치를 구성하는 TA 신호 검출 및 가공부와 TA 신호 제어 및 출력부는 어플리케이션 칩의 수만큼 존재하게 된다. 즉, N개의 어플리케이션 칩(어플리케이션 칩 모듈)이 존재하면 각 어플리케이션 칩으로부터 출력되는 TA 신호를 N개의 TA 신호 검출 및 가공부(31)에서 각각 대응되는 어플리케이션 칩의 TA 신호를 입력받아 가공을 한 다음 N개의 TA 신호 제어 및 출력부(32)로 출력하게 되는 것이다.
그러나 이하에서 상술한 각 구성요소의 동작과 바람직한 실시예는 도 2에서의 어플리케이션 칩 1(21)(이하 ,"어플리케이션 칩"이라 함)과 이와 대응 연결되어 있는 TA 신호 검출 및 가공부 1(33)(이하, "TA 신호 검출 및 가공부"라함), 그리고 TA 신호 제어 및 출력부 1(34)(이하, "TA 신호 제어 및 출력부"라 함)을 가지고만 설명을 한다. 서로 대응 연결되어 있는 다른 어플리케이션 칩과 TA 신호 검출 및 가공부, 그리고 TA 신호 제어 및 출력부의 동작과 실시예는 이하에서 설명할 내용과 동일할 것이다.
CPU(10)는 주변 어플리케이션 칩 모듈(20)을 전체적으로 제어를 수행하며, 데이터 전송시 어드레스 버스와 데이타 버스를 이용하여 해당 어드레스와 데이타를 어플리케이션 칩에 전송한다. 또, 어플리케이션 칩을 선택하기 위하여 CS(Chip Select)를 어서트(assert)하고 동작 형태가 READ와 WRITE 중 어떤 것인지 선택하기 위하여 제어 버스에 R/W 신호를 어플리케이션 칩에 전송하는 동작을 수행한다.
주변 어플리케이션 칩(Application Chip)은 상기 CPU의 제어를 받아 해당 동작을 수행을 한 후에는 동작을 완료했다는 것을 알려주기 위하여(동작 수행에 충분한 타이밍이 보장된다는 것을 알려주기 위하여) TA 신호를 발생하여 TA 신호 제어장치(30)에 전송하는 동작을 수행한다.
상기 TA 신호 제어장치(30)에 입력된 TA 신호는 TA 신호 검출부 및 가공부(33)에서 순차적으로 시간적 차이를 가지고 CPU 클럭(40)과 동기화되는 수개의 TA 신호가 만들어질 수 있도록 가공이 되고 TA 신호 제어 및 출력부(34)에서는 이 가공된 TA 신호를 CPU 클럭의 한 클럭에서만 로우(Low)상태를 유지하고 순차적으로 딜레이(Delay)되는 수개의 TA 신호를 만들어 CPU의 제어에 따라 CPU의 TA 입력단으로 선택 출력하도록 한다.
이하 도 2와 본 발명인 TA 신호 제어 방법의 동작 흐름도를 보여주는 도 3을 참조하여 상기와 같은 구성과 작동을 가지는 본 발명의 바람직한 실시예를 상술한다.
일단 CPU(10)가 Application chip(20)을 엑세스 하고자 할 때 CPU는 해당 어드레스 정보를 어드레스 버스에 싣고 해당 CS(Chip Select)를 어서트(Assert)하게 된다.
그런 후 상기 동작과 동시에 R/W 신호를 통해 앞으로 수행하고자 하는 엑세스 동작이 READ 동작인지 WRITE 동작인지를 결정하게 되고 WRITE 동작을 수행하고자 하는 경우에는 해당 데이타를 데이터 버스에 실어서 보낸다(S10~S20).
상기 CPU로부터 어드레스, CS와 R/W 신호를 어서트(Assert) 받은 Application chip은 R/W 제어 신호에 따라 동작을 수행하게 된다.
즉, WRITE 신호인 경우에는 데이터 버스에 실려 있는 데이터를 Application chip내에 구현되어 있는 레지스터에 WRITE를 하고, READ 신호인 경우에는 Application chip내의 레지스터에 있는 데이터를 읽어서 해당 데이터 버스에 실어서 CPU가 읽어갈 수 있도록 제공한다(S30).
상기와 같은 동작을 수행한 Application chip은 동작이 완료되었다는 것을 CPU에게 인지 시켜주기 위하여 TA 신호를 발생하여 TA 신호 제어장치에 전달한다(S40).
상기 TA 신호를 받은 TA 신호 제어장치는 8개의 D-플립플롭으로 구성되어 있는 TA 신호 검출 및 가공부에서 TA 신호를 순차적으로 시간적 차이를 가지고 CPU 클럭과 동기화되는 8개의 TA 신호를 만들어 낸다(S50). 상기 시간적 차이란 CPU의 한 클럭 차이를 의미하는 것이고, 시간적 차이를 가지고 CPU에 동기화된 TA 신호의 갯수는 설계자의 의도에 따라 틀려진다. 즉, D-플립플롭의 갯수를 증가시키면 그만큼의 서로 다른 TA 신호를 만들어내는 것이다.이에 대해서는 도 4를 참조하여 후술한다.
상기 TA 신호 검출 및 가공부에서 출력된 신호들은 TA 신호 제어 및 출력부에서 CPU의 제어를 받아 적당한 동작을 거쳐 적당한 TA 신호를 선택하여 CPU의 TA 신호 입력단에 전달하게 된다. 즉, TA 신호 검출 및 가공부에서 출력되는 CPU 클럭에 동기화되고 서로 시간적 차이를 가지는 수개의 TA 신호가 TA 신호 제어 및 출력부에서 CPU의 한 클럭 동안에만 High 또는 Low로 유지되는 신호로 만들어지고 이들 신호들을 CPU가 순서대로 테스팅을 하여 최적의 TA 신호를 설정하게 된다.(S60~S70) 이에 대한 상세한 동작과 실시예는 도 5를 참조하여 후술한다.
이하 본 발명의 구성요소인 TA 신호 검출 및 가공부의 구성도를 보여주는 도 4를 참조하여 TA 신호 제어장치에 포함되어 있는 TA 신호 검출 및 가공부에서의 동작과 바람직한 실시예를 상술한다. 도 4는 TA 신호 검출 및 가공부의 구성을 보여주는 회로로서, 8개의 D-플립플롭으로 구성되어 있는데 이 플립플롭을 이용하여 서로 순차적으로 딜레이(Delay)되는 8개의 TA 신호를 만들어 내는 것이다.
IC_ACKB는 외부 어플리케이션 칩(Application chip)의 TA 신호를 받아들인 신호로서 이것은 순차적으로 8개의 D-플립플롭을 통과시켜 TT1에서 TT8까지의 신호를 만들어 낸다. 이때 동기를 맞추기 위해서 제공되는 CPU_CLK는 CPU에서 제공되는 클럭이다.
D-플립플롭은 CPU 클럭의 업(UP) 방향 event에서 입력 D값이 출력 Q값으로 나가게 되므로 TT1의 값은 IC_ACKB(PPTA와 동일)의 값이 CPU_CLK 값으로 한 클럭 뒤로 밀린 값을 가지게 되고 이후 TT2는 TT1이 시간적으로 CPU_CLK의 한 클럭 뒤로 밀리게 된다.
이렇게 순차적으로 시간적 차이를 가지는 TT1에서 TT8까지의 신호를 TA 신호 검출 및 가공부에서 만들어 내는데, 이 신호들은 CPU 클럭에 동기된 신호들이며 각각 순차적으로 CPU 클럭으로 볼 때 한 클럭씩 밀려서 값을 가지게 된다.
상기와 같은 TA 신호 검출 및 가공부에서의 동작에 의해 발생된 8개의 신호들은 후술하게 될 TA 신호 제어 및 출력부에서 입력 입력신호로 사용하게 된다.
한편, 본 발명에서는 TA 신호 검출 및 가공부를 구성하는 D-플립플롭이 8개로 되어 있지만, 같은 결과를 가지는 조건하에서 회로 구성은 변화될 수 있으며, 이에 따라 D-플립플롭의 개수가 변경될 수 있고 아울러 필요한 구성요소가 부가될 수 있는 것이다.
이하 본 발명의 구성요소인 TA 신호 제어 및 출력부의 회로도를 보여주는 도 5를 참조하여 TA 신호 제어기에 포함되어 있는 TA 신호 제어 및 출력부에서의 동작과 바람직한 실시예를 상술한다.
도 5는 TA 신호 제어기에 포함되어 있는 TA 신호 제어 및 출력부의 구성도를 보여주는 것이며, 이는 인버터와 OR 게이트와 tri-state buffer 및 멀티플렉서로 구성되어 있다.
도 5에서의 TT1부터 TT8은 도 4에서의 TA 신호 검출 및 가공부에서 발생한 신호들로서 이들은 각각 2개씩 쌍을 지어 TA 신호 제어 및 출력부의 일부인 입력부(60~120)의 입력 신호로서 사용된다.
즉, TT1과 TT2의 조합, TT2와 TT3의 조합, TT3과 TT4의 조합, TT4와 TT5의 조합, TT5와 TT6의 조합, TT6과 TT7의 조합, TT7과 TT8의 조합의 총 7개의 신호 조합을 구성해서 각 조합의 신호들이 TA 신호 제어 및 검출부의 일부인 입력부(60~120)의 입력 신호가 되는 것이다.
상기와 같은 조합 신호들을 입력신호로 해서 TA 신호 제어 및 검출부의 일부인 입력부(60~110)의 동작을 보면(도 5에서 첫번째 입력부(60)를 가지고 설명한다), 한 조합에서 두번째 신호(TT2)를 인버터(61)를 통해 반전시키고 반전되지 않은 첫번째 신호(TT1)와 함께 논리 OR 게이트(62)를 통과시켜 첫번째 신호가 외부 어플리케이션 칩(Application chip)에서 받은 TA 신호의 영향을 받아 처음 어서트(Assert)된 동작이 CPU 한 클럭 동안만 작동하고 바로 원복 할 수 있도록 해주고 있다. 즉, CPU의 한 클럭 동안에만 High 또는 Low가 유지되는 신호가 만들어진다.
상기 OR 게이트(62) 출력신호는 인버터(63)를 거쳐 반전된 후 tri-state buffer(64)의 인에이블 신호로 동작을 하게 된다.
상기 tri-state buffer(64)는 인에이블 신호가 High가 되는 경우 tri-state buffer의 입력(로우값)을 그대로 출력단에 내보내고, 인에이블 신호가 Low가 되는 경우에는 tri-state buffer의 입력단과 출력단은 오픈(OPEN)된 것과 다를 바 없으므로 tri-state buffer의 출력단 신호인 TA1은 변화가 없다.
이와 같은 동작을 하는 TA 신호 제어 및 출력부에서 tri-state buffer가 인에이블 상태에서 동작하여 tri-state buffer의 출력단의 출력신호를 내기(변화시키기) 위해서는 조합 신호중 첫번째 신호는 "0"값을 가져야 되고 두번째 신호는 "1"값을 가져야 한다.
결국, TA 신호 제어 및 출력부에 입력되는 8개의 신호들(TT1~TT8)은 CPU 클럭에 동기화 되어 있고 순서대로 CPU의 한 클럭 차이만큼 Delay 되어 있는 신호들이므로 이들 신호들을 순서대로 두개씩 조합하여 TA 신호 제어 및 출력부에 입력시키면 TA 신호 제어 및 검출부의 일부인 입력부(60~110)의 출력인 TA1부터 TA7은 서로 순서대로 CPU의 한 클럭만큼 시간적 차이를 가지고 CPU 한 클럭 동안에만 로우 상태를 유지하는 신호로 출력된다(이 경우는 TA 신호 제어 장치에 입력되는 TA 신호가 로우 신호로 들어 온다고 가정할 때이다).
이상과 같은 TA 신호 제어 및 출력부의 일부인 입력단(60~120)들의 동작에 의한 TA1에서 TA7까지의 값들은 각각의 CPU 클럭이 있을 때 멀티플렉서(130)에 제공되며 멀티플렉서는 CPU의 제어에 따라 최적의 TA 신호(TA_OUT)를 선택하여 CPU의 TA 신호 입력단에 제공한다.
상기 최적의 TA 신호를 선택하는 것은 CPU의 제어에 의해서 설정된 TA 신호를 선택하는 것으로서, 최적의 TA 신호 설정하기 위한 절차도를 보여주는 도 6을 참조하여 상세히 설명한다.
먼저 CPU는 최적의 TA를 설정하기 위하여 도 5에서 보여준 TA1부터 TA7 신호 중 첫번째 TA 신호인 TA1을 테스팅용 TA 신호로 사용하기 위해 선택한다(S200). TA1을 선택하기 위해서는 CPU는 TA 신호 제어 장치의 정해진 메모리 번지에 3 비트의 "000"값을 적으면, 이 값은 도 5의 멀티 플렉서의 SA0, SA1, SA2에 각각 전달되어 D0에 입력되는 TA1 신호를 선택하게 되는 것이다. 한편, 위에서는 최초 테트팅용 TA신호를 TA1으로 하였지만 설계자의 의도에 따라 TA1 이외의 TA 신호를 먼저 테스팅용 TA 신호로 선택할 수 있는 것이고, 다만 최적의 TA 신호를 설정할 때까지 다른 TA 신호도 테스팅이 되면 된다.
상기 CPU가 TA 신호 제어 장치의 정해진 메모리 번지에 쓰는 3 비트의 값(멀티플렉서의 SA0, SA1, SA2의 값)에 의해 선택되어지는 멀티플렉서의 DO부터 D6(선택되어지는 TA)까지 관계는 아래와 같다.
3 비트 값 "000" "001" "010" "011" "100" "101" "110"
선택 TA D0 D1 D2 D3 D4 D5 D6
상기 테스팅용 TA 신호로 TA1을 선택하여 CPU에 입력되면, CPU는 어플리케이션 칩(Application Chip)의 특정 메모리 영역에 임의의 값을 적고, 다시 상기 메모리 영역에 적힌 임의의 값을 읽어 들인다(S210~S220). CPU가 특정 메모리 영역에 임의의 값을 적거나 읽은 경우에도 상기 어플리케이션 칩은 TA 신호를 출력하고 CPU는 TA 신호 제어 장치를 거치는 테스팅용 TA1 신호를 TA 신호로 입력받는다.
상기 단계를 거친 후, CPU는 상기 어플리케이션 칩 메모리 영역에 적은 임의의 값과 다시 읽어 들인 값을 비교하여 동일여부를 판단하여(S230~S240), 동일한 경우에는 CPU가 처음 테스팅용 TA 신호로 선택, 사용하였던 TA1 신호를 최적의 TA 신호로 설정을하고(S260), 동일하지 않은 경우에는 TA1은 최적의 TA 신호로 설정할 수 없는 것으로 인정을 하고 TA2를 테스팅용 TA 신호로 선택,사용을 한다(S250).
상기와 같이 동일하지 않은 경우에는 TA2를 테스팅용 TA 신호로 선택, 사용하여 위에서 설명한 과정을 동일하게 거치게 되는 것이고, 최적의 TA 신호를 결정할 때까지 반복을 한다. 이와 같은 과정을 거쳐서 최적의 TA 신호가 결정이 되면 CPU는 더이상 테스팅을 수행하지 않게 되고, 따라서 TA 신호 제어장치 내에 정해진 메모리 번지에 저장되어 있는 3 비트의 값은 고정이 된다. 즉, 최적의 TA 신호가 선택될 수 있도록 멀티 플렉서의 SA0, SA1, SA2에 입력되는 값을 고정하게 되는 것이다.
상기와 같은 과정을 거쳐서 특정 주변 어플리케이션 칩의 TA 신호를 적당히 가공을 하여 CPU 클럭에 맞은 최적의 TA 신호를 설정하여, 상기 특정 주변 어플리케이션 칩과의 데이터 통신을 하게되는 경우에는 상기 최적의 TA 신호를 사용하면 되는 것이다.
이하, 상기에서 설명한 TA 신호 제어 장치 및 그 방법에 관해 이해를 돕기 위해 TA 신호 제어 장치에서 가공되는 TA 신호들의 파형의 변화를 도 7을 참조하여 설명한다.
도 7에서 보여주는 것처럼 CPU_CLK는 일정한 시간 간격으로 지속적으로 클럭을 내보내고 있으며, 어플리케이션 칩(Application Chip)에서 출력되는 TA 신호는 도면에서 보여주는 것처럼 일정한 시간 간격만큼의 로우 신호로 출력된다고 가정을 하자. 이때 CPU 클럭과 어플리케이션 칩에서 출력되는 TA 신호는 동기 상태에 있지 않음을 알 수 있다.
도면에서 보여주는 TT1부너 TT4는 도 4에서 보여주는 TA 신호 검출 및 가공부에서 출력되는 신호로서 자세히 보면 CPU 클럭의 각 클럭의 업 이벤트에서 어플리케이션 칩에서 출력되는 TA 신호가 로우로 되는 것을 볼 수 있으며, TT1부터 TT4는 각각 CPU의 한 클럭 차이만큼씩 지연된 상태로 출력된다.
즉, 상기의 TT1부터 TT4는 도 4에서 보여주는 TA 신호 검출 및 가공부에서 만들어지는 순차적으로 시간적 차이를 가지고 CPU 클럭에 동기화된 TA 신호들(도 4에서 TT1부터 TT 8까지)을 보여주는 파형이다.
한편, 도 7에서 보여주는 TA1 내지 TA3의 파형은 도 5에서 보여주는 TA 신호 제어 및 출력부에 나타나는 TA1부터 TA7 중에 대표적으로 그려진 파형이다. 도 7의 TA1내지 TA3의 파형을 보면 각 파형의 로우 상태는 CPU의 한 클럭만큼만 유지되고 있음을 알 수 있고, TA1과 TA2와 TA3는 각각 CPU 클럭의 한 클럭씩 순차적인 시간적 차이를 가지고 있다.
즉, TA 신호 제어 장치내의 구성요소인 TA 신호 제어 및 출력부는 TA 신호 검출 및 가공부에서 전달되는 TA 신호들(TT1~TT8)을 서로 두개씩 조합하여 CPU 한 클럭 만큼의 시간적 차이를 가지고 CPU 한 클럭에서만 로우 상태를 유지하는 TA1 내지 TA 7을 만들어내는 것이다.
결과적으로 상기 TA1 내지 TA7은 CPU의 제어에 의해 최적의 TA 신호를 설정하기 위하여 각각 테스팅이 된 후 이 중에서 최적의 TA 신호를 설정하여 특정 IC와의 데이터 통신을 할 때에는 상기 설정된 TA 신호를 이용하게 된다.
상기와 같은 구성과 동작을 가지는 본 발명은 TA 신호 제어장치를 사용하여 기존의 시스템에서 여러 변수에 의해 발생될 수 있는 엑세스 time을 가지는 칩의 문제를 해결하기 위하여 각 칩 개발자가 제공하는 TA 신호를 사용시 CPU 클럭과 동기가 맞지 않아 사용에 여러 문제나 불편을 초래했었던 문제를 해결하는 효과를 가진다.
도 1은 종래의 전자적 장치에서 데이터 전송을 위한 구성도이다.
도 2는 본 발명에 적용되는 TA 신호 제어 장치의 구성도이다.
도 3은 본 발명인 TA 신호 제어 방법의 동작 흐름도이다.
도 4는 본 발명의 구성요소인 TA 신호 검출 및 가공부의 구성도이다.
도 5는 본 발명의 구성요소인 TA 신호 제어 및 출력부의 회로도이다.
도 6은 CPU의 최적의 TA 신호 설정을 위한 절차도이다.
도 7은 TA 신호 제어 장치 내에서 TA 신호의 파형 변화도이다.

Claims (5)

  1. 주변 어플리케이션 칩으로부터 입력된 TA 신호를 CPU 클럭과 동기화시키고 순차적으로 딜레이(Delay)되는 다수개의 TA 신호를 만드는 TA 신호 검출 및 가공부와;
    상기 TA 신호 검출 및 가공부에서 만들어지는 다수개의 TA 신호를 입력받아 CPU의 한 클럭에서만 로우(Low)로 유지하고, 순차적으로 딜레이(Delay)되는 다수개의 TA 신호를 만들어 CPU의 제어를 받아 CPU의 TA 입력 핀으로 선택 출력하는 TA 신호 제어 및 출력부;를 포함하여 이루어진 것을 특징으로 하는 TA 신호 제어 장치.
  2. 청구항 1에 있어서,
    상기 TA 신호 검출 및 가공부는 다수개의 딜레이(Delay)되는 TA 신호를 만들기 위하여 D-플립플롭으로 이루어진 것을 특징으로 하는 TA 신호 제어 장치.
  3. 청구항 1에 있어서,
    상기 TA 신호 제어 및 출력부는 CPU의 한 클럭에서만 로우를 유지하고 순차적으로 딜레이(Delay)되는 다수개의 TA 신호를 만들기 위해, 인에이블 신호가 High가 되는 경우에만 로우(Low)신호를 내보내는 tri-state buffer와, 상기 인에이블 신호로 동작하기 위한 신호를 만드는 OR 게이트와 인버터를 포함하여 이루어진 것을 특징으로 하는 TA 신호 제어 장치.
  4. 주변 어플리케이션 칩에서 입력되는 TA 신호를 TA 신호 검출 및 가공부에서 CPU 클럭에 동기를 맞추고 서로 시간적 차이를 가지는 다수개의 TA 신호를 만드는 1단계와;
    상기 CPU 클럭에 동기화되고 서로 시간적 차이를 가지는 다수개의 TA 신호가 TA 신호 제어 및 출력부에 입력되어 CPU의 한 클럭 동안만 High 또는 Low가 유지되는 신호로 만들어지는 2단계와;
    상기 TA 신호 제어 및 출력부에서 만들어지는 TA 신호를 CPU가 순서대로 테스팅을 하여 최적의 TA 신호를 설정하는 3단계;를 포함하여 이루어진 것을 특징으로 하는 TA 신호 제어 방법.
  5. 청구항 4에 있어서, 상기 최적의 TA 신호를 설정하는 3단계는,
    CPU가 TA 신호 중(TA1~TA7) 임의의 TA 신호를 선택하여 사용하는 1단계와;
    상기 임의의 TA 신호를 CPU가 입력받은 후 주변 어플리케이션의 메모리 영역에 임의의 값을 적고, 다시 상기 메모리 영역에 적은 임의의 값을 읽어 들이는 2단계와;
    상기 2단계 후, CPU가 상기 어플리케이션 칩 메모리 영역에 적은 임의의 값과 다시 읽어 들인 값을 비교하여 동일 여부를 판단하는 3단계와,
    상기 동일 여부 판단 결과, 동일한 경우에는 CPU가 상기 1단계에서 선택된 임의의 TA 신호를 최적의 TA 신호로 설정하고 동일하지 않은 경우에는 최적의 TA 신호를 설정할 때까지 다른 임의의 TA 신호를 선택 사용하여 상기 1단계 내지 3단계를 수행하는 4단계;를 포함하여 이루어진 것을 특징으로 하는 TA 신호 제어 방법.
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