KR20050018396A - 다층박막구조의 자유층을 갖는 자기터널 접합 구조체들 및이를 채택하는 자기 램 셀들 - Google Patents

다층박막구조의 자유층을 갖는 자기터널 접합 구조체들 및이를 채택하는 자기 램 셀들

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Abstract

다층박막구조의(laminated) 자유층을 갖는 자기 터널 접합 구조체 및 이를 채택하는 자기 램 셀을 제공한다. 상기 터널 접합 구조체에 있어서, 상기 자유층은 차례로 적층된 적어도 3개의 물질층들(three material layers)로 이루어진 다층박막구조층(a laminated layer)이다. 상기 3개의 물질층들은 적어도 두개의 다른 물질층들(at least two different material layers)이 교대로(alternately) 적층된 구조를 갖는다.

Description

다층박막구조의 자유층을 갖는 자기터널 접합 구조체들 및 이를 채택하는 자기 램 셀들{Magnetic tunnel junction structures having a laminated free layer and magnetic random access memory cells employing the same}
본 발명은 자기램 소자(magnetic random access memory device; MRAM device)에 관한 것으로, 특히 다층 박막구조의 자유층(a laminated free layer)을 갖는 자기터널 접합 구조체들 및 이를 채택하는 자기 램 셀들(magnetic random access memory cells; MRAM cells)에 관한 것이다.
자기 램 소자들은 저전압 및 고속에서 동작될 수 있는 비휘발성 기억 소자들로서 널리 사용되고 있다. 상기 자기 램 소자들의 단위 셀에 있어서, 데이타는 자기 저항체(magnetic resistor)의 자기 터널 접합 구조체(magnetic tunnel junction structure; MTJ structure) 내에 저장된다. 상기 자기 터널 접합(MTJ) 구조체는 제1 및 제2 강자성층들(ferromagnetic layers) 및 그들 사이에 개재된 터널링 절연층(tunneling insulation layer)을 포함한다. 자유층(free layer)이라고도 언급되는 상기 제1 강자성층의 자기 분극(magnetic polarization)은 상기 자기 터널 접합(MTJ) 구조체에 인가되는 외부 자계(external magnetic field)를 이용하여 변화시킬 수 있다. 상기 외부 자계는 상기 자기 터널 접합 구조체의 주위를 지나는 전류에 의해 유기될 수 있고, 상기 자유층의 자기 분극은 고정층(pinned layer)이라고도 언급되는 상기 제2 강자성층의 자기 분극에 평행하거나 반평행(anti-parallel)할 수 있다. 상기 자계를 생성시키기 위한 전류는 상기 자기 터널 접합 구조체의 주위에 배치된 디지트 라인(digit line) 및 비트라인(bit line)이라고 불리우는 도전층들을 통하여 흐른다.
양자역학(quantum mechanics)에 기초한 스핀트로닉스(spintronics)에 따르면, 상기 자유층 및 고정층 내의 자기 스핀들이 서로 평행하도록 배열된 경우에, 상기 자기 터널 접합 구조체를 통하여 흐르는 터널링 전류는 최대값을 보인다. 이에 반하여, 상기 자유층 및 고정층 내의 자기 스핀들이 서로 반평행하도록 배열된 경우에, 상기 자기 터널 접합 구조체를 통하여 흐르는 터널링 전류는 최소값을 보인다. 따라서, 상기 자기 램 셀의 데이타는 상기 자유층 내의 자기 스핀들의 방향에 따라 결정될 수 있다.
도 1a는 종래의 자기터널 접합 구조체를 도시한 단면도이다.
도 1a를 참조하면, 상기 종래의 자기터널 접합 구조체는 차례로 적층된 피닝층(a pinning layer; 1), 고정층(8), 터널링 절연층(9) 및 자유층(14)을 포함한다. 상기 피닝층(1)은 PtMn층과 같은 반강자성층(anti-ferromagnetic layer)이고, 상기 터널링 절연층(9)은 알루미늄 산화층과 같은 절연층이다. 상기 고정층(8)은 차례로 적층된 하부 강자성층(3), 금속층(5) 및 상부 강자성층(7)을 포함한다. 상기 하부 강자성층(3) 및 상부 강자성층(7)은 CoFe층으로 이루어지고, 상기 금속층(5)은 루테니움(Ru)층으로 이루어진다. 또한, 상기 자유층(14)은 차례로 적층된 하부 강자성층(11) 및 상부 강자성층(13)으로 구성된다. 상기 하부 강자성층(11)은 10Å의 두께를 갖는 CoFe층으로 형성되고, 상기 상부 강자성층(13)은 30Å의 두께를 갖는 NiFe층으로 형성된다. 상기 자유층(14), 특히 상기 상부 강자성층(13)은 30Å의 큰 두께를 갖는다. 일반적으로, 상기 강자성층들이 두꺼질수록 상기 강자성층들 내의 그레인들의 생성이 더욱 용이하다.
도 1b는 도 1a에 보여진 종래의 자기터널 접합 구조체의 자유층(14)의 평면도이다.
도 1b를 참조하면, 상기 자유층(14)은 외부자계(H)에 의해 자화된다. 상기 자유층(14)은 복수개의 자구들(domains; DM)로 이루어지고, 상기 자구들의 각각은 복수개의 그레인들로 구성될 수 있다. 이 경우에, 상기 각 자구들(DM)의 벌크영역 내에서의 자기 스핀들(BS)은 상기 외부자계(H)와 동일한 방향을 향하여 배열된다. 이에 반하여, 상기 자구들(DM) 사이의 경계 영역에 인접한 자기 스핀들(ES)은 도 1b에 도시된 바와 같이 상기 외부자계(H)에 평행하지 않을 수 있다. 결과적으로, 상기 복수개의 자구들(DM)을 갖는 상기 자유층(14)이 자기저항체에 채택되는 경우에, 상기 자기 저항체의 최대 저항 및 최소 저항 사이의 차이를 증가시키기는 데 한계가 있다. 이러한 불균일한 자화특성을 개선시키기 위해서는 상기 자유층(14) 내에 상기 자구들(DM) 사이의 경계 영역이 존재하지 않아야 한다. 다시 말해서, 균일한 자화특성을 얻기 위해서는 상기 자유층(14)이 하나의 단일 자구(a single domain)를 가져야 한다. 하나의 단일 자구(DM)를 갖는 상기 자유층(14)을 형성하기 위해서는 상기 그레인들의 크기를 감소시켜야 한다. 즉, 상기 자유층(14)의 자화 균일도를 향상시키기 위해서는 상기 자유층(14) 내의 그레인들의 성장을 억제시켜야 한다.
한편, 상기 복수개의 자구들(DM)을 갖는 상기 자유층(14) 내의 모든 자기 스핀들을 상기 외부 자계(H)에 평행하도록 배열시키기 위해서는 상기 외부 자계(H)를 크게(significantly) 증가시켜야 한다. 그러나, 상기 외부 자계(H)의 증가는 디지트라인 및 비트라인을 통하여 흐르는 쓰기 전류(writing current)의 증가로 이어지므로, 자기램 소자의 전력소모(power consumption)가 증가된다.
상기 자기램 소자는 복수개의 셀들을 포함하고, 상기 셀들의 각각은 도 1b에 보여진 바와 같은 자유층(14)을 갖는다. 이 경우에, 상기 자기램 소자 내의 모든 셀들은 상기 자구들(DM) 사이의 경계 영역들에 기인하여 불균일한 자화 특성을 보일 수 있다. 따라서, 하나의 선택된 셀 내에 원하는 정보를 저장시키기 위한 쓰기 동작 동안 비선택된 셀 내에 저장된 정보가 변할 수 있다.
상기 자기램 소자가 미국특허 공개번호 US 2002/0142490 A1 (U.S. Patent publication No. US 2002/0142490 A1)에 "자기 센서 및 그 제공방법(magnetic sensor and method of producing the same)"이라는 제목으로 사토(Sato) 등에 의해 개시된 바 있다. 사또 등에 따르면, 자기터널 접합 구조체의 자유층으로 800Å의 두께를 갖는 NiFe층이 채택된다. 이 경우에, 상기 NiFe층의 두께가 매우 크므로 상기 NiFe층 내에 그레인들이 성장되는 것을 방지하기가 어렵다.
본 발명이 이루고자 하는 기술적 과제는 그레인들의 성장을 억제시키기에 적합한 다층박막구조의 자유층을 갖는 자기터널 접합 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 균일한 자화 특성을 얻기에 적합한 다층박막구조의 자유층을 갖는 자기터널 접합 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 전력소모의 증가 없이 쓰기 여유도(writing margin)를 증가시키는 데 적합한 자기램 셀을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 다층박막구조의 자유층(a laminated free layer)을 갖는 자기터널 접합 구조체가 제공된다. 상기 다층박막구조의 자유층은 차례로 적층된 적어도 3개의 물질층들을 포함한다.
상기 적어도 3개의 물질층들은 적어도 두개의 다른 물질층들(at least two different material layers)이 교대로(alternately) 적층된 구조를 갖는다.
본 발명의 일 실시예에 따르면, 상기 적어도 두개의 다른 물질층들중 적어도 하나는 강자성층이다. 또한, 상기 적어도 두개의 다른 물질층들은 하부 물질층 및 상부 물질층으로 이루어진 두개의 다른 물질층들일 수 있다. 이에 더하여, 상기 자유층은 상기 하부 물질층들중 최하부층(lowermost layer)의 하부면에 접촉하는 초기 강자성층(an initial ferromagnetic layer)을 더 포함할 수 있다. 이와 마찬가지로, 상기 자유층은 상기 상부 물질층들중 최상부층(topmost layer) 상에 적층된 최종 강자성층(final ferromagnetic layer)을 더 포함할 수 있다. 상기 초기 강자성층은 그와 접촉하는 상기 하부 물질층과 다른 물질층이고, 상기 최종 강자성층은 그와 접촉하는 상기 상부 물질층과 다른 물질층이다.
본 발명의 다른 실시예에 따르면, 상기 하부 물질층 및 상기 상부 물질층은 각각 강자성층 및 비강자성 금속층(a non-ferromagnetic metal layer)일 수 있다. 이 경우에, 상기 강자성층은 CoFe층(a cobalt iron layer) 또는 NiFe층(a nickel iron layer)인 것이 바람직하고, 상기 비강자성 금속층은 탄탈륨층인 것이 바람직하다.
본 발명의 또 다른 실시예에 따르면, 상기 하부 물질층 및 상기 상부 물질층은 각각 하부 강자성층 및 상부 강자성층일 수 있다. 이 경우에, 상기 하부 강자성층 및 상기 상부 강자성층은 각각 NiFe층 및 CoFe층인 것이 바람직하다. 이에 더하여, 상기 자유층은 상기 NiFe층들중 최하부층(lowermost layer)의 하부면에 접촉하는 초기 CoFe층을 더 포함할 수 있다.
이와는 달리(alternatively), 상기 하부 강자성층은 NiFe층 또는 CoFe층일 수 있고, 상기 상부 강자성층은 CoFeB층일 수 있다. 이와는 반대로, 상기 하부 강자성층은 CoFeB층일 수 있고, 상기 상부 강자성층은 NiFe층 또는 CoFe층일 수 있다.
본 발명의 다른 양태에 따르면, 자기램 셀이 제공된다. 상기 자기램 셀은 반도체기판의 소정영역에 형성된 억세스 트랜지스터를 포함한다. 상기 억세스 트랜지스터는 서로 이격된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부를 가로지르는 워드라인을 구비한다. 상기 드레인 영역은 하부전극에 전기적으로 접속된다. 상기 하부전극 상부에 상부전극이 배치된다. 상기 상부전극은 비트라인에 전기적으로 접속된다. 상기 비트라인은 상기 워드라인의 상부를 가로지르도록 배치된다. 상기 워드라인에 평행하도록 디지트라인이 배치된다. 상기 하부전극 및 상기 상부전극 사이에 자기터널 접합 구조체가 개재된다. 상기 자기터널 접합 구조체는 상기 디지트 라인으로부터 절연된다. 상기 자기터널 접합 구조체는 차례로 적층된 피닝층, 고정층, 터널링 절연층 및 다층박막구조의 자유층을 구비한다. 상기 다층박막구조의 자유층은 차례로 적층된 적어도 3개의 물질층들로 구성된다. 상기 적어도 3개의 물질층들은 적어도 두개의 다른 물질층들(at least two different material layers)이 교대로(alternately) 적층된 구조를 갖는다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 예를 들면, 본 발명은 자기램 셀의 자유층뿐만 아니라 고정층에도 적용하는 것이 가능하다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 일반적인 자기저항체와 아울러서 그것의 주변에 배치된 비트라인 및 디지트라인을 도시한 평면도이고, 도 3은 도 2의 절단선 Ⅰ-Ⅰ에 따라 취해진 단면도이다.
도 2 및 도 3을 참조하면, 반도체기판(21) 상에 제1 층간절연막(23)이 적층된다. 상기 제1 층간절연막(23) 상에 x축과 평행한 디지트라인(DL)이 배치된다. 상기 디지트라인(DL)을 갖는 반도체기판의 전면은 제2 층간절연막(25)으로 덮여진다. 상기 제2 층간절연막(25) 상에 상기 디지트라인(DL)의 소정영역과 중첩하는 자기저항체(magnetic resistor; MR)가 배치된다. 결과적으로, 상기 자기저항체(MR)는 상기 제2 층간절연막(25)에 의해 상기 디지트라인(DL)으로부터 절연된다. 상기 저항체(MR)는 차례로 적층된 하부전극(27), 자기터널 접합 구조체(36) 및 상부전극(37)을 포함한다. 또한, 상기 자기터널 접합 구조체(36)는 차례로 적층된 피닝층(a pinning layer; 29), 고정층(a pinned layer; 31), 터널링 절연층(33) 및 자유층(a free layer; 35)를 포함한다. 상기 피닝층(29)은 PtMn층과 같은 반강자성층이고, 상기 고정층(31) 및 자유층(35)은 강자성층이다.
상기 고정층(31) 내의 자기 스핀들(31s)은 200℃ 내지 300℃의 온도에서 실시되는 열처리 공정 및 상기 열처리 공정 동안 상기 반도체기판(21)에 인가되는 외부 자계를 통하여 원하는 방향을 향하여 배열 및 고정된다. 상기 열처리 공정 후에 상기 고정층(31)에 새로운 외부 전계가 인가될지라도, 상기 고정된 스핀들(31s)은 더 이상 회전하지 않는다. 이는, 상기 고정층(31)과 직접 접촉하고 반강자성층에 해당하는 상기 피닝층(29)의 존재에 기인한다.
상기 자유층(35) 내의 자기 스핀들(35s) 역시 상기 열처리 공정 동안 상기 고정층(31) 내의 고정된 스핀들과 평행한 방향을 향하여 일시적으로(temporarily) 배열된다. 그러나, 상기 자유층(35) 내의 자기 스핀들(35s)은 상기 열처리 공정 후에 그들의 안정된 상태로 되돌아간다(go back). 즉, 상기 자계를 동반하는 상기 열처리 공정은 상기 자유층(35) 내의 자기 스핀들(35s)을 영구적으로(permanently) 구속하지 않는다. 오히려, 상기 자유층(35) 내의 자기 스핀들(35s)의 배열 방향은 그것의 형태(shape)에 의존하는 경향을 보인다. 구체적으로, 상기 자유층(35)이 도 2에 보여진 바와 같이 길이(L) 및 폭(W)을 갖는 직사각형의 평면도(rectangular-shaped top view)를 보이는 경우에, 상기 자유층(35) 내의 자기 스핀들(35s)은 어떠한 외부 자계 없이도 상기 길이 방향, 즉 상기 디지트라인(DL)에 평행하도록 배열되는 경향이 있다. 따라서, 상기 자유층(35)의 길이방향(도 2의 x축 방향)에 평행한 외부 자계는 이지 자계(easy magnetic field; Heasy)라고 불리우고, 상기 자유층(35)의 폭 방향(도 2의 y축 방향)에 평행한 외부 자계는 하드 자계(hard magnetic field; Hhard)라 불리운다.
상기 자기 저항체(MR)를 갖는 반도체기판의 전면은 제3 층간절연막(39)으로 덮여진다. 상기 제3 층간절연막(39) 상에 상기 디지트라인(DL)의 상부를 가로지르도록 비트라인(BL)이 배치된다. 상기 비트라인(BL)은 상기 제3 층간절연막(39)을 관통하는 비트라인 콘택홀을 통하여 상기 상부전극(37)에 전기적으로 접속된다. 결과적으로, 상기 하드 자계(Hhard)는 상기 디지트라인(DL)을 통하여 흐르는 디지트라인 전류(IDL)에 기인하여 생성되고, 상기 이지 자계(Heasy)는 상기 비트라인(BL)을 통하여 흐르는 비트라인 전류(IBL)에 기인하여 생성된다.
상기 고정된 스핀들(31s)이 도 2 및 도 3에 보여진 바와 같이 양의 x축 방향을 향하여 배열된 경우에, 상기 자유층(35) 내의 자기 스핀들(35s)은 상기 비트라인 전류(IBL)의 방향에 따라 상기 고정된 스핀들(31s)에 평행하거나 반평행하도록 배열될 수 있다. 예를 들면, 상기 비트라인 전류(IBL)가 도 3에 보여진 제1 방향(V1)을 향하여 흐르는 경우에, 상기 자유층(35) 내의 자기 스핀들(35s)은 상기 고정된 스핀들(31s)에 평행하도록 배열된다. 이에 따라, 상기 자기저항체(MR)는 최소 저항값을 갖는다. 이와 반대로, 상기 비트라인 전류(IBL)가 상기 제1 방향(V1)에 반대되는 제2 방향(V2)을 향하여 흐르는 경우에, 상기 자유층(35) 내의 자기 스핀들(35s)은 상기 고정된 스핀들(31s)에 반평행하도록 회전한다. 이에 따라, 상기 자기 저항체(MR)는 최대 저항값을 갖는다.
도 4는 이상적인 자기터널 접합 구조체 및 종래의 자기터널 접합 구조체의 히스테리시스 루프 특성들을 도시한 그래프이다. 도 4에 있어서, 가로축은 이지 자계(Heasy)를 나타내고, 세로축은 자기저항체의 전기적인 저항(RM)를 나타낸다. 또한, 점선(P)은 종래의 자기터널 접합 구조체의 히스테리시스 루프 곡선을 나타낸다.
도 4를 참조하면, 이상적인 자기저항체의 자유층 내의 자기 스핀들은 제1 이지 자계(H1)에서 그것의 고정층 내의 고정된 스핀들과 반평행하도록 배열된다. 상기 자유층 내의 자기 스핀들을 상기 고정된 스핀들에 반평행하도록 배열시키기 위해서는 도 3을 참조하여 설명된 바와 같이 상기 자기저항체에 전기적으로 연결된 비트라인에 제1 쓰기 전류를 가한다. 그 결과, 상기 이상적인 자기저항체는 스위치되어 최대 저항값(Rmax)을 보인다. 이어서, 상기 이상적인 자기저항체에 상기 제1 이지 자계(H1)와 반대 방향(opposite direction)을 갖는 제2 이지 자계(H2)를 인가하면, 상기 자유층 내의 자기 스핀들은 180°만큼 회전한다. 상기 제2 이지 자계(H2) 역시 도 3을 참조하여 설명된 바와 같이 상기 자기저항체에 전기적으로 연결된 비트라인에 상기 제1 쓰기 전류에 반대되는 제2 쓰기 전류를 가함으로써 생성된다. 그 결과, 상기 자유층 내의 자기 스핀들은 상기 고정층 내의 고정된 스핀들과 평행하도록 배열되고, 상기 이상적인 자기저항체는 최소 저항값(Rmin)을 보인다. 즉, 상기 이상적인 자기저항체는 다시 스위치되어 초기 상태로 되돌아간다. 상기 제1 및 제2 이지 자계들(H1, H2) 사이의 차이값(Q)는 도 2 및 도 3에서 설명된 하드 자계(Hhard)에 영향을 받는다. 즉, 상기 하드 자계(Hhard)가 증가할수록 상기 차이값(Q)는 감소한다. 구체적으로, 상기 자유층 내의 자기 스핀들이 180°만큼 회전하기 위해서는 상기 자유층 내의 자기 스핀들이 우선적으로 90°만큼 회전되어야 한다. 이 경우에, 상기 이지 자계가 약할지라도, 상기 자유층 내의 자기 스핀들은 상기 하드 자계(Hhard)의 존재에 기인하여 쉽게 회전된다.
한편, 종래의 자기저항체의 자유층은 도 1a 및 도 1b를 참조하여 설명된 바와 같이 복수개의 자구들(MD)로 구성된다. 이 경우에, 상기 종래의 자기 저항체에 상기 제1 이지 자계(H1)가 인가되면, 상기 종래의 자기 저항체는 상기 이상적인 자기저항체와는 달리 상기 최대 저항값(Rmax)을 보이지 않는다. 이는, 상기 종래의 자기 저항체에 상기 제1 이지 자계(H1)가 인가될지라도 상기 자유층 내의 자구들 사이의 경계 영역들에 인접한 자기 스핀들이 상기 제1 이지 자계(H1)에 완전히 평행하도록 회전하지 않기 때문이다. 이러한 비평행 자기 스핀들(non parallel magnetic spins)을 상기 제1 이지 자계(H1)에 완전히 평행하도록 배열시키기 위해서는 도 4에 보여진 바와 같이 상기 종래의 자기 저항체에 상기 제1 이지 자계(H1)보다 더 강한 제3 이지 자계(H3)가 인가되어야 한다. 결과적으로, 상기 종래의 자기저항체의 히스테리시스 루프 곡선(P)은 상기 제1 이지 자계(H1) 및 상기 제3 이지 자계(H3) 사이의 이지 자계에서 상기 최소 저항값(Rmin) 및 상기 최대 저항값(Rmax) 사이의 저항값을 보이는 영역(K)을 갖는다. 이러한 현상은 킹크 현상(kink phenomenon)이라 불리운다.
도 5는 하드 자계(Hhard; hard magnetic field) 및 이지 자계(Heasy; easy magnetic field)에 따른 이상적인 자기터널 접합 구조체의 스위칭 특성을 도시한 그래프이다. 도 5에 있어서, 가로축은 이지 자계(Heasy)를 나타내고, 세로축은 하드 자계(Hhard)를 나타낸다.
도 5를 참조하면, 상기 가로축 상의 자계(HME)는 상기 이상적인 자기터널 접합 구조체의 자유층 내의 자기 스핀들을 어떠한 하드 자계의 도움 없이 180°회전시키는데 요구되는 최소 이지 자계(minimum easy magnetic field)에 해당하고, 상기 세로축 상의 자계(HMH)는 상기 이상적인 자기터널 접합 구조체의 자유층 내의 자기 스핀들을 어떠한 이지 자계의 도움 없이 180°회전시키는데 요구되는 최소 하드 자계(minimum hard magnetic field)에 해당한다. 따라서, 도 5의 제1 사분면(a first quadrant) 내에서, 상기 최소 자계들(HME, HMH) 사이에 쓰기 영역(writing region; WR)을 한정하는 경계 영역(border region), 즉 경계선(border line; BDL)이 존재한다.
상기 쓰기 영역(WR) 내의 어느 한 점의 좌표에 대응하는 이지 자계 및 하드 자계가 상기 이상적인 자기터널 접합 구조체에 인가되는 경우에, 상기 이상적인 자기터널 접합 구조체는 스위칭된다. 예를 들면, 도 5의 점(P1)의 좌표에 대응하는 20(Asteroid; Oe)의 이지 자계 및 20(Oe)의 하드 자계가 상기 이상적인 자기터널 접합 구조체에 인가되면, 상기 이상적인 자기터널 접합 구조체는 스위칭된다.
도 5에 보여진 스위칭 특성을 갖는 복수개의 이상적인 자기터널 접합 구조체들중 어느 하나만을 선택적으로 스위칭시키기 위해서는 상기 선택된 자기터널 접합 구조체를 공유하는 비트라인 및 디지트라인을 통하여 흐르는 쓰기 전류가 상기 최소 자계들(HME, HMH)보다 강한 자계를 생성시키지 않아야 한다. 이는, 상기 선택된 자기터널 접합 구조체를 공유하는 비트라인 및 디지트라인중 적어도 어느 하나를 통하여 흐르는 쓰기 전류가 상기 최소 이지 자계(HME) 또는 상기 최소 하드 자계(HMH)보다 강한 자계를 생성시키는 경우에, 비선택된 자기터널 접합 구조체가 스위칭될 수 있기 때문이다. 예를 들면, 상기 선택된 자기터널 접합 구조체에 연결된 선택된 비트라인을 통하여 흐르는 전류가 상기 최소 이지 자계(HME)보다 강한 이지 자계(Heasy)를 생성시키는 경우에, 상기 선택된 비트라인에 접속된 비선택된 자기터널 접합 구조체들은 그들의 주변에 배치된 디지트라인들을 통하여 흐르는 전류의 크기에 관계 없이 스위칭된다. 이와 마찬가지로, 상기 선택된 자기터널 접합 구조체의 주위를 지나는 선택된 디지트 라인을 통하여 흐르는 전류가 상기 최소 하드 자계(HMH)보다 강한 하드 자계(Hhard)를 생성시키는 경우에, 상기 선택된 디지드 라인을 따라 배치된 비선택된 자기터널 접합 구조체들은 그들에 접속된 비트라인들을 통하여 흐르는 전류의 크기에 관계없이 스위칭된다.
도 6a는 하드 자계(Hhard; hard magnetic field) 및 이지 자계(Heasy; easy magnetic field)에 따른 실제의 자기터널 접합 구조체들의 스위칭 특성들을 도시한 그래프이다.
도 6a를 참조하면, 상기 실제의 자기터널 접합 구조체들은 도 1a, 도 1b 및 도 4를 참조하여 설명된 바와 같이 불균일한 히스테리시스 특성들은 물론 킹크 현상들을 보일 수 있다. 그 결과, 도 6a에 보여진 바와 같이 읽기 영역 및 쓰기 영역 사이의 경계 영역의 폭(IW)이 증가된다. 상기 경계 영역의 폭(IW)의 증가는 쓰기 영역 및 읽기 영역을 감소시키는 결과를 초래한다. 즉, 읽기 여유도 및 쓰기 여유도가 감소된다. 예를 들면, 도 6의 점(P2)의 좌표에 상응하는 20(Oe)의 이지 자계 및 20(Oe)의 하드 자계가 각각 상기 실제의 자기터널 접합 구조체들중 선택된 하나를 공유하는 비트라인 및 디지트라인을 통하여 생성될지라도, 상기 선택된 자기터널 접합 구조체는 스위칭되지 않을 수도 있다. 결과적으로, 상기 실제의 자기터널 접합 구조체들을 갖는 자기램의 성공적인 쓰기 동작(successful writing operation)을 구현하기 위해서는 쓰기 모드에서(in a writing mode) 요구되는 디지트라인 전류 및/또는 비트라인 전류를 증가시켜야 한다.
상술한 바와 같은 실제의 자기터널 접합 구조체들의 불균일한 히스테리시스 특성들에 기인하는 문제점은 도 6b를 참조하여 좀 더 구체적으로 설명될 수 있다.
도 6b는 불균일한 히스테리시스 특성들을 보이는 두개의 자기터널 접합 구조체들을 예로 하여 쓰기 동작(writing operation)의 문제점을 구체적으로 설명하기 위한 하드 자계 대 이지 자계 특성곡선들(hard magnetic field vs. easy magnetic field characteristic curves)을 도시한 그래프이다.
도 6b를 참조하면, 제1 자기터널 접합 구조체(MTJ1)는 제1 최소 하드 자계(HMH') 및 제1 최소 이지 자계(HME')를 갖고, 제2 자기터널 접합 구조체(MTJ2)는 상기 제1 최소 하드 자계(HMH')보다 강한 제2 최소 하드 자계(HMH") 및 상기 제1 최소 이지 자계(HME')보다 강한 제2 최소 이지 자계(HME")를 갖는다. 특히, 상기 제1 및 제2 자기터널 접합 구조체들(MTJ1, MTJ2)의 히스테리시스 특성들 사이의 균일도가 현저히 불량하다면, 상기 제2 자기터널 접합 구조체(MTJ2)를 스위칭시키기 위한 동작점(operating point; P3)의 이지 자계 및 하드 자계는 각각 도 6b에 보여진 바와 같이 상기 제1 최소 이지 자계(HME') 및 상기 제1 최소 하드 자계(HMH')보다 클 수 있다. 이 경우에, 상기 제1 및 제2 자기터널 접합 구조체들(MTJ1, MTJ2)이 하나의 비트라인 또는 하나의 디지트라인을 공유한다면, 상기 제2 자기터널 접합 구조체(MTJ2)를 선택적으로 스위칭시키는 동안 상기 제1 자기터널 접합 구조체(MTJ1) 역시 스위칭된다.
결론적으로, 비선택된 자기터널 접합 구조체들의 스위칭 동작 없이 하나의 자기터널 접합 구조체만을 선택적으로 스위칭시키기 위해서는 모든 자기터널 접합 구조체들의 히스테리시스 균일도가 개선되어야 한다. 가장 바람직하게는, 상기 모든 자기터널 접합 구조체들이 동일한 히스테리시스 특성을 보여야 한다.
도 7a는 본 발명에 따른 자기터널 접합 구조체를 채택하는 자기램 셀의 등가회로도이다.
도 7a를 참조하면, 상기 자기램 셀은 하나의 억세스 트랜지스터(TA)를 포함한다. 상기 억세스 트랜지스터(TA)는 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 드레인 영역 사이의 채널을 제어하는 게이트 전극을 구비한다. 상기 게이트 전극은 연장되어 워드라인(WL) 역할을 한다. 상기 드레인 영역은 자기저항체(MR1)의 일 단자(one terminal; 하부전극)에 전기적으로 연결되고, 상기 자기저항체(MR1)의 타 단자(the other terminal; 상부전극)는 비트라인(BL)에 전기적으로 접속된다. 상기 자기저항체(MR1)는 상기 단자들 사이에 개재된 자기터널 접합 구조체를 구비한다. 이에 더하여, 상기 자기저항체(MR1)에 인접하도록 디지트 라인(DL)이 배치된다. 상기 디지트라인(DL)은 상기 자기저항체(MR1)로부터 절연되고 상기 워드라인(WL)에 평행하도록 배치될 수 있다.
도 7b는 도 7a의 자기램 셀에 채택된 자기터널 접합 구조체를 도시한 단면도이다.
도 7b를 참조하면, 반도체기판(51) 상에 층간절연막(53)이 적층된다. 상기 층간절연막(53)의 소정영역 상에 도 7a에 보여진 자기저항체(MR1)가 배치된다. 상기 자기저항체(MR1)는 차례로 적층된 하부전극(55), 자기터널 접합 구조체(75) 및 상부전극(77)을 포함한다. 상기 자기터널 접합 구조체(75)는 차례로 적층된 피닝층(57), 고정층(64), 터널링 절연층(65) 및 자유층(73)을 구비한다. 상기 피닝층(57)은 적어도 하나의 반강자성층(anti-ferromagnetic layer)으로 구성된다. 예를 들면, 상기 피닝층(57)은 PtMn층, IrMn층 및 FeMn층으로 이루어진 일 군으로부터 선택된 적어도 하나일 수 있다. 상기 고정층(64)은 강자성층을 포함한다. 예를 들면, 상기 고정층(64)은 차례로 적층된 하부 CoFe층(59), 루테니움층(61) 및 상부 CoFe층(63)으로 구성될 수 있다. 또한, 상기 터널링 절연층(65)은 알루미늄 산화층과 같은 절연층일 수 있다.
상기 자유층(73)은 차례로 적층된 적어도 3개의 물질층들을 갖는 다층박막구조층(a laminated layer)이다. 상기 적어도 3개의 물질층들은 적어도 두개의 다른 물질층들이 교대로(alternately) 적층된 구조를 가질 수 있다. 예를 들면, 상기 적어도 두개의 다른 물질층들이 CoFe층 및 NiFe층과 같은 두개의 강자성층들인 경우에, 상기 자유층(73)은 차례로 적층된 하부 CoFe층, 중간 NiFe층 및 상부 CoFe층으로 구성되거나 차례로 적층된 하부 NiFe층, 중간 CoFe층 및 상부 NiFe층으로 구성될 수 있다.
더 나아가서, 상기 자유층(73)은 하부 물질층(69) 및 상부 물질층(71)이 번갈아가면서 반복적으로(alternately and repeatedly) 적어도 2회 적층된 구조를 가질 수 있다. 즉, 상기 자유층(73)은 상기 하부 물질층(69) 및 상기 상부 물질층(71)으로 구성된 조합층(combination layer; 72)이 적어도 2회 적층된 구조를 가질 수 있다. 상기 물질층들(69, 71)의 각각은 상기 자유층(73)이 가능한 하나의 자구를 갖도록 얇은 두께를 갖는 것이 바람직하다. 다시 말해서, 상기 물질층(69, 71)의 각각은 상기 자유층(73) 내에 존재하는 그레인들의 성장을 억제시킬 수 있는 얇은 두께를 갖는 것이 바람직하다. 예를 들면, 상기 물질층들(69, 71)의 각각은 10Å보다 작은 두께를 갖는 것이 바람직하다. 이는, 상기 물질층들(69, 71)중 적어도 어느 하나가 두꺼우면, 상기 두꺼운 물질층 내의 그레인들이 쉽게 성장되기 때문이다. 상기 그레인들의 성장은 상기 자유층(73)의 자화 특성(magnetization characteristic), 특히 자화 균일도(magnetization uniformity)의 현저한 저하로 이어진다. 따라서, 상기 자유층(73) 내의 그레인들의 성장을 억제시키기 위해서는 상기 자유층(73)이 상술한 바와 같이 적어도 두개의 얇고 다른 물질층들이 번갈아가면서 반복적으로 적층된 다층박막구조(laminated structure)를 갖는 것이 바람직하다. 이 경우에, 상기 자유층(73)은 그들을 구성하는 얇은 물질층들 사이에 존재하는 불연속적인 경계면들(discontinuous interfaces)을 갖고, 상기 불연속적인 경계면들은 상기 각 물질층들 내의 그레인들의 추가성장(additional growth)을 억제시킨다. 결과적으로, 상기 자유층(73)이 상술한 다층박막구조를 갖는 경우에, 상기 자유층(73)은 특정 크기(specific size)보다 작은 균일한 그레인들을 가질 수 있다.
한편, 상기 적어도 두개의 다른 물질층들중 적어도 하나는 강자성층이어야 한다. 다시 말해서, 하부 물질층들(69) 및 상기 상부 물질층들(71)은 각각 강자성층 및 비강자성 금속층일 수 있다. 예를 들면, 상기 하부 물질층들(69)은 NiFe층 또는 CoFe층과 같은 강자성층일 수 있고, 상기 상부 물질층들(71)은 탄탈륨층과 같은 비강자성 금속층일 수 있다. 이 경우에, 상기 터널링 절연층(65)의 상부면은 상기 하부 물질층들(69)중 최하부층, 즉 상기 강자성층과 직접 접촉하는 것이 바람직하다. 이는, 상기 탄탈륨층과 같은 비강자성 금속층이 상기 터널링 절연층(71)과 직접 접촉하는 경우에 상기 자유층(73)의 자화 효율(magnetization efficiency)이 저하될 수 있기 때문이다. 또한, 상기 강자성층은 상기 비강자성 금속층보다 두꺼운 것이 바람직하다.
이와는 달리(alternatively), 상기 하부 물질층들(69) 및 상기 상부 물질층들(71)은 각각 하부 강자성층 및 상부 강자성층일 수 있다. 예를 들면, 상기 하부 물질층들(69) 및 상기 상부 물질층들(71)은 각각 NiFe층 및 CoFe층일 수 있다. 이 경우에, 상기 NiFe층은 10Å보다 작은 두께를 갖고 상기 CoFe층은 5Å보다 작은 두께를 갖는 것이 바람직하다. 또한, 상기 CoFe층은 상기 NiFe층보다 얇은 것이 바람직하다. 상기 CoFe층은 도 4에 보여진 최대 저항값(Rmax) 및 최소 저항값(Rmin) 사이의 차이를 증가시키는 데 기여를 하고, 상기 NiFe층은 도 4에 보여진 히스테리시스 루프의 폭(Q)을 감소시키는 데 기여를 한다. 즉, 상기 CoFe층은 자기램 소자의 읽기 모드에서 센싱 여유도를 증가시키는 역할을 하고, 상기 NiFe층은 상기 자기램 소자의 쓰기 모드에서 전력소모를 감소시키는 역할을 한다.
이에 더하여, 상기 자유층(73)은 상기 하부 물질층들(69)중 최하부층(lowermost layer)의 하부면에 접촉하는 초기 강자성층(67a)을 더 포함할 수 있다. 이 경우에, 상기 초기 강자성층(67a)은 상기 최하부층과 다른 물질층인 것이 바람직하다. 예를 들면, 상기 하부 물질층들(69) 및 상기 상부 물질층들(71)이 각각 NiFe층 및 CoFe층인 경우에, 상기 초기 강자성층(67a)은 CoFe층인 것이 바람직하다.
더 나아가서, 상기 자유층(73)은 상기 상부 물질층들(71)중 최상부층(topmost layer)의 상부면에 접촉하는 최종 강자성층(69b)을 더 포함할 수 있다. 이 경우에, 상기 최종 강자성층(67b)은 상기 최상부층과 다른 물질층인 것이 바람직하다. 예를 들면, 상기 하부 물질층들(69) 및 상기 상부 물질층들(71)이 각각 NiFe층 및 CoFe층인 경우에, 상기 최종 강자성층(67b)은 NiFe층인 것이 바람직하다.
또한, 상기 하부 물질층들(69)은 NiFe층 또는 CoFe층과 같은 강자성층일 수 있고 상기 상부 물질층들(71)은 CoFeB층과 같은 비정질 강자성층일 수 있다. 이와는 반대로, 상기 하부 물질층들(69)은 CoFeB층과 같은 비정질 강자성층일 수 있고 상기 상부 물질층들(71)은 NiFe층 또는 CoFe층과 같은 강자성층일 수 있다. 여기서, 상기 CoFeB층은 그것의 두께에 관계없이 항상 비정질 상태를 유지하는 성질을 갖는다. 따라서, 상기 CoFeB층은 약 40Å의 두께를 가질 수도 있다.
도 7c는 도 7b의 자기저항체(MR1)를 채택하는 자기램 셀의 단면도이다.
도 7c를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(도시하지 않음)이 배치되고, 상기 소자분리막은 셀 활성영역을 한정한다. 상기 셀 활성영역 내에 서로 이격된 소오스 영역(S) 및 드레인 영역(D)이 배치된다. 상기 소오스 영역(S) 및 드레인 영역(D) 사이의 채널 영역 상부에 게이트 전극, 즉 워드라인(WL)이 배치된다. 상기 워드라인(WL)은 상기 셀 활성영역을 가로지르도록 연장될 수 있다. 상기 워드라인(WL), 소오스 영역(S) 및 드레인 영역(D)은 도 7a의 억세스 트랜지스터(TA)를 구성한다.
상기 억세스 트랜지스터(TA)를 갖는 반도체기판은 제1 층간절연막(53a)으로 덮여진다. 상기 제1 층간절연막(53a) 상에 소오스 전극(103s) 및 하부 드레인 패드(103d)가 배치된다. 상기 소오스 전극(103s)은 상기 제1 층간절연막(53a)을 관통하는 소오스 콘택 플러그(101s)를 통하여 상기 소오스 영역(S)에 전기적으로 접속되고, 상기 하부 드레인 패드(103d)는 상기 제1 층간절연막(53a)을 관통하는 하부 드레인 콘택 플러그(101d)를 통하여 상기 드레인 영역(D)에 전기적으로 접속된다. 상기 소오스 전극(103s) 및 하부 드레인 패드(103d)를 갖는 반도체기판은 제2 층간절연막(53b)으로 덮여진다. 상기 제2 층간절연막(53b) 상에 디지트 라인(DL) 및 상부 드레인 패드(107)가 배치된다. 상기 디지트 라인(DL)은 상기 워드라인(WL)에 평행하도록 배치된다. 상기 상부 드레인 패드(107)는 상기 제2 층간절연막(53b)을 관통하는 상부 드레인 콘택 플러그(105)를 통하여 상기 하부 드레인 패드(103d)에 전기적으로 접속된다. 상기 상부 드레인 패드(107)는 상기 제1 및 제2 층간절연막들(53a, 53b)을 관통하는 하나의 드레인 콘택 플러그를 통하여 상기 드레인 영역(D)에 전기적으로 접속될 수도 있다.
상기 디지트 라인(DL) 및 상부 드레인 패드(107)를 포함하는 반도체기판은 제3 층간절연막(53c)으로 덮여진다. 상기 제1 내지 제3 층간절연막들(53a, 53b, 53c)은 층간절연막(53)을 구성한다. 상기 제3 층간절연막(53c) 상에 하부전극(55)이 배치된다. 상기 하부전극(55)의 일 단은 상기 디지트 라인(DL)에 중첩되고, 상기 디지트 라인(DL)의 타 단은 상기 제3 층간절연막(53c)을 관통하는 하부전극 콘택 플러그(109)를 통하여 상기 상부 드레인 패드(107)에 전기적으로 접속된다.
상기 하부전극(55) 상에 도 7b에 보여진 자기터널 접합 구조체(75)가 적층되고, 상기 자기터널 접합 구조체(75) 상에 상부전극(77)이 적층된다. 상기 하부전극(55), 자기터널 접합 구조체(75) 및 상부전극(77)은 자기 저항체(MR1)를 구성한다. 상기 자기터널 접합 구조체(75)는 도 7b에 보여진 바와 같이 차례로 적층된 피닝층(57), 고정층(64), 터널링 절연층(65) 및 자유층(73)을 포함한다. 상기 자기 저항체(MR1)를 갖는 반도체기판은 상부 층간절연막(111)으로 덮여진다. 상기 상부 층간절연막(111)은 상기 상부전극(77)을 노출시키도록 평탄화될 수 있다. 상기 노출된 상부전극(77)은 상기 상부 층간절연막(111) 상에 배치된 비트라인(BL)에 전기적으로 접속된다. 상기 비트라인(BL)은 상기 디지트라인(DL) 및 상기 워드라인(WL)의 상부를 가로지르도록 배치된다.
상기 자기 저항체(MR1)는 도 2에 보여진 바와 같이 상기 디지트라인(DL)에 평행하도록 배열될 수 있다. 이와는 달리, 상기 자기 저항체(MR1)는 상기 비트라인(BL)에 평행하도록 배열될 수도 있다. 본 실시예에서, 상기 자기저항체(MR1)는 설명의 편의를 도모하기 위하여 상기 디지트라인(DL)에 평행하도록 배열된 것으로 가정한다. 이 경우에, 이지 자계는 상기 비트라인(BL)을 통하여 흐르는 전류에 의해 유기되고, 하드 자계는 상기 디지트 라인(DL)을 통하여 흐르는 전류에 의해 유기된다.
이제, 도 7c에 도시된 자기램 셀을 선택적으로 구동시키는 방법을 설명하기로 한다.
먼저, 도 7c의 자기램 셀 내에 정보를 저장시키기 위한 쓰기 동작을 설명하기로 한다. 상기 쓰기 동작은 도 2 및 도 3을 참조하여 자세히 설명된 바와 같이 상기 비트라인(BL) 및 디지트라인(DL) 내부로 각각 적절한 비트라인 전류 및 적절한 디지트라인 전류를 가하여(forcing) 상기 자기저항체(MR1)의 자유층(73) 내의 자기 스핀들을 원하는 방향으로 배열시킴으로써 이루어진다. 이 경우에, 상기 비트라인 전류에 의해 유기되는 이지 자계가 상기 자유층(73) 내의 자기 스핀들의 배열 방향에 직접적으로 영향을 준다. 따라서, 상기 비트라인 전류의 방향에 따라서 상기 자기저항체(MR1)는 최소 저항값 또는 최대 저항값을 갖는다.
다음에, 상기 자기램 셀의 읽기 동작은 상기 억세스 트랜지스터(TA)를 턴온시키고 상기 비트라인(BL)에 읽기 전압(read voltage)을 인가한 후에, 상기 비트라인(BL)을 통하여 흐르는 전류를 감지 증폭기(sense amplifier; 도시하지 않음)를 사용하여 검출(detect)함으로써 이루어진다. 상기 억세스 트랜지스터(TA)는 상기 소오스 전극(103s) 및 상기 반도체기판(51)을 접지시키고 상기 워드라인(WL)에 문턱전압보다 높은 전압을 인가함으로써 턴온된다. 따라서, 상기 자기저항체(MR1)의 저항값에 따라 상기 비트라인(BL)을 통하여 흐르는 전류가 결정된다. 즉, 상기 자기램 셀은 상기 자기저항체(MR1)의 전기적인 저항의 크기(magnitude)에 따라 논리 "0" 또는 논리 "1"에 해당하는 정보를 갖는다. 예를 들어, 상기 자기저항체(MR1)가 최대 저항값을 갖는다면, 상기 비트라인(BL), 상기 자기저항체(MR1), 상기 억세스 트랜지스터(TA) 및 상기 소오스 전극(103s)을 통하여 흐르는 전류는 최소 전류에 해당한다. 이 경우에, 상기 비트라인(BL)에 접속된 감지증폭기는 논리 "1"(또는 논리 "0")에 상응하는 전압, 예컨대 전원 전압(power source voltage)을 자기램 소자의 출력 패드로 출력시킨다. 이와는 반대로, 상기 자기저항체(MR1)가 최소 저항값을 갖는다면, 상기 비트라인(BL) 및 상기 억세스 트랜지스터(TA)를 통하여 흐르는 전류는 최대 전류에 해당한다. 이 경우에, 상기 감지증폭기는 논리 "0"(또는 논리 "1")에 해당하는 전압, 즉 접지전압을 자기램 소자의 출력 패드로 출력시킨다.
<실험예들; examples>
도 8은 도 1a에 보여진 종래의 자기터널 접합 구조체들 및 도 7b에 보여진 본 발명에 따른 자기터널 접합 구조체들의 히스테리시스 특성들의 측정결과들을 도시한 그래프이다. 도 8의 그래프에 있어서, 가로축은 이지 자계(Heasy)를 나타내고, 세로축은 상기 자기터널 접합 구조체의 표준화된 저항(normalized resistance; R)을 나타낸다. 도 8의 그래프에서, 제1 히스테리시스 곡선(101)은 종래의 기술에 따른 100개의 자기터널 접합 구조체들의 평균 히스테리시스 특성에 해당하고, 제2 히스테리시스 곡선(103)은 본 발명에 따른 100개의 자기터널 접합 구조체들의 평균 히스테리시스 특성에 해당한다. 상기 히스테리시스 특성들은 하드 자계(hard magnetic field)의 인가 없이 측정되었다.
종래의 자기터널 접합 구조체들 및 본 발명에 따른 자기터널 접합 구조체들은 모두 평면적으로 보여질 때 0.8㎛의 길이(도 2의 "L" 참조) 및 0.4㎛의 폭(도 2의 "W" 참조)을 갖도록 제작되었다. 또한, 종래의 자기터널 접합 구조체들 및 본 발명에 따른 자기터널 접합 구조체들은 모두 동일한 고정층들 및 터널링 절연층들을 갖도록 제작되었다. 상기 고정층들의 각각은 차례로 적층된 하부 CoFe층, 루테니움층 및 상부 CoFe층을 갖도록 형성되었다. 상기 하부 CoFe층, 루테니움층 및 상부 CoFe층은 각각 30Å의 두께, 8Å의 두께 및 34Å의 두께를 갖도록 형성되었다. 또한, 상기 터널링 절연층은 12Å의 두께를 갖는 알루미늄 산화막으로 형성되었다.
종래의 자유층들의 각각은 10Å의 CoFe층 및 30Å의 NiFe층의 적층구조(stacked structure)를 갖도록 형성되었고, 본 발명에 따른 자유층들의 각각은 초기 CoFe층, 상기 초기 CoFe층 상에 번갈아가면서 반복적으로 적층된 5개의 NiFe층들 및 5개의 CoFe층들, 및 상기 CoFe층들중 최상층 상에 적층된 최종 NiFe층을 갖도록 형성되었다. 결과적으로, 본 발명에 따른 자유층들의 각각은 CoFe층 및 NiFe층이 6회 번갈아가면서 반복적으로 적층된 구조를 가졌다. 상기 초기 CoFe층 및 상기 최종 NiFe층은 5Å의 두께를 갖도록 형성되었고, 상기 초기 CoFe층 및 상기 최종 NiFe층 사이에 개재된 상기 CoFe층들의 각각은 1Å의 두께를 갖도록 형성되었다. 또한, 상기 초기 CoFe층 및 상기 최종 NiFe층 사이에 개재된 상기 NiFe층들의 각각은 5Å의 두께를 갖도록 형성되었다.
도 8을 참조하면, 본 발명에 따른 자유층을 갖는 자기터널 접합 구조체들은 종래의 자유층을 갖는 자기터널 접합 구조체들에 비하여 킹크 현상 면에서 현저히 개선되었다. 구체적으로, 본 발명에 따른 자기터널 접합 구조체들은 약 +100(Oe)의 이지 자계(easy magnetic field) 하에서 최대저항값에 해당하는 1.0의 표준화된 저항(normalized resistance; R)을 보였다. 이에 반하여, 종래의 자기터널 접합 구조체들은 약 +100(Oe)의 이지 자계(easy magnetic field) 하에서 약 0.88의 표준화된 저항(R)을 보였다. 상기 종래의 자기터널 접합 구조체들은 약 +150(Oe)의 이지 자계(easy magnetic field) 하에서 약 1.0의 표준화된 저항(R)을 보였다. 결과적으로, 본 발명에 따른 자유층 내의 그레인들의 크기가 종래의 자유층 내의 그레인들의 크기에 비하여 현저히 감소된 것으로 이해될 수 있다.
또한, 본 발명에 따른 자기터널 접합 구조체들의 히스테리시스 곡선(103)은 종래의 자기터널 접합 구조체들의 히스테리시스 곡선(101)에 비하여 0(Oe)의 지점(position)을 지나는 세로축(Y)에 대하여 더 우수한 대칭성(better symmetry)을 보였다.
도 9a는 종래의 히스테리시스 곡선들의 기울기들(slopes)을 도시한 그래프이고, 도 9b는 본 발명에 따른 히스테리시스 곡선들의 기울기들(slopes; dR/dHeasy)을 도시한 그래프이다. 즉, 도 9a 및 도 9b에 있어서, 가로축들은 이지 자계(Heasy)를 나타내고, 세로축들은 저항 히스테리시스 곡선들의 미분값들(differential values)을 나타낸다. 도 9a에서, 곡선(105a)는 도 8에 보여진 종래의 히스테리시스 곡선(101)의 미분결과(differential result)에 해당하고, 곡선(107a)는 30(Oe)의 하드 자계 하에서 측정된 종래의 히스테리시스 곡선의 미분결과에 해당한다. 이와 마찬가지로, 도 9b에서, 곡선(105b)는 도 8에 보여진 본 발명에 따른 히스테리시스 곡선(103)의 미분결과에 해당하고, 곡선(107b)는 30(Oe)의 하드 자계 하에서 측정된 본 발명에 따른 히스테리시스 곡선의 미분결과에 해당한다.
이에 더하여, 도 10은 종래의 자기저항체들 또는 본 발명에 따른 자기저항체들이 2차원적으로 배열된 자기램 셀 어레이 영역을 도시한 평면도이다.
도 9a를 참조하면, 양의 이지 자계 영역(a positive easy magnetic field region) 내에서, 상기 종래의 히스테리시스 곡선들(105a, 107a) 사이의 제1 중첩영역(a first overlap region; OR1)이 약 10(Oe) 내지 40(Oe) 사이의 이지 자계 범위 내에 분포하였다. 이는 종래의 자유층들 내의 자기스핀들이 하드 자계에 관계없이 약 10(Oe) 내지 40(Oe)의 이지 자계에 의해 회전되는 것으로 이해될 수 있다. 예를 들면, 도 10의 자기저항체들중 하나의 자기저항체(a single magnetic resistor; MR22)를 선택적으로 스위칭시키기 위해서는 상기 선택된 자기저항체(MR22)에 관련된 제2 비트라인(BL2) 및 제2 디지트라인(DL2)에 각각 비트라인 전류(IB) 및 디지트라인 전류(ID)를 가하여야 한다. 이 경우에, 상기 디지트라인 전류(ID)가 30(Oe)의 하드 자계를 생성시키고 상기 비트라인 전류(IB)가 약 40(Oe)의 이지 자계를 생성시킨다면, 상기 선택된 자기저항체(MR22)은 도 9a로부터 알 수 있듯이 완전히 스위칭된다. 이때, 상기 제2 비트라인(BL2)에 접속된 비선택된(non-selected) 자기저항체들(MR12, ... , MRn2) 역시 상기 40(Oe)의 이지 자계에 기인하여 스위칭될 수 있다(도 9a의 곡선 105a 참조). 결과적으로, 종래의 자기저항체들중 어느 하나를 선택적으로 스위칭시키기 위한 최적조건을 구하기가 어렵다.
도 9b를 참조하면, 양의 이지 자계 영역(a positive easy magnetic field region) 내에서, 상기 본 발명에 따른 히스테리시스 곡선들(105b, 107b) 사이의 제2 중첩영역(a second overlap region; OR2)은 도 9a에 보여진 제1 중첩 영역(OR1)에 비하여 현저히 감소하였다. 따라서, 본 발명에 따르면, 복수개의 자기저항체들중 어느 하나를 선택적으로 스위칭시키기 위한 최적조건을 구하기가 용이하다. 예를 들면, 도 10의 자기저항체들이 본 발명에 따른 자유층을 채택하는 경우에, 상기 자기저항체들중 하나의 자기저항체(a single magnetic resistor; MR22)를 선택적으로 스위칭시키기 위해서는 상기 제2 비트라인(BL2) 및 제2 디지트라인(DL2)에 각각 비트라인 전류(IB) 및 디지트라인 전류(ID)를 가하여야 한다. 이 경우에, 상기 디지트라인 전류(ID)가 30(Oe)의 하드 자계를 생성시키고 상기 비트라인 전류(IB)가 약 25(Oe)의 이지 자계를 생성시킨다면, 상기 선택된 자기저항체(MR22)은 도 9b로부터 알 수 있듯이 완전히 스위칭된다. 이에 반하여, 상기 제2 비트라인(BL2)에 접속된 비선택된(non-selected) 자기저항체들(MR12, ... , MRn2)은 상기 25(Oe)의 이지 자계에 의해 거의 스위칭되지 않는다(도 9b의 곡선 105b 참조). 결과적으로, 본 발명에 따르면, 복수개의 자기저항체들중 어느 하나를 선택적으로 스위칭시키기 위한 최적조건을 구하기가 용이하다.
상술한 바와 같이 본 발명에 따르면, 자기램 셀이 다층박막구조의 자유층(a laminated free layer)을 채택한다. 이에 따라, 상기 자유층 내에 그레인들이 성장되는 것을 억제시킬 수 있다. 그 결과, 상기 다층박막구조의 자유층을 갖는 자기터널 접합 구조체의 히스테리시스 특성의 균일도를 현저히 개선할 수 있다. 다시 말해서, 자기램 셀의 쓰기 여유도를 현저히 개선시킬 수 있다.
도 1a는 종래의 자기터널 접합 구조체(a magnetic tunnel junction structure)를 도시한 단면도이다.
도 1b는 도 1a에 보여진 자기터널 접합 구조체의 자유층(free layer)에 외부 자계(external magnetic field)가 인가된 경우에 상기 자유층 내의 자구들(domains)의 자화방향(magnetization direction)을 설명하기 위한 평면도이다.
도 2는 일반적인(typical) 자기저항체의 일 예(an exemplary)를 도시한 평면도이다.
도 3은 도 2의 절단선 Ⅰ-Ⅰ를 따라 취해진 단면도이다.
도 4는 이상적인 자기터널 접합 구조체 및 종래의 자기터널 접합 구조체의 히스테리시스 루프 특성들을 도시한 그래프이다.
도 5는 하드 자계(Hhard; hard magnetic field) 및 이지 자계(Heasy; easy magnetic field)에 따른 이상적인 자기터널 접합 구조체의 스위칭 특성을 도시한 그래프이다.
도 6a는 하드 자계(Hhard; hard magnetic field) 및 이지 자계(Heasy; easy magnetic field)에 따른 실제의 자기터널 접합 구조체들의 스위칭 특성들을 도시한 그래프이다.
도 6b는 불균일한 히스테리시스 특성들을 보이는 두개의 자기터널 접합 구조체들을 예로 하여 쓰기 동작(writing operation)의 문제점을 구체적으로 설명하기 위한 하드 자계 대 이지 자계 곡선들(hard magnetic field vs. easy magnetic field curves)을 도시한 그래프이다.
도 7a는 본 발명에 따른 자기터널 접합 구조체를 채택하는 자기램 셀의 등가회로도이다.
도 7b는 도 7a의 자기램 셀에 채택되는 자기터널 접합 구조체를 도시한 단면도이다.
도 7c는 도 7b의 자기터널 접합 구조체를 채택하는 자기램 셀의 단면도이다.
도 8은 종래의 자기터널 접합 구조체들의 평균 히스테리시스 루프 및 본 발명에 따른 자기터널 접합 구조체들의 평균 히스테리시스 루프의 측정결과들(measurement results)을 도시한 그래프이다.
도 9a는 도 8에 보여진 종래의 히스테리시스 곡선의 기울기들(slopes)을 도시한 그래프이다.
도 9b는 도 8에 보여진 본 발명에 따른 히스테리시스 곡선의 기울기들을 도시한 그래프이다.
도 10은 종래의 자기저항체들 또는 본 발명에 따른 자기저항체들이 2차원적으로 배열된 자기램 셀 어레이 영역을 도시한 평면도이다.

Claims (46)

  1. 자유층을 갖는 자기터널 접합 구조체에 있어서,
    상기 자유층은 차례로 적층된 적어도 3개의 물질층들(three material layers)을 갖는 다층박막구조층(a laminated layer)인 것을 특징으로 하는 자기터널 접합 구조체.
  2. 제 1 항에 있어서,
    상기 적어도 3개의 물질층들은 적어도 두개의 다른 물질층들(at least two different material layers)이 교대로(alternately) 적층된 구조를 갖는 것을 특징으로 하는 자기터널 접합 구조체.
  3. 제 2 항에 있어서,
    상기 적어도 두개의 다른 물질층들중 적어도 하나는 강자성층인 것을 특징으로 하는 자기터널 접합 구조체.
  4. 제 2 항에 있어서,
    상기 적어도 두개의 다른 물질층들은 하부 물질층 및 상부 물질층으로 이루어지고, 상기 하부 물질층 및 상기 상부 물질층은 각각 강자성층 및 비강자성 금속층(non-ferromagnetic metal layer)인 것을 특징으로 하는 자기터널 접합 구조체.
  5. 제 4 항에 있어서,
    상기 강자성층은 CoFe층(a cobalt iron layer) 또는 NiFe층(a nickel iron layer)이고, 상기 비강자성 금속층은 탄탈륨층인 것을 특징으로 하는 자기터널 접합 구조체.
  6. 제 5 항에 있어서,
    상기 CoFe층 또는 상기 NiFe층은 상기 탄탈륨층보다 두꺼운 것을 특징으로 하는 자기터널 접합 구조체.
  7. 제 2 항에 있어서,
    상기 적어도 두개의 다른 물질층들은 하부 강자성층 및 상부 강자성층으로 이루어진 것을 포함하는 것을 특징으로 하는 자기터널 접합 구조체.
  8. 제 7 항에 있어서,
    상기 하부 강자성층 및 상기 상부 강자성층은 각각 NiFe층 및 CoFe층인 것을 특징으로 하는 자기터널 접합 구조체.
  9. 제 8 항에 있어서,
    상기 NiFe층은 상기 CoFe층보다 두꺼운 것을 특징으로 하는 자기터널 접합 구조체.
  10. 제 9 항에 있어서,
    상기 NiFe층은 10Å보다 작은 두께를 갖고, 상기 CoFe층은 5Å보다 작은 두께를 갖는 것을 특징으로 하는 자기터널 접합 구조체.
  11. 제 8 항에 있어서,
    상기 NiFe층들중 최하부 NiFe층(a lowermost NiFe layer)의 하부면에 접촉하는 초기(initial) CoFe층을 더 포함하는 것을 특징으로 하는 자기터널 접합 구조체.
  12. 제 11 항에 있어서,
    상기 초기 CoFe층은 상기 NiFe층과 동일한 두께를 갖는 것을 특징으로 하는 자기터널 접합 구조체.
  13. 제 7 항에 있어서,
    상기 하부 강자성층은 NiFe층 또는 CoFe층이고, 상기 상부 강자성층은 CoFeB층인 것을 특징으로 하는 자기터널 접합 구조체.
  14. 제 7 항에 있어서,
    상기 하부 강자성층은 CoFeB층이고, 상기 상부 강자성층은 NiFe층 또는 CoFe층인 것을 특징으로 하는 자기터널 접합 구조체.
  15. 자유층을 갖는 자기터널 접합 구조체에 있어서, 상기 자유층은
    반도체기판 상에 형성된 초기 CoFe층;
    상기 초기 CoFe층 상에 번갈아가면서 반복적으로 적층된 5개의 NiFe층들 및 5개의 CoFe층들; 및
    상기 CoFe층들중 최상부 CoFe층(a topmost CoFe layer) 상에 적층된 최종 NiFe층을 포함하는 것을 특징으로 하는 자기터널 접합 구조체.
  16. 제 15 항에 있어서,
    상기 초기 CoFe층 및 상기 최종 NiFe층은 5Å의 두께를 갖고, 상기 NiFe층들의 각각은 5Å의 두께를 갖고, 상기 CoFe층들의 각각은 1Å의 두께를 갖는 것을 특징으로 하는 자기터널 접합 구조체.
  17. 반도체기판 상에 형성된 피닝층;
    상기 피닝층 상에 적층된 고정층;
    상기 고정층 상에 적층된 터널링 절연층; 및
    상기 터널링 절연층 상에 차례로 적층된 적어도 3개의 물질층들(three material layers)을 갖는 다층박막구조의 자유층(a laminated free layer)을 포함하는 자기터널 접합 구조체.
  18. 제 17 항에 있어서,
    상기 피닝층은 반강자성층(an anti-ferromagnetic layer)인 것을 특징으로 하는 자기터널 접합 구조체.
  19. 제 18 항에 있어서,
    상기 반강자성층은 PtMn층, IrMn층 및 FeMn층으로 이루어진 일 군으로부터 선택된 적어도 하나인 것을 특징으로 하는 자기터널 접합 구조체.
  20. 제 17 항에 있어서,
    상기 고정층은 CoFe층과 같은 강자성층을 포함하는 것을 특징으로 하는 자기터널 접합 구조체.
  21. 제 17 항에 있어서,
    상기 터널링 절연층은 알루미늄 산화막(Al2O3)과 같은 절연층인 것을 특징으로 하는 자기터널 접합 구조체.
  22. 제 17 항에 있어서,
    상기 적어도 3개의 물질층들은 적어도 두개의 다른 물질층들(at least two different material layers)이 교대로(alternately) 적층된 구조를 갖는 것을 특징으로 하는 자기터널 접합 구조체.
  23. 제 22 항에 있어서,
    상기 적어도 두개의 다른 물질층들은 강자성층 및 비강자성 금속층으로 구성되되, 상기 터널링 절연층은 상기 강자성층과 접촉하는 것을 특징으로 하는 자기터널 접합 구조체.
  24. 제 23 항에 있어서,
    상기 강자성층은 NiFe층 또는 CoFe층이고, 상기 비강자성 금속층은 탄탈륨층인 것을 특징으로 하는 자기터널 접합 구조체.
  25. 제 24 항에 있어서,
    상기 NiFe층 또는 상기 CoFe층은 상기 탄탈륨층보다 두꺼운 것을 특징으로 하는 자기터널 접합 구조체.
  26. 제 22 항에 있어서,
    상기 적어도 두개의 다른 물질층들은 하부 강자성층 및 상부 강자성층으로 구성되는 것을 특징으로 하는 자기터널 접합 구조체.
  27. 제 26 항에 있어서,
    상기 하부 강자성층 및 상기 상부 강자성층은 각각 NiFe층 및 CoFe층인 것을 특징으로 하는 자기터널 접합 구조체.
  28. 제 27 항에 있어서,
    상기 NiFe층은 10Å보다 작은 두께를 갖고, 상기 CoFe층은 5Å보다 작은 두께를 갖는 것을 특징으로 하는 자기터널 접합 구조체.
  29. 제 27 항에 있어서,
    상기 자유층은 상기 NiFe층들중 최하부 NiFe층(a lowermost NiFe layer) 및 상기 터널링 절연층 사이에 개재된 초기 CoFe층(an initial CoFe layer)을 더 포함하는 것을 특징으로 하는 자기터널 접합 구조체.
  30. 제 26 항에 있어서,
    상기 하부 강자성층은 NiFe층 또는 CoFe층이고, 상기 상부 강자성층은 CoFeB층인 것을 특징으로 하는 자기터널 접합 구조체.
  31. 제 26 항에 있어서,
    상기 하부 강자성층은 CoFeB층이고, 상기 상부 강자성층은 NiFe층 또는 CoFe층인 것을 특징으로 하는 자기터널 접합 구조체.
  32. 반도체기판 상에 형성된 피닝층;
    상기 피닝층 상에 적층된 고정층;
    상기 고정층 상에 적층된 터널링 절연층; 및
    상기 터널링 절연층 상에 형성된 다층박막구조의 자유층(a laminated free layer)을 포함하되, 상기 다층박막구조의 자유층은 초기 CoFe층(an initial CoFe layer), 상기 초기 CoFe층 상에 번갈아가면서 반복적으로 적층된 5개의 NiFe층들 및 5개의 CoFe층들, 및 상기 CoFe층들중 최상부 CoFe층(a topmost CoFe layer) 상에 적층된 최종 NiFe층(a final NiFe layer)으로 구성된 자기터널 접합 구조체.
  33. 제 32 항에 있어서,
    상기 초기 CoFe층 및 상기 최종 NiFe층은 5Å의 두께를 갖고, 상기 NiFe층들의 각각은 5Å의 두께를 갖고, 상기 CoFe층들의 각각은 1Å의 두께를 갖는 것을 특징으로 하는 자기터널 접합 구조체.
  34. 반도체기판의 소정영역에 형성되되, 서로 이격된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부를 가로지르는 워드라인을 갖는 억세스 트랜지스터;
    상기 드레인 영역에 전기적으로 접속된 하부전극;
    상기 하부전극 상부에 배치된 상부전극;
    상기 상부전극에 전기적으로 접속되고 상기 워드라인의 상부를 가로지르도록 배치된 비트라인;
    상기 워드라인에 평행하도록 배치된 디지트 라인; 및
    상기 하부전극 및 상기 상부전극 사이에 개재되고 상기 디지트 라인으로부터 절연된 자기터널 접합 구조체를 포함하되, 상기 자기터널 접합 구조체는 차례로 적층된 피닝층, 고정층, 터널링 절연층 및 다층박막구조의 자유층을 구비하고, 상기 다층박막구조의 자유층은 차례로 적층된 적어도 3개의 물질층들(three material layers)을 갖는 다층박막구조층(a laminated layer)인 것을 특징으로 하는 자기램 셀.
  35. 제 34 항에 있어서,
    상기 적어도 3개의 물질층들은 적어도 두개의 다른 물질층들(at least two different material layers)이 교대로(alternately) 적층된 구조를 갖는 것을 특징으로 하는 자기램 셀.
  36. 제 35 항에 있어서,
    상기 적어도 두개의 다른 물질층들은 강자성층 및 비강자성 금속층으로 구성되되, 상기 터널링 절연층은 상기 강자성층과 접촉하는 것을 특징으로 하는 자기램 셀.
  37. 제 36 항에 있어서,
    상기 강자성층은 NiFe층 또는 CoFe층이고, 상기 비강자성 금속층은 탄탈륨층인 것을 특징으로 하는 자기램 셀.
  38. 제 37 항에 있어서,
    상기 NiFe층 또는 상기 CoFe층은 상기 탄탈륨층보다 두꺼운 것을 특징으로 하는 자기램 셀.
  39. 제 35 항에 있어서,
    상기 적어도 두개의 다른 물질층들은 하부 강자성층 및 상부 강자성층으로 구성되는 것을 특징으로 하는 자기램 셀.
  40. 제 39 항에 있어서,
    상기 하부 강자성층 및 상기 상부 강자성층은 각각 NiFe층 및 CoFe층인 것을 특징으로 하는 자기램 셀.
  41. 제 40 항에 있어서,
    상기 NiFe층은 10Å보다 작은 두께를 갖고, 상기 CoFe층은 5Å보다 작은 두께를 갖는 것을 특징으로 하는 자기램 셀.
  42. 제 40 항에 있어서,
    상기 자유층은 상기 NiFe층들중 최하부층 및 상기 터널링 절연층 사이에 개재된 초기 CoFe층을 더 포함하는 것을 특징으로 하는 자기램 셀.
  43. 제 39 항에 있어서,
    상기 하부 강자성층은 NiFe층 또는 CoFe층이고, 상기 상부 강자성층은 CoFeB층인 것을 특징으로 하는 자기램 셀.
  44. 제 39 항에 있어서,
    상기 하부 강자성층은 CoFeB층이고, 상기 상부 강자성층은 NiFe층 또는 CoFe층인 것을 특징으로 하는 자기램 셀.
  45. 반도체기판의 소정영역에 형성되되, 서로 이격된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부를 가로지르는 워드라인을 갖는 억세스 트랜지스터;
    상기 드레인 영역에 전기적으로 접속된 하부전극;
    상기 하부전극 상부에 배치된 상부전극;
    상기 상부전극에 전기적으로 접속되고 상기 워드라인의 상부를 가로지르도록 배치된 비트라인;
    상기 워드라인에 평행하도록 배치된 디지트 라인; 및
    상기 하부전극 및 상기 상부전극 사이에 개재되고 상기 디지트 라인으로부터 절연된 자기터널 접합 구조체를 포함하되, 상기 자기터널 접합 구조체는 차례로 적층된 피닝층, 고정층, 터널링 절연층 및 다층박막구조의 자유층을 구비하고, 상기 다층박막구조의 자유층은 초기 CoFe층, 상기 초기 CoFe층 상에 번갈아가면서 반복적으로 적층된 5개의 NiFe층들 및 5개의 CoFe층들, 및 상기 CoFe층들중 최상층(topmost layer) 상에 적층된 최종 NiFe층으로 구성된 자기램 셀.
  46. 제 45 항에 있어서,
    상기 초기 CoFe층 및 상기 최종 NiFe층은 5Å의 두께를 갖고, 상기 NiFe층들의 각각은 5Å의 두께를 갖고, 상기 CoFe층들의 각각은 1Å의 두께를 갖는 것을 특징으로 하는 자기램 셀.
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