KR20050013636A - Ｎ-형 및 ｐ-형 클러스터 이온 및 음이온의 주입에 의한ｃｍｏｓ 디바이스의 제조 방법 - Google Patents

Ｎ-형 및 ｐ-형 클러스터 이온 및 음이온의 주입에 의한ｃｍｏｓ 디바이스의 제조 방법

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KR20050013636A
KR20050013636A KR10-2004-7021201A KR20047021201A KR20050013636A KR 20050013636 A KR20050013636 A KR 20050013636A KR 20047021201 A KR20047021201 A KR 20047021201A KR 20050013636 A KR20050013636 A KR 20050013636A
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토마스엔. 호스키
데일씨. 자콥슨
웨이드에이. 크룰
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세미이큅, 인코포레이티드
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Abstract

반도체 디바이스 제조용 반도체 기판으로 클러스터 이온(cluster ion)을 주입하기 위한 이온 주입 시스템(ion implantation system)(10)이 기술되어 있다. N-형 및 P-형 도판트의 클러스터가 주입되어 CMOS 디바이스에서 트랜지스터를 형성하는, 반도체 디바이스를 제조하는 방법이 개시되어 있다. 예를 들어, As4Hx +클러스터, 및 B10Hx또는 B10Hx +클러스터는 As 및 C 도핑 소스로서 각각 사용된다. 반도체 디바이스 제조용 반도체 기판으로 클러스터 이온(cluster ion)을 주입하기 위한 이온 주입 시스템(10)이 기술되어 있다.

Description

Ｎ-형 및 Ｐ-형 클러스터 이온 및 음이온의 주입에 의한 ＣＭＯＳ 디바이스의 제조 방법{METHOD OF MANUFACTURING CMOS DEVICES BY THE IMPLANTATION OF N- AND P-TYPE CLUSTER IONS AND NEGATIVE IONS}
관련 출원의 상호 참조
본 출원은 2002년 6월 26일자로 출원된 미국 가출원 제 60/392,271 호 및 제 60/391,847 호에 대한 우선권 및 이익을 주장한다. 또한, 본 특허 출원은 통상적으로 허여된, 2002년 9월 16일자로 출원된 미국 특허출원 제 10/244,617 호 및 2002년 9월 20일 자로 출원된 미국 특허출원 제 10/251,491 호에 대한 우선권을 주장한다.
반도체 디바이스의 제조는 부분적으로 불순물을 도입하여 도핑(doping)된 영역을 형성하는 것을 포함한다. 상기 불순물 성분은 반도체 물질과 적절히 결합하여 전기 캐리어(electrical carrier)를 생성하고, 반도체 물질의 전기 전도도(electrical conductivity)를 변화시키도록 선별된다. 전기 캐리어는 전자(N-형도판트에 의해 생성됨) 또는 정공(P-형 도판트에 의해 생성됨)일 수 있다. 도입된 도판트 불순물의 농도는 얻어진 영역의 전기 전도도를 결정한다. 이 같은 많은 N-형 및 P-형 불순물 영역은 반도체 디바이스로서 집합적으로 작용하는 트랜지스터 구조, 단리 구조 및 기타 이 같은 전기 구조를 형성하기 위해 생성되어야 한다.
도판트를 반도체 기판으로 도입하는 통상적인 방법은 이온 주입에 의한 것이다. 이온 주입에서, 목적하는 성분을 포함하는 공급 물질(feed material)은 이온 소스로 도입되고, 에너지는 공급 물질을 이온화하기 위해 도입되어, 도판트 성분(예를 들어, 성분75As,11B,115In,31P 또는121Sb)을 포함하는 이온을 생성한다. 가속용 전기장은 전형적으로 양으로 하전된 이온을 추출하고 가속화하여 이온빔을 생성하기 위해 제공된다. 이어, 당해 기술분야에 공지된 바와 같이 질량 분석은 주입될 종을 선별하기 위해 사용되고, 이온빔은 반도체 기판으로 향한다. 가속용 전기장은 상기 이온이 표적물을 투과하도록 하는 이온 운동 에너지를 제공한다. 에너지 및 이온의 질량은 표적물내로의 이들의 투과 깊이를 결정하되, 보다 높은 에너지 및/또는 보다 낮은 질량 이온은 이들의 보다 큰 속도로 인해 표적물을 보다 깊이 투과하게 한다. 이온 주입 시스템은 표적물(표적물을 투과하는 단위 면적 당 이온의 총수)에서 이온빔 에너지, 이온빔 질량, 이온빔 전류(시간 당 전하) 및 이온 투여량(ion dose)과 같은 주입 공정에서의 중요한 변수를 조심스럽게 조절하기 위해 구축되었다. 추가로, 빔각 분산(beam angular divergence)(이온이 기판과 충돌하였을 때의 각의 변화), 및 빔 공간 균일성 및 정도는 또한 반도체 디바이스 수율을 보전하기 위해 조절되어야 한다.
최근, 음이온을 주입하는 것이 양이온을 주입하는 것보다 이점을 제공한다는 것이 인식되고 있다(예를 들어, 문헌[D.C. Jacobson, Konstantin Bourdelle, H-J. Gossmann, M. Sosnowski, M.A. Albano, V.Babaram, J.M. Poate, Aditya Agarwal, Alex Perel, and Tom Horsky, "Decaborane, an Alternative Approach to Ultra Low Energy Ion Implantation", IEEE Proceedings of the XIIIthInternational Conference on Ion Implantation Technology, Alpsbach, Austria, 2000], 문헌[N. Kishimoto et al., "A High-Current Negative-Ion Implanter and its Application for; Nanocrystal Fabrication in Insulators", IEEE Proceedings of the XIIthInternational Conference on Ion Implantation Technology, Kyoto, Japan, June 22-26, 1998, (1999) 342-345], 문헌[N. Tsubouchi et al., "Beam Characterization of Mass-Separated, Low-Energy Positive and Negative Ions Deposition Apparatus", IEEE Proceedings of the XIIthInternational Conference on Ion Implantation Technology, Kyoto, Japan, June 22-26, 1998, (1999) 350-353] 및 문헌[Junzo Ishikawa et al., "Negative-Ion Implantation Technique", Nuclear Instruments and Methods in Physics Research B 96 (1995) 7-12] 참조). 음이온 주입의 하나의 매우 중요한 이점은 CMOS 제조에서 VLSI 디바이스의 이온 주입-유도된 표면 전하를 감소시킨다는 것이다. 일반적으로, 양이온의 높은 전류(1㎃ 초과의 정도)의 주입은 게이트 산화물(gate oxide), 및 게이트 산화물 손상 역치를 용이하게 초과할 수 있는 반도체 디바이스가 기타 성분 상에 양전위(positive potential)를 생성한다. 양이온이 반도체 디바이스의 표면과 충돌하는 경우, 이는 순양전하(net positive charge)를 침착시킬 뿐만 아니라, 동시에 2차 전자를 방출하여 하전 효과를 배가시킨다. 따라서, 이온 주입 시스템의 장비 제조사는 주입 동안에 양으로 하전된 이온빔 상에, 및 디바이스웨이퍼(wafer)의 표면 상에 저-에너지 전자를 도입하기 위해 정교한 전하 조절 디바이스를 개발하였다. 이 같은 전자 플러드 시스템(electron flood system)은 제조 공정에 부가적인 변수를 도입하고, 표면 하전으로 인해 수율 손실을 완전히 제거하지 못한다. 반도체 디바이스가 점점 작아짐에 따라, 트랜지스터 작동 전압 및 게이트 산화물 두께는 또한 작아져서, 반도체 디바이스 제조에서 손상 역치를 감소시키고, 추가로 수율을 감소시킨다. 따라서, 음이온 주입은 많은 전단 공정(leading-edge process)에 통상적인 양이온 주입에 대한 수율에서의 실질적인 개선을 잠재성 있게 제공한다. 불행히도, 이러한 기술은 여전히 상업적으로 이용가능하지 않고, 실질적으로 음이온 주입은 심지어 연구 및 개발에서도 통합 회로를 제조하기 위해 명백히 사용되지 않았다.
선행 기술분야의 음이온 소스는 소위 음성 친화도 스퍼터 표적물(negative affinity sputter target) 표적물에 의존하였다. 크세논과 같은 불활성 중기체(heavy inert gas)는 Xe+이온을 생성하는 플라즈마 소스로 공급된다. 일단 생성이 되면, Xe+이온은 세슘 증기 또는 기타 적합한 알칼리성 물질로 코팅된 부바이어스 스퍼터 표적물(negatively-biased sputter target)로 인발된다. 활성적인 Xe+이온은 중성 표적 원자를 스퍼터링하며, 이들 중 일부는 전자를 받아들이지만 세슘 코팅물의 음 전기 친화도로 인해 표적 표면을 떠난다. 일단 음으로 하전되면, 표적 이온은 표적물로부터 반발하고, 정전기성 이온 광학에 의해 이온 소스로부터 수집되고, 음이온 빔으로 집중된다. 이러한 방법에 의해 보론과 같은 반도체 도판트 이온을 생성할 수 있지만, 이온 전류가 낮은 경향이 있고, 빔 방출도(beam emittance)는 큰 경향이 있으며, 알칼리 금속이 실리콘 가공에서 매우 심각한 오염물로서 간주되기 때문에 세슘 증기의 존재는 웨이퍼 수율에 거의 받아들여질 수 없는 위험을 제공한다. 따라서, 더욱 상업적으로 생존가능한 음이온 소스 기술이 필요하다.
반도체 제조 공정에서 특히 흥미있는 것은 반도체 기판내에 P-N 접합부(N-P junction)를 형성한다는 것이다. 이는 N-형 및 P-형 도핑의 인접한 영역의 형성을 요구된다. 접합부의 형성의 하나의 일반적인 예는 균일하게 분포한 P-형 도판트를 이미 포함하는 반도체 영역으로 N-형 도판트를 주입하는 것이다. 이 같은 경우에, 중요한 파라미터는 N-형 및 P-형 도판트가 동일한 농도를 갖는 반도체 표면으로부터의 깊이로서 정의되는 접합부 깊이이다. 이러한 접합부 깊이는 주로 주입된 도판트 질량, 에너지 및 투여량에 의존한다.
현대 반도체 기술의 중요한 양태는 보다 작고 보다 바른 디바이스로 계속해서 발전한다는 것이다. 이러한 공정은 스케일링(scaling)으로 불리어진다. 스케일링은 리쏘그래픽 공정(lithographic process)으로의 개선의 계속적인 개발에 의해 진행되어, 통합 회로를 포함하는 반도체 기판에서의 더욱 더 작아지는 특징을정의한다. 일반적으로 받아들여지는 스케일링 이론은 동시에, 즉 각각의 기술 또는 스케일링 노드(scaling node)에서 반도체 디바이스 설계의 모든 양태의 적합한 리사이즈(resize)에서 칩 제조를 안내하도록 개발되었다. 이온 주입 공정에 대한 스케일링의 가장 큰 효과는 디바이스 차원이 감소함에 따라 점점 얕은 접합부(shallow junction)를 요구하는 접합 깊이의 스케일링이다. 통합 회로 기술 스케일로서 점점 얕은 접합부에 대한 요건은 하기 요건으로 해석된다: 이온 주입 에너지는 각 스케일링 단계에서 감소되어야 한다. 최근, 많은 중요한 주입물(implant)을 위해 요구되는 이온 에너지는, 훨씬 높은 에너지 빔을 생성하기 위해 초기에 개발되었던 통상적인 이온 주입 시스템이 필요한 주입물을 제공하기에는 효과적이지 못하는 점까지 감소되었다. 이들 극도로 얕은 접합부는 "극단적으로 얕은 접합부(Ultra-Shallow Junction)" 또는 USJ로 불리어진다.
낮은 빔 에너지에서의 통상적인 이온 주입 시스템의 제한은 이온 소스로부터 이온의 추출, 및 주입기의 빔 라인(beam line)을 통한 이들의 후속적인 수송에서 가장 명백하다. 이온 추출은 추출된 빔 전류 밀도는 3/2 전력까지 증가된 추출 전압(즉, 추출시의 빔 에너지)에 비례한다는 것을 나타내는 차일드-랭뮤어 식(Child-Langmuir relation)에 의해 결정된다. 도 1은 최대 추출된 비소 빔 전류 대 추출 전압을 나타낸 그래프이다. 간단하게는,75As+이온만이 추출된 빔에 존재하는 것으로 추측되었다. 도 1은 에너지가 감소됨에 따라 추출 전류도 신속하게 떨어진다는 것을 나타낸다. 통상적인 이온 주입기에선, "추출-제한된" 작동의 이러한 영역은 약 10keV 미만의 에너지에서 나타난다. 유사한 제한이 저-에너지 빔을 수송하는데서 발생한다. 보다 낮은 에너지 빔은 보다 느린 속도로 이동하고, 따라서 빔 전류의 주어진 값에 있어서 상기 이온은 함께 보다 가까워진다. 즉, 이온 밀도가 증가한다. 이는 식J = nev(여기서,J는 이온빔 전류 밀도(단위: ㎃/㎠)이고,n은 이온 밀도(단위: ㎝-3)이고,e는 전기 전하(=6.02 ×10-19쿨롱( Coulomb))이고,v는 평균 이온 속도(단위: ㎝/초)이다)로부터 알 수 있다. 이온 사이의 정전기력이 이들 사이의 거리의 제곱에 반비례하기 때문에, 이러한 상호 반발력은 낮은 에너지에서 훨씬 강력하고, 따라서, 이온 빔을 분산시킨다. 이러한 현상은 "빔 확산(beam blow-up)"으로 불리어진다. 주입기의 빔 라인에 존재하는 저-에너지 전자가 양으로 하전된 이온 빔에 의해 트래핑(trapping)되고, 수송 동안에 공간-전하 확산을 보충하는데 도움이 되는 경향이 있을 지라도, 확산은 여전히 발생하고, 느슨하게 결합되고 고도로 이동성인 보충 전자를 빔으로부터 박리시키는 경향이 있는 정전기 초점 렌즈의 존재하에 가장 두드러진다. 주어진 이온 에너지에서 이온 속도는 보다 가벼운 원자에서 보다 느리기 때문에 저-에너지 빔 수송은 비소(75amu)와 같은 다량의 원자에 있어서는 어려울 수 있다. P-형 도판트인 보론에 있어서 심각한 추출 및 수송의 난점이 존재한다. 특정한 전단 공정에 의해 요구되는 매우 낮은 주입 에너지(예를 들어, 1keV 미만), 및 전형적인 BF3소스 플라즈마로부터 추출되고 수송된 대부분의 이온이 목적하는 이온11B+가 아니라, 추출된 이온 빔의 전하 밀도및 평균 질량을 증가시키도록 작용하는19F+및49BF2 +와 같은 이온 단편이라는 사실에 의해 보론 수송이 어렵게 된다. VLSI 반도체 제조의 특징을 살펴보면, 저-에너지 As 및 B의 중요한 전류를 수송하는데 있어서 이들 난점이 결합하여 USJ의 형성을 매우 힘들게 한다.
상술한 차일드-랭뮤어 부등식으로부터 이익을 얻는 한가지 방법은, 예를 들어 도 1a에서 도시된 바와 같이, 도판트 원자가 아닌 중요한 도판트를 포함하는 분자를 이온화함으로써 이온의 질량을 증가시키는 것이다. 이러한 방식에서, 분자의 운동 에너지는 수송 동안에 보다 높고, 기판으로 들어갈 때에 분자는 그의 성분 원자로로 분해되어, 이들의 질량 분포에 따라 개개의 원자사이에서 분자의 에너지를 공유하여, 도판트 원자의 주입 에너지는 이의 초기 수송 운동 에너지보다 훨씬 낮다. ("Y"가 디바이스-형성 공정에 영향을 미치는지에 관한 문제는 논증을 위해 무시하고,) 라디칼 "Y"에 결합된 도판트 원자 "X"를 고려한다. 이온 XY+가 X+대신에 주입되는 경우, XY+는 추출되고, {(XY의 질량)/(X의 질량)}과 동일한 인자에 의해 증가된 보다 높은 에너지로 수송되어야 하지만, 이는 X의 속도가 변하지 않는 상태를 유지한다는 것을 확인한다. 상술한 차일드-랭뮤어 부등식에 의해 기술된 공간-전하 효과가 이온 에너지에 대해 초선형(superlinear)이기 때문에, 최대 수송가능한 이온 전류는 증가된다. 역사적으로, 다원자성 분자(polyatomic molecule)를 이용하여 저-에너지 주입의 문제를 다루는 것은 당해 기술분야에 공지되어 있다. 일반적인 예는 B+대신에 저-에너지 보론의 BF2 +분자 이온을 사용하는 것이다. 이러한 공정은 BF3공급 기체를 주입용 BF2 +이온에서 분리시킨다. 이러한 방법으로, 이온 질량은 49AMU까지 증가되어, 단일 보론 원자를 사용하는 것에 대해 거의 5의 인수(즉, 49/11)에 의해 추출 및 수송 에너지를 증가시킨다. 그러나, 주입시에 보론 에너지는 (49/11)의 동일한 인수로 감소된다. 본 발명자는, 빔에서의 단위 전하 당 보론 원자 하나만이 존재하기 때문에 이러한 접근법이 빔에서의 전류 밀도를 감소시키지 않는다는 것을 주지한다. 부가적으로, 이러한 접근법은 또한 보론과 함께 반도체 기판으로 불소 원자를 주입하지만, 불소는 반도체 디바이스에 대한 역효과를 나타내는 것을 공지되어 있다.
문헌[Jacobson et al., "Decaborane, an alternative approach to ultra low energy ion implantation", IEEE Proceedings of the XIIIthInternational Conference on Ion Implantation Technology, Alpsbach, Austria,pp. 300-303 (2000)] 및 문헌[Yamada, "Applications of gas cluster ion beams for materials processing", Materials Science and Engineering A217/218, pp. 82-88 (1996)]에 보고된 바와 같이, 이온 주입을 위한 다원자성 분자로서 데카보란을 사용하는 분자 이온 연구가 있었다. 이러한 경우에, 주입된 입자는 10개의 보론 원자를 포함하고, 따라서 보론 원자의 "클러스터"인 데카보란 분자 B10H14의 이온이었고, 따라서 보론 원자의 "클러스터"이다. 이러한 기법은 이온의 질량을 증가시킬 뿐만 아니라, 데카보란 이온 B10Hx +가 단위 전하 당 10개의 보론 원자를 가지므로 주어진 이온 전류에 있어서 이는 주입된 투여 속도를 실질적으로 증가시킨다. 이는 실리콘에서 USJ P-형 산화금속 반도체(PMOS) 트랜지스터의 형성에 있어서, 일반적으로는 매우 낮은 에너지 보론을 주입하는데 있어서 매우 유망한 기술이다. 이온 빔이 갖고 있는 전기 전류를 상당히 감소시키는 것(데카보란 이온의 경우에 10의 인수)은 빔 공간-전하 효과를 감소시킬 뿐만 아니라, 웨이퍼 하전 효과도 감소시킨다. 양이온 빔 충격(bombardment)에 의한 웨이퍼, 특히 게이트 산화물의 하전이 민감성 게이트 절연(sensitive gate isolation)을 손상시킴으로써 디바이스 수율을 감소시키는 것을 공지되어 있기 때문에, 클러스터 이온 빔의 사용에 의한 전기 전류의 이 같은 감소는 점진적으로 매우 낮은 게이트 역치 전압을 수용해야 하는 USJ 디바이스 제조에 있어서 매우 매혹적이다. P-형 분자 주입의 이들 2개의 예에서 이온은 공급 물질을 클러스터로 집성에 의한 것이 아닌 공급 물질의 단순한 이온화에 의해 생성된다는 것을 주지해야 한다. 또한, 현재가지 N-형 분자 도판트 이온을 생성하기 위해 개발된 상응하는 기술이 없었다는 것을 주지해야 한다. 상보적인 산화금속-반도체(CMOS) 가공의 미래의 성공은 변이성 N-형 및 P-형 다원자성 주입 기술에 주로 의존할 수 있다. 따라서, 반도체 제조 산업에서 직면한 2개의 별개의 문제, 즉 웨이퍼 하전 및 저-에너지 이온 주입에서의 낮은 생산성을 해결할 필요가 있다.
이온 주입기는 역사적으로 3개의 근본적인 유형, 즉 높은 전류, 중간 전류 및 고에너지 주입기로 분류되어 있다. 클러스터 빔은 높은 전류 및 중간 전류 주입 공정에 유용하다. 더욱 구체적으로는, 현재의 높은 전류 주입기는 배수 구조 및 폴리실리콘 게이트의 도핑과 같은 트랜지스터의 저-에너지의 높은 투여 영역을 형성하기 위해 주로 사용된다. 이들은 전형적으로 배치 주입기, 즉 이온 빔이 정지한 상태로 유지되는 동안에 스피닝 디스크(spinning disk) 상에 장착된 많은 웨이퍼를 가공하는 배치 주입기이다. 높은 전류 빔 라인은 단순하고, 이온 빔의 다량의 허용을 혼입하고, 저-에너지 및 높은 전류에서 기판에서의 빔은 큰 각 분산으로 큰 경향이 있다. 중간-전류 주입기는 전형적으로 높은 경사 가능성(예를 들어, 기판 법선으로부터의 60도 이상)을 제공하는 일련(1회에 하나의 웨이퍼)의 공정 챔버를 혼입시킨다. 이온 빔은 전형적으로 웨이퍼를 가로질러 직각 방향으로 전자기적으로 스캐닝(scanning)되어, 투여량 균일성을 확보한다. 시판용 주입물 투여 균일성, 및 변이(%) 당 전형적으로 오직 소수의 반복가능성 요건을 충족시키기 위해, 이온 빔은 우수한 각 및 공간 균일성(예를 들어, 2도 초과의 웨이퍼상의 빔의 각 균일성)을 가져야 한다. 이들 요건으로 인해, 중간-전류 빔 라인은 제한된 수용의 대가로 우수한 빔 제어를 제공하기 위해 엔지니어링(engineering)된다. 즉, 주입기를 통한 이온의 투과 효율은 이온 빔의 방출도에 의해 제한된다. 현재, 웨이퍼 처리능력(wafer throughput)이 특정 보다 낮은 에너지 주입물에 있어서(예를 들어, 전단 공정에서의 소스 및 배수 구조의 생성에서) 터무니없이 낮기 때문에 낮은(10keV 미만) 에너지에서의 보다 높은 전류(약 1㎃) 이온 빔의 생성은 일련의 주입기에서 문제가 된다. 유사한 수송 문제가 또한 이온 당 5keV 미만의 낮은 빔 에너지에서 (스피닝 디스크상에 장착된 많은 웨이퍼를 가공하는) 배치 주입기에 있어서존재한다.
거의 수차(aberration)가 없는 빔 수송 광학을 설계하는 것이 가능할 지라도, 이온 빔 특징(공간 크기, 공간 균일성, 각 분산 및 각 균일성)은 자체의 이온 소스의 방출도 특성(즉, 주입기 광학이 이온 소스로부터 방출된 바와 같은 빔을 집중시키고 조절할 수 있는 정도를 결정하는 이온 추출에서의 빔 특성)에 의해 주로 결정된다. 단량체 빔 대신에 클러스터 빔을 사용하면, 빔 수송 에너지를 증가시키고 빔에 의해 포함된 전기 전류를 감소시킴으로써 이온 빔의 방출도는 상당히 증가된다. 따라서, 보다 집중되고 더욱 조준(collimation)되며 더욱 엄격하게 제어되는 이온 빔을 표적물상에 제공하기 위해, 또한 보다 높은 효율적인 투여 속도 및 보다 높은 처리능력을 제공하기 위해 반도체 제조에서의 클러스터 이온 및 클러스터 이온 소스 기술에 대한 요구가 존재한다.
본 발명은 이온 주입 시스템, 및 N-형 도판트 클러스터 이온 뿐만 아니라, 음으로 하전된 클러스터 이온빔(ion beam)의 클러스터로부터 형성된 이온빔을 주입하는 반도체 제조 방법에 관한 것이다.
본 발명의 이들 및 기타 이점은 하기 명세서 및 첨부된 도면을 참고하여 더욱 용이하게 이해될 것이다.
도 1은 차일드-랭뮤어 법칙에 따른 최대75As+빔 전류 대 추출 에너지를 나타낸 그래프.
도 1a는 사량체 비소 및 단량체 비소를 통해 달성가능한 최대 추출 전류를 비교한 것을 나타낸 그래프.
도 2는 본 발명에 따른 클러스터 이온 소스의 단순화된 도면.
도 2a는 본 발명에 따른 클러스터 이온 소스의 예시적인 실시태양의 투시도.
도 2b는 전자 빔, 및 그 위에 중첩된 자기장의 절단 도면(cutaway)으로 도시된, 도 2a에서 도시된 이온 소스의 일부분의 단면도.
도 2c는 본 발명에 따른 자기장 및 전자 빔을 예시한 절단 도면에서 도시된 이온 소스의 일부분의 투시도.
도 2d는 본 발명에 따른 이온 소스의 전자 빙 형성 영역의 단순화된 평면도.
도 2e는 본 발명과 함께 사용될 수 있는 온도 제어 시스템의 구성도.
도 3은 본 발명에 따른 예시적인 클러스터 이온 주입 시스템의 단순화된 도면.
도 4a는 NMOS 배수 확장을 형성하는 동안의 CMOS 제조 순서도의 도면.
도 4b는 PMOS 배수 확장을 형성하는 동안의 CMOS 제조 순서도의 도면.
도 5는 N-형 배수 확장 주입물의 단계에서 NMOS 반도체 디바이스를 제조하는 공정에서의 반도체 기판의 도면.
도 5a는 소스/배수 주입물의 단계에서 NMOS 반도체 디바이스를 제조하는 공정에서의 반도체 기판의 도면.
도 5b는 P-형 배수 확장 주입물의 단계에서 PMOS 반도체 디바이스를 제조하는 공정에서의 반도체 기판의 도면.
도 5c는 공급물/배수 주입물 단계에서 PMOS 반도체 디바이스를 제조하는 공정에서의 반도체 기판의 도면.
도 6은 본 발명의 이온 공급물에 의해 생성된 PH3의 질량 스펙트럼의 그래프.
도 7은 본 발명의 이온 소스에 의해 생성된 AsH3의 질량 스펙트럼의 그래프.
도 8은 저-에너지 범위에서의 온-웨이퍼 As4Hx +이온 전류를 증명하는 그래프.
도 9는 빔 휘도의 단위로 전환된 도 6에 도시된 데이터를 나타낸 그래프.
도 10은 본 발명을 이용하여 실리콘 웨이퍼로 주입된 AsHx +및 As4Hx +이온 빔으로부터의 비소 농도의 주입된 SIMS 프로파일을 예시하고 TRIM 산정과 비교한 그래프.
도 11은 본 발명의 이온 소스에 의해 생성된 B2H6의 질량 스펙트럼을 나타낸 그래프.
도 12는 데카보란 공급 물질로 작동되는 본 발명을 위해 기록된 양이온 질량 스펙트럼을 나타낸 그래프.
도 13은 데카보란 공급 물질로 작동되는 본 발명을 위해 기록된 음이온 질량 스펙트럼을 나타낸 그래프.
도 14는 연속적으로 얻어진 음이온 및 양이온 데카보란 둘 모두의 기록된 질량 스펙트럼, 및 이량체 B20Hx를 나타낸 기록된 질량 스펙트럼을 나타낸 그래프.
도 15는 20keV의 데카보란 주입 에너지에서 본 발명을 이용하여 음성 및 양성 B10Hx의 주입된 SIMS 프로파일을 나타낸 그래프.
도 16은 B 농도 및 H 농도를 나타낸, 실리콘으로 주입된 20keV의 데카보란의 주입된 SIMS 프로파일을 나타낸 그래프.
도 17은 암모니아(NH3)의 전자 에너지(T)의 함수로서 이온화 횡단면(σ)을 나타낸 그래프.
도 18은 본 발명의 이온 소스에 의해 생산된 양성 데카보란 이온의 질량 스펙트럼.
도 19는 본 발명의 이온 소스에 의해 생산된 음성 데카보란 이온의 질량 스펙트럼.
본 발명의 목적은 반도체 디바이스를 제조하는 방법을 제공하는 것으로, 상기 방법은 반도체 기판에서 N-형(즉, 억셉터(acceptor))의 극단적으로 얕은 불순물-도핑된 영역을 형성할 수 있고, 또한 높은 생산성으로도 상기 영역을 형성할 수 있다.
본 발명의 다른 목적은 이온 주입 시스템 및 방법으로서, 데카보란(B10H14)의 음으로 하전된 이온은 B10Hx -로서 생성되고, 반도체 기판으로 주입되어 p-n 접합부를 형성하는 이온 주입 시스템 및 방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 디바이스를 제조하는 방법으로, N-형 클러스터인 경우에 식 AsnHx +(여기서, n은 3 또는 4이고, 0≤x≤n+2이다), 및 P-형 클러스터인 경우에 식 B10Hx +또는 B10Hx -의 N-형 및 P-형 클러스터를 사용함으로서 N-형 또는 P-형(즉, 억셉터 또는 도너(donor))의 극단적으로 얕은 불순물-도핑된 영역을 형성할 수 있는 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 식 As3Hx +및 As4Hx +의 비소 클러스터 이온을 주입하는 방법으로, 반도체 기판에서 N 전도도 유형의 극단적으로 얕은 주입된 영역을 형성할 수 있는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 PH3공급 기체를 이온화하고, 이어 PnHx +(여기서, n은 2, 3 또는 4이고, x는 0≤x≤6의 범위이다)의 인 클러스터를 반도체 기판에 주입하여 N-형 도핑을 달성함으로써 상기 식 PnHx +(여기서, n은 2, 3 또는 4이고, x는 0≤x≤6의 범위이다)의 인 클러스터 이온을 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 B2H6공급 기체를 이온화하고, 이어 BnHx +(여기서, n은 2, 3 또는 4이고, x는 0≤x≤6의 범위이다)의 보론 클러스터를 반도체 기판에 주입하여 P-형 도핑을 달성함으로써 상기 식 BnHx +(여기서, n은 2, 3 또는 4이고, x는 0≤x≤6의 범위이다)의 보론 클러스터 이온을 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 클러스터 이온을 이용하여 반도체 기판에서 N 또는 P 전도도 유형의 극단적으로 얕은 불순물-도핑된 영역을 형성하도록 설계된, 반도체 기판을 제조하는 이온 주입 시스템을 제공하는 것이다.
본 발명의 한 양태에 따라, 도판트 원자 또는 분자의 공급물을 이온화 챔버에 제공하는 단계; 도판트 원자 또는 분자를 복수의 도판트 원자를 포함하는 클러스터와 조합하여 도판트 클러스터를 도판트 클러스터 이온으로 이온화하는 단계; 전기장으로 도판트 클러스터 이온을 추출하고 가속화하는 단계; 이온 빔을 질량 분석하는 단계; 및 도판트 클러스터 이온을 반도체 기판으로 주입하는 단계를 포함하는, 클러스터 이온을 주입하는 방법이 제공된다.
본 발명의 목적은, 반도체 디바이스의 제조사가 단일 원자를 동시에 주입하는 것이 아니라n도판트 원자(As4Hx +의 경우에n=4)의 클러스터를 주입함으로써 저-에너지 이온 빔을 추출하는데 있어 난점을 완화시키는 방법을 제공하는 것이다. 클러스터 이온 주입물 접근법은 클러스터의 각각의 원자는E/n의 에너지로 주입되기 때문에 등량의 저-에너지의 1가 주입물을 제공한다. 따라서, 주입기는, USJ 형성에 의해 요구되는 특히 낮은 주입 에너지에서 보다 높은 이온 빔 전류를 허용하는 목적하는 주입물 에너지보다n배 높은 추출 전압에서 작동한다. 이온 추출 단계를 고려하면, 클러스터 이온 주입물에 의해 허용되는 상대적인 개선은 차일드-랭뮤어 범위를 측정함으로써 정량화될 수 있다. 이러한 범위는 하기 수학식으로 근사화될 수 있는 것으로 인식된다:
(1) Jmax= 1.72(Q/A)1/2V3/2d-2
상기 식에서, Jmax는 ㎃/㎠의 단위이고, Q는 이온 전하 상태이고, A는 이온 질량(단위: AMU)이고, V는 추출 전압(단위: kV)이고, d는 간극 너비(단위: ㎝)이다. 도 1은 d=1.27㎝인75As+의 경우에 있어서 수학식 1의 그래프이다. 실질적으로, 많은 이온 주입기에 의해 사용된 추출 광학은 이러한 범위에 접근하기 위해 이용될 수 있다. 수학식 1을 확대 해석하면, 하기 감소 지수(figure of merit) △는 1가 주입에 대한 클러스터 이온 주입에 있어서 처리능력의 증가, 또는 주입된 투여 속도를 정량화하기 위해 정의될 수 있다:
(2) △ = n(Un/U1)3/2(mn/m1)-1/2
상기 식에서, △는 에너지(U1)에서 질량(m1)의 원자의 단일 원자 주입물에 대해 에너지(Un)에서 중요한 도판트의 n개의 원자를 갖는 클러스터를 주입함으로써(여기서, Ui=eV이다) 달성된 투여 속도(원자/초)에서의 상대적인 개선치이다. Un이 1가(n=1) 경우와 동일한 도판트 주입 깊이를 갖도록 조절되는 경우에, 수학식 2는 하기 수학식 3으로 축소된다:
(3) △ = n2
따라서,n개의 도판트 원자의 클러스터의 주입은 단일 원자의 통상적인 주입물보다 높은 투여 속도(n2)를 제공하는 전위를 갖는다. As4Hx의 경우에, 소문자 x에 있어서 최대 투여 속도 개선치는 약 16의 인수이다. 저-에너지 As와 As4주입 사이의 비교는 이러한 점을 예시하기 위해 도 2에 도시되어 있다.
이온 주입물을 위해 클러스터를 이용하는 것은 또한 저-에너지 이온 빔을 어드레싱(addressing)한다. 클러스터 이온 주입물 공정은, 통상적인 경우에서와 같이, 하나의 전기 전하를 함유하는 모든 도판트 원자를 갖는 것이 아니라, 클러스터 당 하나의 전기 전하만을 요구한다는 것을 주지해야 한다. 따라서, 전하 밀도의 감소와 함께 분산성 쿨롱 힘이 감소하기 때문에 수송 효율(빔 전도도)이 개선된다. 또한, 클러스터는 이들의 단량체보다 높은 질량을 갖고, 따라서 빔내(intra-beam) 쿨롱 힘에 의해 덜 영향을 받는다. 따라서, 단일 원자가 아닌 n개의 도판트 원자의 클러스터로의 주입은 저-에너지 이온 주입에서 기본적인 수송 문제를 완화시키고, 훨씬 더 생산적인 공정을 허용한다.
이러한 방법의 허용은 상기 클러스터 이온의 형성을 요구한다. 시판용 이온 주입기에서 사용된 통상적인 소스는 단량체의 생산에 비해 주로 저위(lower-order)(예를 들어, n=2)의 매우 작은 분획만을 생산하고, 그 결과 이들 주입기는 상기에서 나열된 저-에너지 빔 주입 이점을 효과적으로 실현하기 못한다. 실제, 많은 통상적인 이온 소스에 의해 제공되는 진한 플라즈마는 오히려 분자 및 클러스터를 이들의 구성 성분으로 분리시킨다. 본원에서 기술된 신규한 이온 소스는 "연성(soft)" 이온화 공정, 즉 활동적인 제 1 전자에 의한 전자-충돌 이온화의 사용으로 인해 클러스터 이온을 풍부하게 생산한다. 본 발명의 이온 소스는 도판트 클러스터 이온을 생산하고 보존하기 위해 특별히 설계된다.
본 발명의 다중 실시태양이 제공된다. 이들 실시태양은 다양한 N-형 및 P-형 도판트 클러스터 이온 뿐만 아니라, 음으로 하전된 클러스터 이온 빔을 생산하는 방법에 관한 것이다. N-형 및 P-형 도판트 클러스터 이온 둘 모두 뿐만 아니라, 음으로 하전된 클러스터 이온 빔은 도 2 내지 도 2e에서 도시된 이온 소스를 이용하여 생성될 수 있다.
도 2 내지 도 2e는 클러스터 이온 소스(10) 및 이의 다양한 성분의 개념상의 도면을 나타낸다. 도 2를 참고하면, AsH3, PH3, B2H6또는 증발된 B10H14의 실린더와 같은 공급 기체(11)의 공급물이 제공된다. 공급 물질은 실온에서 기체로서 실린더에 저장될 수 있거나, 가열된 고체로부터 승화된 증기 또는 액상으로 증발된 증기로서 도입될 수 있다. 공급 기체 공급물(11)은 유도 제어기(12)를 통해 이온화 챔버(13)에 연결된다. 유동 제어기(12)는 컴퓨터-제어된 질량 유동 제어기와 같이 정교할 수 있거나, 소정의 기체 전도성을 갖는 연결관과 같이 단수할 수 있다. 후자의 경우에, 유동은 공급 기체 공급물(11)에서 기체의 존재를 제어함으로서 변경된다. 도판트-함유 기체성 공급 물질의 제어된 유동은, 예를 들어 약 3×10-4Torr 와 3×10-3Torr 사이에 이온화 챔버(13) 내의 안정한 기압을 생성한다. 이온화 에너지(14)는 제한된 에너지 또는 속도를 갖는 전극의 제어된 전류의 형태로 제공된다. 이온화 챔버(13)의 온도, 및 실질적으로 모든 이온 소스의 성분은 전형적으로목적하는 값으로 제어된다. 소스 압력, 온도, 전자 전류 및 전자 에너지를 조정함으로써, 이온화 챔버(13) 내에서 하나의 환경이 생성되어, 예를 들어 AsH3의 도판트 원자 및 분자가 결합하여 목적하는 도판트 성분의 하나 이상의 원자를 포함하는 클러스터 이온, 예를 들어 사량체 화합물 As4Hx +(여기서, x는 0 내지 4의 정수이다)를 형성한다.
이온화 챔버(13) 중의 개구(17)는 이온이 빔 경로(beam path)로 새어나가도록 하며, 이는 이온화 챔버(13)와 추출 전극(15) 사이의 강한 전기장에 의해 추출된다. 이러한 추출 필드, 또는 가속화 필드는 접지 전위(ground potential)에 비해 전압(V)으로 이온화 챔버(13)를 편향시키는 고전압 전력 공급에 의해 생성되면, 이때 상기 추출 전극(15)은 접지 전위에 근접한다. 가속화 필드는 이온화 챔버(13)에서 양이온을 끌어당기는 전방향으로 확립되고, 음이온이 필요한 경우에는 반대 방향으로 확립된다. 가속화된 이온은 추출 전극(15)에 의해 이온 빔(16)으로 형성된다. 이온 빔(16)의 운동 에너지(E)는 하기 수학식 4로 주어진다:
(4) E = /q V/
상기 식에서, V는 소스 전위이고, q는 이온 당 전기 전하이다. V가 볼트로 표시되고 q가 전자 전하의 단위로 표시되는 경우, E는 전자-볼트(eV)의 단위를 갖는다.
본 발명에 따른 이온 주입 시스템의 일부를 형성하는 이온 소스는 전자 충돌 이온화 소스이다. 도 2a는 이온 소스(10)를 구성하는 성분의 구성 및 기능을 예시한 본 발명에 따른 이온 소스를 도식적으로 나타낸 횡단면이다. 이온 빔의 전달 방향을 포함하는 평면을 따라 횡단면이 절단되어, 이온 소스를 절반으로 분리하였다. 이온 소스(10)는 증발기(28), 및 마운팅 플랜지(mounting flange, 36)와 함께 결합된 빔 형성 영역(12)을 포함한다. 이온 소스(10)는 마운팅 플랜지(36)에 의해 이온 주입기 또는 기타 공정 기구의 증발된 진공 챔버와 접속되도록 제조된다. 따라서, 도 2a에서 플랜지(36)의 우측에서의 이온 소스(10)의 일부는 높은 진고(1×10-4Torr의 압력)하에 있다. 기체성 물질은 이온화 챔버(44)로 도입되며, 이때 기체 분자는 맞은 편의 전극 빔 유입 개구(71a 및 71b)의 쌍을 통해 이온화 챔버(44)로 들어오는 하나 이상의 전극 빔(70a 및 70b)으로부터의 전극 충돌에 의해 이온화된다. 이 같은 구성에서, 이온은 추출 개구 플레이트(80) 중의 이온 추출 개구(81)에 인접해서 생성된다. 이들 이온은 이온 추출 개구 플레이트(80)의 전면에 위치한 추출 전극(도시하지 않음)에 의해 추출되고, 활동적인 이온 빔으로 형성된다.
다양한 증발기(28)는 본 발명에 사용하기에 적합하다. 예시적인 증발기(28)는 도 2a에 도시되어 있다. 증발기(28)는 예시적이고, 증발기 본체(30), 및 고체 소스 공급 물질(29), 예를 들어 데카보란 B10H14를 포함하는 도가니(31)로부터 형성될 수 있다. 저항성 가열기는 증발기 본체(30)로 구현될 수 있다. 물 냉각 채널(26) 및 전도성 기체 냉각 채널(27)은 증발기 본체(30)와 밀접하게 접촉하도록 구성될 수 있고, 도가니(31)에 실온 초과의 균일한 작동 온도를 제공하기 위해 사용될 수 있다. 도가니(31)와 온도-제어 증발기 본체(30) 사이의 열적 전도도는 기체 공급물에 의해 도가니-증발기 본체 계면(34)으로 도입된 가압 기체에 의해 제공될 수 있지만, 증발기 본체(31)의 온도는 열전기쌍(thermocouple)을 통해 모니터링(monitoring)된다. 증발된 데카보란 B10H14또는 기타 증발된 물질(50)은 도가니 밸러스트 부피(crucible ballast volume, 51)로 수집되고, 증발기 출구 내경(exit bore, 39)을 통과하고, 단리 밸브(100 및 110)의 쌍을 통과하고, 소스 구역(35)에 포함된 증기 도관(32)을 통과한 후, 증발기 유입 개구(33)를 통해 이온화 챔버(33)로 들어간다. 단리 밸브(100 및 110), 마운팅 플랜지(36) 및 소스 구역(35)은 또한 증기의 농축을 방지하기 위해 증발기 온도 주변 또는 초과하는 온도까지 온도-제어될 수 있다.
이온 소스 기체 전달 시스템은 2개의 개별적인 소스로부터 이온화 챔버(44)를 공급하는 2개의 도간을 포함할 수 있다. 제 1 소스는 기체 실린더(도시하지 않음)와 같은 가압 기체 소스로부터 기체성 물질을 공급하는 작은 직경의 저-전도도 경로일 수 있다. 제 2 소스는 고체 물질을 증발시키는 저온 증발기로부터의 고-전도도 경로일 수 있다. 소스는 고려하지 않고, 기체 전달 시스템은 이온화 챔버(44)에서, 예를 들어 소수의 밀리토르의 기압을 유지한다. 증발기(28)는 이온화 챔버로의 기체의 안정한 유동을 유지하고, 이어 상기 챔버내의 안정한 압력을 유지하기 위해 고체 물질과 접촉하는 이의 표면의 엄격한 온도 제어를 유지한다.
증발기(28)를 손질하기 이전에, 단리 밸브(110)는 이온 공급물 및 이온 주입기를 진공하에 유지하기 위해 밀폐될 수 있다. 단리 밸브(100)는 또한 도가니(31)내에 증기(50)의 포함을 유지하기 위해 밀폐될 수 있다. 이어, 증발기(28)는 도가니(31)가 재충전되고 세정될 수 있는 화학 후드(chemical hood)로 안정하게 수송될 수 있다. 밸브(100)를 열기 전에, 밸브(100)의 본체와 밀착되어 있는 통기 밸브(111)를 열어 도가니 부피를 대기압으로 한다. 손질이 완료되면, 밸브(100)는 다시 밀폐될 수 있고, 증발기(28)는 밸브(100)를 밸브(110)에 부착시킴으로써 이온 소스(10) 상에 장착되고, 이어 이러한 통기 밸브(111)는 러프닝 라인(roughing line)에 연결되어 도가니(31), 및 밸브(100)와 밸브(110) 사이의 불감 부피(dead volume)를 배출시킨다. 이어, 단리 밸브(110)는 필요한 경우에 이온 소스 및 이온 주입기의 진공 환경을 손상시키지 않으면서 개방될 수 있다.
증발기 조립체(30a)는 가열 및 냉각 본체(30) 및 제거가능한 도가니(31)에 의해 형성된다. 도가니(31)로의 접근은 증발기(28)의 배면상의 말단 플레이트(도시하지 않음)를 제거함으로서 가능하다. 일단 도가니(31)가 증발기(28)로부터 제거되면, 이는 도가니의 말단에 탄성중합적으로 밀봉되는 이의 커버(34b)를 제거하고 고체(29)를 단리시키는 그레이트(grate, 34a)를 증가시킴으로써 재충전될 수 있다. 재충전 후에, 도가니(31)는 증발기 본체(30)내로 삽입되고, 증발기 본체(30)의 전면에 있는 출구 내경(39)에서 진공 밀봉되어, 도가니-증발기 본체 계면(34) 내에 존재하는 열적 수송 기체로부터 도가니 밸러스트 부피(51)를 단리시킨다. 상기 내경(39)은 증발된 기체의 출구로서 사용된다. 도가니(31)의 온도 균일성을 달성하기 위해 도가니(31)와 증발기 본체(30) 사이의 기계적 피트(fit)를 밀폐한다.도가니(31)와 증발기 본체(30) 사이의 임의의 간극은 2개의 표면 사이의 열적 수송을 촉진하기 위해 기체로 충진될 수 있다. 열적 수송 기체는 말단 플레이트 피팅(end plate fitting, 28a)을 통해 상기 간극으로 들어가고, 대기압이거나 대기압에 근접할 수 있다.
온도 제어는, 예를 들어 증발기 본체(30)에서 구형될 수 있는 저항성 성분의 비례-통합 미분(proportional-integral differential, PID) 폐-루프 제어(closed-loop control)를 이용하여 수행될 수 있다. 도 2e는 3개의 온도 구역, 즉 증발기 본체(30)를 위한 구역 1, 단리 밸브(100 및 110)를 위한 구역 2 및 소스 구획(35)을 위한 구역 3이 제한된 바람직한 실시태양의 구성도를 나타낸다. 각각의 구역은 전용 제어기, 예를 들어 Omron E5CK 디지털 제어기를 가질 수 있다. 가장 단순한 경우에, 가열 성분만이, 예를 들어 18 내지 200℃의 주위 온도 초과의 온도를 능동적으로 제어하기 위해 사용된다. 따라서, 저항성 카트리지형 가열기는 증발기 본체(30)(가열기(1)) 및 소스 구획(35)(가열기(3))으로 구형될 수 있지만, 밸브(100 및 110)는 저항성 성분이 전선 또는 호일 스트립인 실리콘 스트립 가열기(가열기(2))로 둘러싸일 수 있다. 도 2e에서 TC1, TC2 및 TC3으로 표지(labeling)된 3개 열전기쌍은 3개의 구성성분(30, 35 및 100(110)) 각각으로 구현될 수 있고, 연속해서 3개의 전용 온도 제어기 각각에 의해 판독될 수 있다. 온도 제어기(1, 2 및 3)는 온도 설정치(temperature setpoint)(SP1, SP2 및 SP3)로 각각 사용자-프로그래밍된다. 한 실시태양에서, 온도 설정치는 SP3 > SP2 > SP1이 되게 한다. 예를 들어, 증발기 온도가 30℃가 되도록 요구되는 경우, SP2는 50℃이어야 하고, SP3은70℃이어야 한다. 제어기는 전형적으로 TC 되읽기(TC readback)가 설정치에 필적하지 못하는 경우에 제어기의 비교기(comparator)는 요구된 바와 같이 냉각 또는 가열을 개시한다. 예를 들어, 가열만이 온도를 변경시키기 위해 사용되는 경우, TC1 < SP1이 아니면 비교기 출력은 0이다. 제어기는 온도차(SPl - TCl)의 비선형 함수로서 출력의 참조용 표를 포함할 수 있고, 프로그래밍된 설정치 값으로 온도를 원활하게 조절하기 위해 조절기의 가열기 전력 공급에 적합한 신호를 공급할 수 있다. 가열기 전력을 변경시키는 전형적인 수단은 전력 공급의 펄스 너비 변조(pulse-width modulation)에 의해서 이지만, 이러한 기법은 1%와 전치수의 100% 사이의 전력을 조절하기 위해 사용될 수 있다. 이 같은 PID 제어기는 전형적으로 0.2℃ 내로 온도 설정치를 유지할 수 있다.
증발기 본체 물질은 온도 균일성을 유지하기 위해 고도로 열적 전도성이 되도록 선별될 수 있다. 작은 열적 누출물(leak)은 증발기 본체(30)에 의도적으로 도포되어(도 2a) 제어 시스템의 안정성을 개선시키고 증발기 본체(30)의 외부 표면상에 위치한 공기 채널을 이용함으로써 설정 시간을 감소시킬 수 있다. 공기 채널(27)은 증발기 본체(30)를 둘러싸고 플레이트(도시하지 않음)에 의해 커버된다. 공기는 다기관 시스템(manifold system) 내의 채널로 보낼 수 있고, 증발기 말단 플레이트(38)에 통합되어 보통의 연속적인 대류성 냉각을 제공할 수 있다. 공기는 유도 제어를 위해 사용된 계측 밸브(metering valve)를 지나간 후에 입구를 통해 공급된다. 공기는 공기 조립체로부터 건물용 배기관(house exhaust)으로 방출한다.
공기 냉각 이외에, 증발기 본체(30)를 액체 냉각시키는 설비가 제공될 수 있다. 예를 들어, 냉각제는 증발기 본체(30) 전역에서 전후로 이동하는, 예를 들어 길이가 1m이고 직경이 6㎜인 내경으로 전달될 수 있다. 본체 포트(body port, 26)에 장착된 피팅을 통해 연결될 수 있다. 액체 냉각은 필요한 경우에 신속한 손질 소요시간(service turnaround)을 제공하기 위해 증발기 조립체의 신속한 냉각을 제공한다.
기체는, 예를 들어 가압 기체 실린더로부터 기체 도관(33)을 통해 이온화 챔버(44)로 공급될 수 있다. 고체 공급 물질은 증발기(28)에서 증발될 수 있고, 증기는 상술한 증발기 도관(32)을 통해 이온화 챔버(44)로 공급될 수 있다. 다공성 분리 장벽(perforated separation barrier, 34a)하에 위치한 고체 공급 물질(29)은 또한 상술한 바와 같은 증발기 본체(30)의 온도 제어에 의해 균일한 온도로 유지된다. 밸러스트 부피(31)에서 축적되는 증기(50)는 내경(39)을 통해 공급되고, 차단 밸브(shutoff valve, 100 및 110)를 통해 공급되며, 이어 소스 구획(35)에 위치한 증기 도관(32)에 의해 이온화 챔버(44)로 공급된다. 따라서, 기체성 및 고체 도판트-운반 물질은 이러한 이온 소스에 의해 이온화될 수 있다.
도 2b는 본 발명에 따른 다중 전자 빔 이온 소스 구성의 기초적인 광학 설계를 도시한 단면도이다. 본 발명의 한 실시태양에서, 공간적으로 분리된 전자 빔(70a 및 70b)의 쌍은 공간적으로 분리된 가열 필라멘트(110a 및 110b)의 쌍으로 방출되고, 빔 조향 장치(beam steerer) 또는 정적 자기장(B)(135a 및 135b)의 영향으로 인해 90도 탄도(도시된 바와 같이 종이의 평면에 직각인 방향)를 이온화 챔버(44)로 수행하여, 베이스 플레이트 개구(base plate aperture, 106a 및 106b)의 쌍을 먼저 통과하고, 이격된 베이스 플레이트(105a 및 105b)의 쌍을 통과한 후, 전자 유입 개구(71a 및 71b)의 쌍을 통과한다. 이온화 챔버(44)(즉, 전자 유입 개구(71a 및 71b) 둘 모두)를 통해 사방으로 통과한 전자는 빔 조향 장치 또는 정적 자기장(135a 및 135b)에 의해 방출기 차폐(emitter shield, 102a 및 102b)의 쌍을 향하게 된다. 전자 빔(70a 및 70b)이 베이스 플레이트 개구(106a 및 106b)를 통해 확산됨에 따라, 이들은 베이스 플레이트(105a 및 105b)로의 전압(Va)(상승(positive-going) 전력 공급(115)에 의해 제공됨)의 인가, 및 필라멘트로의 전압(Ve)(하강(negative-going) 전력 공급(116)에 의해 제공됨)의 인가에 의해 이온화 챔버(44)로 들어가기 전에 감속된다. 빔-형성 영역 및 수송 영역에서, 즉 이온화 챔버(44)의 외부에서 이온화를 위해 전형적으로 요구되는 것보다 상당히 높게 전자 빔 에너지를 유지하는 것이 중요하다. 이는 저-에너지에서 빔 전류를 심각히 감소시키고 전자 빔 직경을 확대시키는 공간 전하 효과 때문이다. 따라서, 이러한 영역에서 약 1.5 내지 5keV의 전자 빔 에너지를 유지하는 것이 요구된다.
전압은 이온화 챔버(44)에 전적으로 비례한다. 예를 들어, Ve = -0.5 kV이고 Va = 1.5 kV인 경우에 전자 빔의 에너지는 e(Va-Ve)(여기서, e는 전자 전하(6.02 ×10-19쿨롱)이다)로 주어진다. 따라서, 전자 빔(70a 또는 70b)은 2keV에서 형성되어 편향되지만, 전자 유입 개구(71a 및 71b)로 들어가는 경우에 이는 오직 0.5keV의 에너지를 갖는다.
하기 표는 에너지를 갖는 전자 빔을 90도로 굽도록 요구된 자기장(B)의 근사치를 나타낸다.
본 발명에서 90도 편향을 달성하기 위한 전자 에너지에 대한 자기장 강도의 의존도
전자 에너지(E) 자기장(B)
1,500eV 51G
2,000eV 59G
2,500eV 66G
도 2b에 도시된 기타 성분은 추출된 이온 빔(120), 소스 정전기형 차폐(101) 및 방출기 차폐(102a 및 102b)의 쌍을 포함한다. 이들 방출기 차폐(102a 및 102b)는 2가지 목적, 즉 정전기형 차폐로부터의 차폐를 제공하는 것, 및 표류 전자(stray electron) 또는 이온 빔으로부터의 차폐를 제공하는 것을 충족시킨다. 예를 들어, 방출기 차폐(102a 및 102b)는 베이스 플레이트(105a 및 105b)와 소스 차폐(101) 사이의 전위차와 연관된 필드로부터 전자 빔(70a 및 70b )을 차폐하고, 또한 역 전자 방출기로부터 표류 전자 빔을 위한 덤프(dump)로서 작용한다. 소스 차폐(101)는 베이스 플레이트(105a 및 105b)와 이온화 챔버(44) 사이의 전위차에 의해 생성된 필드로부터 이온 빔(120)을 차폐하고, 또한 다르게는 이온 소스 성분과 충돌할 수 있는 표류 전자 및 이온을 흡수하도록 작용한다. 이러한 이유 때문에, 방출기 차폐(102a 및 102b) 뿐만 아니라 소스 차폐(101) 둘 모두는 몰리브덴 또는 흑연과 같은 내화성 금속으로 구성된다. 다르게는, 자기장(B)(135a 및 135b)으로부터 이온 빔(120)을 더욱 완전하게 차폐하는 것은 자성 스테인레스 강과 같은 강자성 물질의 소스 차폐(101)를 구성함으로써 달성될 수 있다.
도 2c는 기계의 세부사항을 도시하고, 도 2b의 내용물이 도 2a의 이온 소스으로 어떻게 혼입되었는지를 명백히 보여주는 절단 도면이다. 전자는 하나 이상의 필라멘트(110a 및 110b)로부터 열이온적으로 방출되고, 전자 빔(70a 및 70b)을 형성하는 상응하는 애노드(140a 및 140b)의 쌍으로 가속화된다. 이 같은 구성은 몇몇 이점을 제공한다. 먼저, 필라멘트(110a 및 110b)는 개별적으로 또는 함께 작동할 수 있다. 두 번째로, 전자 빔이 이온화 챔버 내부에서 생성되기 때문에 방출기 수명은 공지된 구성에 비해 늘어나는데, 이는 방출기가 이온 소스가 잔류하는 주입기 진공 하우징(implanter vacuum housing)의 저압 환경하에 있고, 또한 방출기가 이온 충격으로부터 효과적으로 보호되기 때문이다.
영구 자석(130a 및 130b)의 쌍 및 자극 조립체(magnetic pole assembly, 125a 및 125b)의 쌍으로부터의 자속(Magnetic flux)은 자극 조립체의 말단 사이의 공기 간극을 가로질러 자극 조립체를 확립하기 위해 사용된 빔 조향 장치를 형성하되, 상기 전자 빔은 확산된다. 자기장(135a 및 135b) 및 전자 빔(70a 및 70b)의 전자 빔 에너지는 전자 빔(70a 및 70b)이 90도로 편향되고 도시된 바와 같이 이온화 챔버(44)로 움직이도록 매칭된다. 전자 빔(70a 및 70b)을, 예를 들어 90도로 편향시킴으로써, 방출기와, 이온을 포함하는 이온화 챔버 사이에는 어떠한 가시 거리(line of sight)도 존재하지 않아, 활동적인 하전된 입자에 의해 방출기의 충격을 방지한다.
Va가 이온화 챔버(44)에 비해 양성이므로, 전자 빔(70a 및 70b)이 베이스 플레이트 개구(106a 및 106b) 및 전자 유입 개구(71a 및 71b)에 의해 한정된 간극을통과함에 따라 이들은 감속된다. 따라서, 베이스 플레이트 개구(106a)와 전자 유입 개구(71a)의 조합, 및 베이스 플레이트 개구(106b)와 전자 유입 개구(71b)의 조합, 및 이들 사이의 간극은 각각 정전기 렌즈, 이 경우에는 감속화 렌즈를 형성한다. 감속화 렌즈의 사용은 실질적으로 전자 빔의 발생 및 편향에 영향을 미치지 않으면서 전자 빔의 이온화 에너지가 조절되도록 한다.
각각의 베이스 플레이트(105a 및 105b)를 지지하고, 이온화 챔버 역치에 있는 소스 구역(35)으로부터 스탠드오프(stand off)로서 작용하는 하나 이상의 세라믹성 스페이서(ceramic spacer, 132a 및 132b)에 의해 간극이 확립될 수 있다. 세라믹성 스페이서(132a 및 132b)는 전기적 단리 및 기계적 지지 둘 모두를 제공한다. 명확성을 위해, 방출기 차폐(102) 및 소스 차폐(101)는 도 3에 도시되어 있지 않다는 것을 주지한다.
전자 유입 개구(106a 및 106b)는 전자 빔(70a 및 70b)의 전도도를 제한할 수 있기 때문에, 베이스 플레이트(105a 및 105b)는 활동적인 전자 빔(70a 및 70b)의 일부를 차단할 수 있다. 베이스 플레이트(105a 및 105b)는 능동적으로 냉각되거나 수동적으로 냉각되어야 한다. 능동 냉각은 베이스 플레이트를 통해 물과 같은 액체 냉각제를 통과시킴으로써 달성될 수 있다. 다르게는, 수동 냉각은 베이스 플레이트가 이들의 주위 환경으로 방사함으로써 이들이 냉각되는 온도에 도달하도록 함으로써 달성될 수 있다. 이러한 안정 상태의 온도는 차단된 빔 전력, 베이스 플레이트의 표면적 및 방사율, 및 주위 화합물의 온도에 의존한다. 베이스 플레이트(105a 및 105b)가 승온, 예를 들어 200℃에서 작동하도록 하는 것은 냉각된 표면상에 오염 필름 및 입자 형성 필름을 형성할 수 있는 데카보란 증기와 같은 응축성 기체를 흘러보내는 경우에 유리할 수 있다.
도 2d는 소스의 전지 빔-형성 영역의 단순화된 평면도를 나타낸다. 필라멘트(110b)는 이온화 챔버(44)에 대해 역치(Ve), 예를 들어 -0.5 keV에 있고, 애노드(140b), 자극 조립체(125b), 베이스 플레이트(105b) 및 방출기 차폐(102b)는 모두 애노드 역치(Va), 예를 들어 1.5 keV에 있다. 따라서, 전자 빔 에너지는 2keV이다. 전자 빔(70b)이 베이스 플레이트 개구(106b)를 통과하도록 자극 조립체(125b)의 극 사이의 공기 간극에서 자기장(135b)에 의해 전자 빔(70b)은 편향된다. 베이스 플레이트 개구(106a 및 106b), 및 전자 유입 개구(71a 및 71b)를 위한 전형적인 값은 직경이 각각 1㎝이다.
도 3은 제안된 클러스터 이온 주입 시스템을 포함하는 주요한 하류 성분과 함께 이온 소스를 나타낸다. 도 3에 도시된 것과는 다른 구성이 가능하다. 이온 소스(21)는 클러스터 이온을 포함하는 이온 빔(20)을 생성하기 위해 추출 전극(22)과 커플링(coupling)된다. 이온 빔(20)은 전형적으로 많은 상이한 질량, 즉 주어진 전하 극성이 이온 소스(21)에서 생성되는 모든 종을 포함한다. 이어, 이온 빔(20)은 분석기 자석(23)으로 들어간다. 분석기 자석(23)은 자석 코일에서 전류에 의존하는 이온 빔 수송 경로내에 이중극 자기장을 생성하며, 자기장의 방향은 도 3의 평면에 수직이다. 분석기 자석(23)의 기능은, 반경이 개별적인 이온의 질량-대-전하 비에 의존하는 아크(arc)에서 이온 빔을 굽힘으로써 한 세트의 구성성분 빔레트(beamlet)로 이온 빔을 공간적으로 분리하는 것이다. 이 같은 아크는 선별된이온 빔인 빔 성분(24)으로서 도 3에 도시되어 있다. 자석(23)은 하기 수학식 5로 주어진 반경을 따라 주어진 빔을 굽힌다.
(5) R = (2mU)1/2/qB
상기 식에서, R은 굽힘 반경이고, B는 자속 밀도이고, m은 이온 질량이고, U는 이온 온도 에너지이고, q는 이온 전하 상태이다.
선별된 이온 빔은 좁은 범위의 질량-에너지 생성물의 이온으로만 구성되어, 자석에 의한 이온 빔의 굽힘 반경은 질량-분해 개구(27)를 통해 이러한 빔을 전송한다. 선별되지 않은 빔의 성분은 질량-분해 개구(27)를 통과하지 못하지만, 다른 곳에서 차단된다. 예를 들어, 1 또는 2개의 원자 질량 단위의 질량을 갖는 수소 이온으로 구성된 선별된 빔(25)보다 작은 질량-대-전하 비를 갖는 빔에 있어서, 자기장은 보다 적은 굽힘을 유도하고, 빔은 자석 챔버의 내경 벽(30) 또는 다른 곳을 차단한다. 선별된 빔(26)보다 큰 질량-대-전하 비를 갖는 빔에 있어서, 자기장은 보다 큰 굽힘을 유도하고, 빔은 자석 챔버의 외경 벽(29) 또는 다른 곳과 충돌한다. 당해 기술분야에서 널리 확립된 바와 같이, 분석기 자석(23) 및 질량-분해 개구(27)의 조합은 이온 소스로부터 추출된 다중 종(multi-species) 빔(20)으로부터 이온 빔(24)을 선별하는 질량 분석 시스템을 포함한다. 이어, 선별된 빔(24)은 사후-분석 가속화/감속화 단계(31)를 통과할 수 있다. 이러한 단계(31)는 특정한 주입 공정에 요구되는 목적하는 최종 에너지 값으로 빔 에너지를 조절할 수 있다. 사후 분석 가속화/감속화 단계(31)는 정전기 렌즈, 또는 예를 들어 다르게는LINAC(선형 가속기)의 형태를 취할 수 있다. 분해 개구와 웨이퍼 사이의 전하-교환 및 중화 반응을 겪고 있는(따라서, 보정 에너지(correct energy)를 갖지 않는) 이온이 웨이터로 확산되는 것을 방지하기 위해, "중성 빔 필터" 또는 "에너지 필터"가 이러한 빔 경로내에 혼입될 수 있다. 예를 들어, 사후 분석 가속화/감속화 단계(31)는 인가된 DC 전자기장을 통해 선별된 이온 빔(24)이 뒤따르도록 강요하는 빔 경로에 "도그레그(dogleg)" 또는 작은 각 편향을 혼입시킬 수 있지만, 중성이거나 다중 하전된 상태인 빔 성분은 필수적으로 이러한 경로를 따를 필요는 없다. 이어, 에너지-조절 빔은 도 3에 도시된 주입 시스템 중의 빔 스캐닝 시스템(32)으로 들어간다. 빔 스캐닝 시스템(32)는 전체 표적물(28)이 균일하게 주입되도록 빔을 스캐닝한다. 1차원, 2차원 스캐닝 및 예를 들어 정전기 대 자석 스캐닝 시스템을 갖는 다양한 구성이 가능하다.
이어, 빔은 고진공 환경에서 유지되는 웨이퍼 공정 챔버(33)로 들어가며, 여기서 빔은 표적물(28)과 충돌한다. 웨이퍼 가공 챔버 및 웨이퍼 조절 시스템의 다양한 구성이 가능하며, 주요 카테고리는 연속적이거나(1회에 하나의 웨이퍼) 배치형이다(많은 웨이퍼가 스피닝 디스크 상에 함께 가공됨). 일련의 공정 챔버에서, 전형적으로 하나의 차원(측면 또는 수평면)은 직각 방향으로 전자기적으로 스캐닝되는 빔을 가로질러 기계적으로 스캐닝되어, 주입물의 양호한 공간 균일성을 확보한다. 배치 시스템에서, 디스크의 스피닝은 방사 방향으로 기계적인 스캐닝을 제공하고, 스피닝 디스크의 수직 또는 수평 스캐닝은 또한 동시에 영향을 받으며, 상기 이온 빔은 정치 상태가 된다.
클러스터 이온 주입이 정확한 도판트 배치를 제공하기 위해, 상기 클러스터 내에 포함된 n개의 도판트 원자 각각은 동일한 운동 에너지로 기판을 투과하지만, 분자 이온이 An +(즉, 이는 n개의 도판트 원자 A로만 구성된다)의 형태인 가장 단순한 경우에 n개의 도판트 원자 각각은 반도체 기판으로의 투과시에 클러스터 에너지의 동일한 분율(1/n)을 수용해야 한다는 것이 필수적이다. 예를 들어, 다원자성 분자가 고체 표적물 표면과 충돌할 때마다 에너지의 이러한 동일한 분배가 일어난다는 것이 문헌[VLSI Technology, McGraw Hill, pp. 253-254 (1983)]에서 스제(Sze)에 의해 확립되었다. 또한, 이 같은 주입의 전기적인 결과는 단일 원자 이온 주입을 이용하는 등량의 주입물과 동일하다. 이 같은 결과는 데카보란에 의한 주입에 대해 문헌[Jacobson et al., "Decaborane, an alternative approach to ultra low energy ion implantation", IEEE Proceedings of the XIIIthInternational Conference on Ion Implantation Technology, Alpsbach, Austria, pp. 300-303 (2000)]에서 상세하게 기술되어 있고, 실제로 본 발명자는 임의의 도판트 클러스터에 대해 유사한 결과를 기대한다.
이온 주입 동안, 도판트 원자는 저밀도의 격자 원자(lattice atom) 또는 "채널"을 포함하는 기판 결정 격자를 대칭 방향을 따라 채널링함으로써, 즉 기판 결정 격자로 들어감으로써 반도체 기판으로 더욱 깊숙이 침투할 수 있다. 이온 탄도가 반도체 결정 격자 중의 채널의 방향과 일치하는 경우, 이온은 실질적으로 기판 원자와의 충돌을 피하여, 도판트 탄도물의 범위를 확장시킨다. 채널링을 제한하거나심지어는 방지하는 효과적인 수단은 기판의 표면에 부정형 층을 형성하는 것으로 이루어진다. 이 같은 층을 생성하는 하나의 수단은, 주입 공정에 의해 야기된 결정 손상이 활성화 단계 동안에 실질적으로 기판의 전기적 특성을 변경시키지 않으면서 기판 표면에서 층의 결정 구조를 제거하기에 충분하도록 기판이 이루어진 동일한 성분의 이온, 또는 동일한 전기적 특성(즉, 주기율표의 통일한 컬럼)을 갖는 이온을 갖는 기판을 주입하는 것이다. 예를 들어, 실리콘 또는 게르마늄 이온은 20keV의 에너지에서 5 ×1014㎝-2의 투여량으로 실리콘 기판에 주입되어 실리콘 기판에서 이 같은 부정형 층을 형성할 수 있으며, 이어 클러스터 이온 주입에 의해 얕은 도판트 층을 주입할 수 있다.
이러한 방법의 중요한 용도는 CMOS 제조 순서의 일부분으로서 N-형 및 P-형 얕은 접합부를 형성하기 위해 클러스터 이온 주입을 이용한다는 것이다. CMOS는 전류 사용시에 우성 디지털 통합 회로 기술이고, 이의 명칭은 동일한 칩상의 N-채널 및 P-채널 MOS 트랜지스터(상보적인 MOS: N 및 P 둘 모두) 둘 모두의 형성을 의미한다. CMOS의 성공은, 회로 설계자가 보다 양호한 회로, 구체적으로는 대체 기술보다 적은 유효 전력(active power)을 끌어들이는 회로를 생성하기 위해 맞은편 트랜지스터의 상보적인 특징을 이용할 수 있다. N 및 P 기술은 음성 및 양성(N-형 반도체는 다수의 음성 캐리어를 갖고, 그 반대도 또한 갖는다)에 기초하고, N-채널 및 P-채널 트랜지스터는 역상인 각각의 영역의 유형(극성)을 갖는 각 트랜지스터의 복사물이라는 것을 주지한다. 동일한 기판 상에서의 트랜지스터의 2가지 유형의제조는 N-형 불순물 및 이어 P-형 불순물을 연속적으로 주입하는 반면, 포토레지스트(photoresist)의 차폐층을 갖는 다른 유형의 디바이스를 보호하는 것을 요구한다. 각각의 트랜지스터 유형은 2개의 극성 영역이 정확하게 작동하는 것을 요구하지만, 얕은 접합부를 형성하는 주입물은 트랜지스터와 동일한 유형, 즉 N-채널 트랜지스터로의 N-형 얕은 주입물, 및 P-채널 트랜지스터로의 P-형 얕은 주입물이라는 것을 주지한다. 이러한 공정의 예는 도4a 및 도 4b에 도시되어 있다. 특히, 도 4a는 N-형 클러스터 주입물(88)을 통해 N-채널 배수 확장(89)을 형성하기 위해 방법을 예시하지만, 도 4b는 P-형 클러스터 주입물(91)에 의해 P-채널 배수 확장(90)을 형성하는 방법을 나타낸다. 트랜지스터의 N-형 및 P-형 둘 모두는 유사한 형상의 얕은 접합부를 요구하고, 따라서 N-형 및 P-형 클러스터 주입물 둘 모두를 갖는다는 것은 진보한 CMOS 구조의 형성에 유리하다는 것을 주지한다.
이러한 방법의 적용예는 NMOS 트랜지스터를 형성하는 경우에 대해 도 5에 도시되어 있다. 이러한 특징은 반도체 디바이스를 제조하는 전위 공정(front-end process) 단계의 일부를 겪었던 반도체 기판(41)을 나타낸다. 상기 구조는 P-웰(P-well, 43)을 통해 가공되었던 N-형 반도체 기판(41), 트렌치 단리(42) 및 게이트 스택 형성(44 및 45) 단계로 이루어진다. P-웰(43)은 웰에서 트랜지스터를 위해 접합부 단리를 제공하는 N-형 기판(41)과의 접합부를 형성한다. 트렌치 단리(42)는 N-웰(N-well)과 P-웰 사이(즉, 전체 CMOS 구조)에 측면 유전체성 단리를 제공한다. 이어, 게이트 산화물 층(44) 및 폴리실리콘 케이트 전극(45)을 포함하는 게이트 스택이 구성되며, 이는 트랜지스터 게이트 스택을 형성하기 위해 패턴화된다. 또한, 포토레지스트(46)는 NMOS 트랜지스터를 위한 영역이 개방되지만, 기판의 기판 영역은 포토레지스트 층(46)에 의해 차폐되도록 인가되고 패턴화된다. 공정 유동에서의 이러한 견지에서, 기판은 디바이스 제조 공정에 의해 요구되는 가장 얕은 도핑층인 배수 확장 주입물을 위해 준비된다. 0.13μm 기술 노드(technology node)의 전단 디바이스를 위한 전형적인 공정 요건은 1 내지 2keV의 비소 주입물 에너지, 및 5 ×1014㎝-2의 비소 투여량이다. 클러스터 이온 빔(47), 이 경우에 As4Hx +는, 전형적으로 이온 빔의 확산 방향이 기판에 수직이 되도록 반도체 기판으로 향하여, 게이트 스택에 의한 투영(shadowing)을 피한다. As4Hx +클러스터의 에너지는 목적하는 As+주입물 에너지의 4의 배수, 예를 들어 4 내지 8keV이어야 한다. 상기 클러스터는 기판과의 충돌시에 분리되고, 도판트 원자는 배수 확장 영역(48)을 형성하는 반도체 기판의 표면 주변의 얕은 층에 정지한다. 본 발명자는 동일한 주입물이 게이트 전극(49)의 표면 층을 들어가서, 게이트 전극을 위한 부가적인 도핑을 제공한다는 것을 주지한다. 따라서, 도 5에 기술된 공정은 제안된 발명의 하나의 중요한 용도이다.
이러한 방법의 추가적인 적용예, 즉 깊은 소스/배수 영역의 형성은 도 5a에 도시되어 있다. 이러한 특징은 반도체 디바이스의 제조에서 추가적인 공정 단계를 수행한 후의 도 5의 반도체 기판(41)을 나타낸다. 부가적인 공정 단계는 패드 산화물(pad oxide, 51)의 형성, 및 게이트 스택의 측벽상의 스페이서(52)의 형성을포함한다. 이러한 시접에서, 포토레지스트 층(53)은 주입된 트랜지스터, 이러한 예에서는 NMOS 트랜지스터를 노출시키기 위해 인가되고 패턴화된다. 이어, 이온 주입물이 소스 및 배수 영역(55)을 형성하는 단계가 수행된다. 이러한 주입물이 저-에너지에서 높은 투여량을 요구하므로, 이는 제안된 클러스터 주입 방법을 적절히 적용한 것이다. 0.13μm 기술 노드를 위한 전형적인 주입물 파라미터는 5 ×1015㎝-2의 비소 투여량에서 비소 원자(54) 당 약 6keV이어서, 이는 24keV, 1.25×1015㎝-2As4Hx +주입물; 12keV, 2.5 ×1015㎝-2As2Hx +주입물; 또는 6keV, 5 ×1015㎝-2As+주입물을 요구한다. 도 5에 도시된 바와 같이, 소스 및 배수 확장(55)은 이러한 주입물에 의해 형성된다. 이들 영역은 회로 인터코넥트(circuit interconnect)(상기 공정에서 추후에 형성됨)와, 채널 영역(56) 및 게이트 스택(44 및 45)과 함께 배수 확장 영역에 의해 한정된 고유 트랜지스터 사이의 높은 전도도 연결을 제공한다. 게이트 전극(45)은 이러한 주입물(도시된 바와 같음)에 노출될 수 있고, 상기와 같이 노출되는 경우, 공급물/배수 주입물은 게이트 전극을 위해 1차 도핑 소스를 제공한다. 이는 다중 도핑층(57)으로서 도 5a에 도시되어 있다.
PMOS 배수 확장(148) 및 PMOS 소스, 및 배수 영역(155)을 형성하는 상세한 도면은 도 5b 및 도 5c에 각각 도시되어 있다. 구조 및 공정은 도 5a 및 도 5b에서와 동일하며, 도판트 유형은 역상이다. 도 5b에서, PMOS 배수 확장(148)은 보론 클러스터 주입물(147)의 주입에 의해 형성된다. 이러한 주입물을 위한 전형적인파라미터는 0.13μm 기술 노드를 위해 5 ×1015㎝-2의 투여량으로 보론 원자 당 500eV의 주입물 에너지일 수 있다. 따라서, B10Hx주입물은 5keV 및 5 ×1013㎝-2의 투여량이어야 한다. 도 5c는 또한 데카보란과 같은 P-형 클러스터 이온 빔(154)의 주입에 의한 PMOS 소스 및 배수 영역(148)의 형성을 나타낸다. 이러한 주입물을 위한 전형적인 파라미터는 0.13μm 기술 노드를 위해 5 ×1015㎝-2(즉, 5 ×1014㎝-2에서의 20keV 데카보란)의 보론 투여량으로 보론 원자 당 약 2keV의 에너지일 수 있다.
일반적으로, 이온 주입만으로는 효과적인 반도체 접합부를 형성하는 데 충분하지 않지만, 열처리는 주입된 도판트를 전기적으로 활성화시키는데 필수적이다. 주입 후에, 반도체 기판의 결정 구조는 심하게 손상을 입고(기판 원자는 결정 격자 위치에서 이동된다), 주입된 도판트는 기판 원자에 단지 약하게 결합되어 있어, 주입된 층은 빈약한 전기 특성을 갖는다. 고온(900℃ 초과)에서의 열처리, 또는 어닐(anneal)은 전형적으로 반도체 결정 구조를 회복하고, 도판트 원자를 치환적으로, 즉 결정 구조에서 기판 원자 중 하나의 위치에 위치시키기 위해 수행된다. 이러한 치환은 도판트가 기판 원자와 결합하도록 하고, 전기적으로 활성화시키는데, 즉 반도체 층의 전도도를 변경시키게 한다. 그러나, 이러한 열 처리는 얕은 접합부의 형성에 나쁘게 작용하는데, 이는 주입된 도판트의 확산이 열 처리 동안에 발생하기 때문이다. 사실상, 열 처리 동안의 보론 확산은 0.1μm 미만 범위(regime)에서 USJ를 달성하는데 있어서 제한 요소이다. 진보한 공정은 이러한 열 처리가 "스파이크 어닐(spike anneal)"과 같은 얕은 주입된 도판트의 확산을 최소화하도록 개발되었다. 스파이크 아닐은, 가장 높은 온도에서의 체류 시간이 0에 가깝고, 가능한 한 신속하게 온도를 증가시켰다가 감소시키는 신속한 열적 공정이다. 이러한 방법으로, 주입된 도판트를 활성화시키는데 필요한 고온에 도달하면서, 도입된 도판트의 확산은 최소화된다. 이 같이 진보한 열 처리는 본 발명과 함께 사용되어 완성된 반도체 디바이스의 제조에서의 이의 이점을 최대화할 수 있는 것으로 예상된다.
도 6은 인 클러스터 이온의 생성 및 질량-분해된 인 클러스터 이온 빔의 형성을 증명한다. 이러한 질량 스펙트럼은 소스 공급 기체로서 포스핀(PH3)을 이용하는 본 발명의 이온 소스의 작동 동안에 얻어진 데이터를 나타낸다. 이러한 질량 스펙트럼은 수직 척도(61) 대 분석기 자기장에 대한 이온 전류의 강도를 나타내며, 이는 수평 척도(62) 상의 이온 질량-대-전하 비를 결정한다. 전류는 2차 전자가 효과적으로 억제되는 패러디 컵(Faraday cup)에서 측정되었다. 주어진 추출 전압(V)에 있어서 2개의 정량이 m/q =aB2(여기서, a는 상수이다)와 관련이 있기 때문에 자기장에서 선형인 수평 척도(62)는 질량-대-전하 비에서는 비선형이다. 이는 수평 척도(62) 상에서 보다 높은 질량 피크를 서로 보다 인접하게 한다. 인 클러스터는 클러스터 당 2개, 3개 및 4개의 인 원자를 갖는 신호(65, 66 및 67)로서 각각 관측된다. 이러한 스펙트럼의 분석은 본 발명의 이온 소스가 작동 동안에 클러스터의 형성 및 보존을 지지한다는 것을 증명한다. 그래프의 좌측 상의 신호(63)의 제1 그룹화는 질량수가 1 및 2인 수소 이온이다. 수소 피크는 비교적 작고, 인-함유 피크보다 훨씬 작다. 신호(64)의 제 2 그룹화는 질량(31)과 질량(35) 사이에서 발생하고, 하나의 인 원자를 포함하는 이온에 상응한다. 통상적인 주입 공정 동안, 1개, 수개, 또는 이들 모든 피크가 선별된 질량-분해 개구(27)(도 2 참조)의 선택에 의존하여 주입될 수 있다. 몇몇 용도는 상기 공정에서 H에 대한 민감성이 존재하는 경우에31P+피크만의 선별을 요구할 수 있다. 이러한 경우에, 협소한 질량-분해 개구는 수화물 피크, 즉 PHx +(여기서, x는 1, 2, 3 또는 4이다)를 제외하기 위해 수행될 수 있다. 다른 공정은 생산성을 증가시키기 위해 이러한 그룹내의 모든 피크의 주입을 요구할 수 있다. 우측의 신호(65)의 다음 그룹은 인 이량체(P2)로 구성되며, 이들 각각의 입자는 2개의 인 원자를 포함한다. 가장 좌측의 유의성 있는 신호는 질량수가 62인 P2 +에 상응한다. 우측으로 이웃하는 신호는 P2Hx +(여기서, x는 1 내지 6이다)에 대한 신호이다. 본 발명자는 이들 신호의 강도가 단량체 피크(64)에 비해 감소되지만, 관측된 강도는 소스 투입 설정(source input setting)의 전체 세트에 의존하고, 예를 들어 목적하는 빔 조건이 이량체를 요구하는 경우에 P2 +피크의 상대적인 높이를 최대화하도록 최적화될 수 있다는 것을 또한 주지한다. 질량-분해 개구의 선별은 주입 공정 동안에 얼마나 많은 이들 빔이 주입될 수 있는 지를 결정한다. 우측의 다음 신호 그룹화(66)는 3개의 인 원자(P3 +)를 포함하는 인 클러스터 이온에 상응한다. 우측의 다음 신호(67)는 4개의 인 원자를 포함하는 인 클러스터 이온에 상응한다. 이러한 클러스터의 강도가 P3Hx +클러스터에 대한 강도보다 높고, P4 +클러스터(관측된 강도의 4배)를 이용한 순 투여 속도는 P+또는 P2 +를 초과하고, 주입된 인 원자 당 에너지는 공칭 이온 빔 에너지의 단지 1/4이라는 것을 주지하는 것은 흥미롭다.
도 7은 본 발명을 이용한 AsH3의 질량 스펙트럼을 나타낸다. 이온 빔 에너지는 19keV이어서, As4Hx +의 효과적인 As 주입물 에너지는 4.75keV일 수 있다. 도 7에서의 As4Hx +의 빔 전류는 약 0.25㎃이어서, 등가의 As 도판트 전류는 약 1㎃이다. 도 7은 또한 0.5 내지 1.0㎃의 입자 전류가 As, As2, As3, or As4-함유 이온 빔의 주입으로부터 생성될 수 있어, 또한 분석기 자석 전류를 조절하여 도 7의 스펙트럼의 상이한 일부를 선별함으로써 약 20 내지 5keV의 효과적인 주입물 에너지 범위를 수득한다.
도 8은 As 주입물 에너지의 함수로서 As4Hx +전류를 나타낸다. 이온 빔의 각 분산은 11mR의 측면 또는 분산 방향에서의 반각, 또는 0.6도까지의 질량-분해 개구(예를 들어, 도 3의 27 참조)와 패러디 컵 사이의 개구에 의해 제한된다. 1keV/원자는 반도체 공정이 USJ 디바이스로의 비소 주입을 위해 요구할 수 있는 보다 낮은 범위이다.
도 9는 빔 휘도의 단위로 전화된 도 8의 빔 전류를 예시하며, "전형적인" 현대의 중간-전류 주입기를 비교한 것이다. 상기 개선은 30의 대략적인 인수이다(본 발명자가 추정하는 중간-전류 주입기 사양은 40mrad 반각 허용도, 및 10keV에서의 빔 전류의 200uA이었다). 문헌[Handbook of Ion Implantation Technology, J.F. Ziegler, ed., North-Holland, pp. 455-499 (1992)]에서 스테펜스(Stephens)는 하기와 같이 휘도(B)를 정의한다:
(6) B = 2I/π2ε2(㎂-㎜-2-mrad-2)
상기 식에서, I는 효과적인 도판트 빔 전류(단위: ㎂)이고, c는 빔 방출도(단위: (밀리라디안-밀리미터)2)이다. 방출도는 하기 수학식에 의해 산정된다.
(7) ε= δα
상기 식에서, δ는 분산성 평면에서의 빔 반너비(half-width)이고, α는 반펜슬각(half-pencil angle)이며, 둘 모두는 화상 평면에서, 즉 분해 개구 위치에서 측정된다.
빔 휘도는 얼마나 많은 전류가, 예를 들어 특정한 직경 및 길이를 갖는 관을 통해 특정한 허용도로 투과될 수 있는 지를 정량화하는 본안의 중요한 특징이다. 이온 주입기 빔 라인이 명확한 허용도를 가지므로, 휘도는 방출도-제한 빔을 위한생산서의 중요한 척도이다. 방출도는 통상적으로 저-에너지 빔의 수송에 있어서 제한 요소이다. 본 발명자는 이것이 주로 수학식 1 내지 3에서 나타내 바와 같이 클러스터 이온 대 단량체 이온을 이용하는 이점이라는 것을 주지한다. As4주입에 있어서, 수학식 3은 16, 즉 △ = n2의 처리능력의 증가를 예상한다.
도 10은 4.75keV 및 19keV에서 AsHx +및 As4Hx +이온으로 각각 주입된 실리콘 시료에 대한 2차 이온 질량 분광법(SIMS)의 결과를 나타낸다. 원자 투여량은 약 1×1016㎝-2이었다. 이들 데이터는 실리콘으로의 이온 주입을 모의 실험하기 위해 본 산업 분야에서 통상적으로 사용되는 완전 동적 산화 모델(full dynamical scattering model)인 TRIM과 비교하였다. 그 결과는, 본 발명자들이 실제로 지정된 에너지에서 As 및 As4를 주입한다는 것을 나타낸다.
도 11은 통상적인 이온 주입에서 통상적으로는 사용되지 않지만 시판용인 기체성 물질인 다이보란(B2H6)의 질량 스펙트럼을 나타낸다. 도 11은 H(H+, H2 +, H3 +), B(B, BH+, BH2 +), B2(B2 +, B2H+, B2H2 +, B2H3 +, B2H4 +), B3(B3, B3H+, B3H2 +, B3H3 +, B3H4 +), B4(B4, B4H+, B4H2 +, B4H3 +, B4H4 +) 및 B5그룹의 그룹화를 나타낸다. 도 11의 질량 스펙트럼은 이를 해석하는데 있어 다소 복합한데, 이는 이들의 자연 존재비(naturalabundance)를 반영하는11B 대10B의 비가 약 4:1로 나타나는 2개의 자연적으로 발생하는 존재하는 보론의 동위원소인10B 및11B가 존재하기 때문이다. 예를 들어,11B 및10B는 11amu에서의 피크에 존재한다.
도 12는 본 발명에서 수화보론 클러스터 및 클러스터 양이온의 생성을 증명한다. 이러한 질량 스펙트럼은 소스 공급 물질로서 증발된 데카보란 B1OH14를 이용하여 본 발명의 이온 소스의 작동 동안에 얻어진 자료를 나타낸다. 식 ByHx +(여기서, 1≤y≤10이고 0≤x≤14이다)의 수화보론 클러스터가 도시되어 있으며, 이는 1amu에서 약 124amu까지 1amu 단위로 분리되어 있다. 관측된 가장 큰 신호 B10Hx +는 데카보란 모분자(parent molecule)의 직접적인 이온화에 의해 형성된 데카보란 분자 이온에 상응한다.
도 13은 도 12의 스펙트럼과 유사한, 본 발명의 이온 소스에 의해 생성된 데카보란의 음이온 스펙트럼을 나타낸다. 훨씬 적은 이온 상태는 데카보란 음이온에 의해 형성되어, 대부분의 이온(약 90%)이 B10Hx +의 모피크(parent peak) 내에 포함된다. 반도체의 이온 주입에 음이온을 사용하는 것은 이것이 실질적으로 음이온 주입에서 관측되는 웨이퍼 하전을 제거하기 때문에 매우 유리하다. 이온 소스가 주어진 물질의 음이온 및 양이온 둘 모두를 다량으로 생산하는 것이 보통이 아니지만, 도 12 및 도 13의 피크 이온 전류는 2의 인수 내에서는 동일하다. 이는 확장된 질량 범위에 대해 도 14에서 도식적으로 나타나 있다. 이들 데이터는 양이온 질량 스펙트럼을 수집하고, 이온 주입기 전력 공급의 극성을 반대로 하고, 본 발명의 이온 주입 시스템으로 종이의 동일한 시트(sheet) 상에 동일한 질량 범위에 대한 음이온 스펙트럼을 수집함으로써 도시된 바와 같이 수집한다. 패러디 컵 전류는 도 14를 수집하기 위해 x-y 종이 기록기(paper recorder)에 공급되었다. 데카보란의 경우에 양이온이 아닌 음이온을 주입하는데 있어 상당한 이점이 명백하다: 1) 보다 유용한 이온 전류는 중요한 피크 내에 존재하여 훨씬 유용한 도판트 플럭스(flux)를 수득하고; 2) 모피크는 2의 거의 인수에 의해 질량에서 보다 협소하고(음이온 경우의 5amu 대 양이온 경우의 9amu의 1/2 최대치에서의 전기장 너비); 및 3) 당해 기술분야에서 일반적으로 허용되는 바와 같이, 음이온이 양이온으로 치환되는 경우의 웨이퍼 하전의 제거.
도 15는 20keV의 데카보란 에너지에서 실리콘 시료로 주입된 데카보란 양이온 및 음이온 둘 모두에 대한 SIMS 프로파일을 나타낸다. 각각의 이온이 동일한 수의 보론 원자를 포함하고, 따라서 동일한 투입 범위로 주입된다는 것을 예상할 수 있는 바와 같이, 상기 프로파일은 거의 동일하다.
도 16은 음성 데카보란 주입물에 대한 SIMS 데이터를 나타내며, 또한 H 농도를 나타낸다. H 투여량은 보론 투여량의 0.9배이고, 이는 B10H9 -의 음성 데카보란에 대한 평균 화학식을 제시한다.
도 17은 이온화 가능성이 전자 충돌 이온화를 위한 전자 에너지에 어떻게 의존하는 지를 예시한다. 암모니아(NH3)는 실예로서 사용된다. 가능성은 10-16㎠의 단위로 횡단면(σ)으로서 표시된다. 전자 에너지(T)는 단위가 eV, 즉 전자-볼트이다. 제 1 원칙으로부터 산정된 2세트의 이론상 곡선인 표시된 BEB(수직 IP) 및 BEB(단열(adiabatic) IP)가 도시되어 있고, 문헌[Djuric et al. (1981)] 및 문헌[Rao and Srivastava (1992)]로부터 2세트의 실험 데이터가 도시되어 있다. 도 17은 특정한 범위의 전자 에너지가 다른 에너지 범위에서보다 많이 이온화한다는 사실을 예시한다. 이들 데이터는 양이온의 생성에 적용되고, 유사한 연구는 음이온의 생성에 적용되지만, 강한 에너지 의존도가 명백하다. 일반적으로, 양이온 생성을 위한 횡단면은 약 50 내지 500eV의 전자 충돌 에너지에서 가장 크고, 약 100eV에서 피크를 이룬다. 따라서, 전자 빔이 이온화 챔버(44)로 들어가는 에너지는 본 발명의 이온 소스의 작동에 영향을 미치는 중요한 파라미터이어서, 본 발명자들은 이온화 챔버로 침투하는 전자의 에너지가 거의 0에서 약 5,000eV까지 가변성이도록 전자 빔 수송을 설계하였다. 도 2b 내지 도 2d에 나타낸 특징은 어떻게 본 발명이 이온 소스의 전자 빔-형성 영역 및 편향 영역에서 거의 일정한 조건으로 작동하는 동안에 전자 충돌 이온화 에너지를 광범위하게 조절하는 전자 광학을 혼입하는지를 보여준다.
도 18은 본 발명의 이온 소스로 생산된 데카보란 양이온의 질량 스펙트럼이다. 질량 스펙트럼을 구성하는 개개의 이온은 표지된다. 일반적으로, 이온은 식BnHx +(여기서, 1≤n≤10이고 0≤x≤14이다)이다. 단연 가장 큰 피크는 B10Hx +모이온이며, 이때 대부분의 피크 강도는 약 8amu(원자 질량 단위) 내에 있다. 이러한 모이온은 양이온 주입을 위해 가능한 선택일 수 있다.
도 19는 본 발명의 이온 소스로 생산된 데카보란 음이온 및 양이온의 질량 스펙트럼이다. 질량 스펙트럼을 구성하는 개개의 이온은 표지된다. 음이온 스펙트럼은 양이온 스펙트럼보다 훨씬 단순하다. 특히, 약 90%의 스펙트럼이 B10Hx +모이온으로 구성되는 반면, 수소 또는 저위 보란 이온은 명백하지 않다. B10Hm +이온과 같이, 모음이온(negative parent ion)의 대부분의 피크 강도는 약 8amu 이내이다. 모이온은 음이온 주입을 위해 가능한 선택일 수 있다.
반도체에서 얕은 접합부의 형성에 사용하기 위한 중요한 몇몇 성분이 있다. 실리콘 용도에서, 1차 도판트는 보론, 인, 비소 및 안티모니여서, 이들 성분은 얕은 접합부를 형성하는데 있어 가장 잠재성있는 용도를 갖는다. 또한, 실리콘 및 게르마늄 주입물은 실리콘에서 부정형 영역을 형성하기 위해 사용되어, 이들 성분의 클러스터는 얕은 부정형 영역을 형성하는데 유용할 수 있다. 화합물 반도체에 있어서, 얕은 접합부를 위한 중요한 성분은 실리콘, 게르마늄, 주석, 아연, 세슘 및 베릴륨을 포함하여, 이들 성분의 클러스터는 화합물 반도체제조에서 얕은 접합부를 형성하는 기회를 갖는다.
이러한 방법의 하나의 양태는 클러스터 이온을 형성하기 위해 이온화 챔버내의 적절한 환경을 제공하는 것이다. 토의된 다양한 성분 각각은 상이한 화학 특성을 갖고 있어, 적절한 환경은 각각의 성분에 있어서 상이하다. 각각의 성분 및 각각의 선별된 클러스터는 최적 성능을 달성하기 위해 상이한 세트의 투입 파라미터를 요구할 것이다. 최적화를 위해 이용가능한 파라미터는 공급 물질의 유동에 의해 조절되는 바와 같은 소스 압력; 온도 제어 시스템에 의해 제어되는 바와 같은 이온화 챔버 내의 온도; 이온화 강도; 및 이온화 에너지가 전자 빔인 경우에 전자 빔 전류 및 전자 에너지와 같은 특징들을 포함한다. 이들의 기본적인 파라미터는 함께 작용하여 도판트 클러스터의 형성 및 이온화를 위한 소스 이온화 챔버 내의 적절한 환경을 조성한다.
상술한 바와 같이, 도판트 원자의 클러스터의 이온 주입은 단일 도판트 원자의 이온 주입에 비해 높은 효율성으로 얕은 깊이에서 N-형 및 P-형 도판트 둘 모두를 주입하는 것을 가능하게 한다.
본 발명은 몇몇 실시태양과 함께 기술되어 있다. 본 발명은 이에 한정되지 않는다. 예를 들어, 다양한 변형, 변경, 개선 및 이들의 조합이 가능하다는 것이 당해 기술분야의 숙련자에게 있어서 자명할 것이다.
명백히, 상기 교시에 비추어 본 발명의 많은 변형 및 변경이 가능하다. 따라서, 첨부된 특허청구범위의 범주내에서, 구체적으로 달리 언급하지 않는 한, 본 발명을 수행할 수 있는 것으로 이해되어야 한다.
증서 특허에 의해 커버되도록 청구되고 요구되는 것은 하기와 같다.
본 발명에 따라 N-형 및 P-형 클러스터 이온 및 음이온의 주입에 의한 제조된 CMOS 디바이스는 반도체 기판에 N-형 또는 P-형의 극단적으로 얕은 불순물-도핑된 영역을 형성하고, 생산성이 높은 상기 영역을 형성할 수 있을 뿐만 아니라, 클러스터의 형태로 이온이 주입되어 이온 수송 문제를 완화시키므로 CMOS 디바이스 제조에 유용하게 사용될 수 있다.

Claims (111)

  1. 도판트 물질을 반도체 기판으로 주입함으로써 반도체 디바이스를 제조하는 방법으로서,
    N-형 도판트 클러스터 이온 As4 +을 생성하는 단계; 및
    상기 기판의 제 1 영역으로 상기 N-형 As4 +도판트 클러스터 이온을 주입하여 상기 기판의 N-형 도핑을 초래하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서, 상기 생성 단계는
    아르신(arsine, AsH3) 기체 소스를 제공하는 단계;
    상기 아르신(AsH3) 기체 소스와 이온화 챔버(ionization chamber) 사이에 도관(conduit)을 제공하여 상기 기체성 아르신(AsH3)이 상기 이온화 챔버와 교통하는 단계; 및
    상기 아르신(AsH3) 기체를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  3. 제 2 항에 있어서, 상기 이온화 단계는 하나 이상의 전자 빔(electron beam)에 의해 상기 이온화 챔버 내에서의 조사를 포함하는, 반도체 디바이스의 제조 방법.
  4. 제 2 항에 있어서, 상기 이온화 챔버의 온도를 소정의 값으로 조절하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  5. 제 2 항에 있어서, 상기 주입 단계는 전기장(electric field)에 의해 상기 이온화 챔버로부터 As4 +이온을 추출하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  6. 제 5 항에 있어서, 상기 추출된 이온을 질량 분석하고 상기 As4 +이온을 선별하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  7. 제 1 항에 있어서,
    P-형 도판트 클러스터 이온을 생성하는 단계; 및
    상기 제 1 영역과는 상이한 상기 기판의 제 2 영역으로 상기 P-형 도판트 클러스터 이온을 주입하는 단계를
    추가로 포함하는, 반도체 디바이스의 제조 방법.
  8. 제 7 항에 있어서, 상기 생성 단계는 음성 데카보란 클러스터 이온(B10Hx -)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  9. 제 7 항에 있어서, 상기 생성 단계는 양성 데카보란 클러스터 이온(B10Hx +)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  10. 반도체 기판으로 도판트 물질을 주입함으로써 반도체 디바이스를 제조하는 방법으로서,
    N-형 도판트 클러스터 이온 As3 +을 생성하는 단계; 및
    상기 기판의 제 1 영역으로 상기 N-형 As3 +도판트 클러스터 이온을 주입하여 상기 기판의 N-형 도핑을 초래하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  11. 제 10 항에 있어서, 상기 생성 단계는
    아르신(AsH3) 기체 소스를 제공하는 단계;
    상기 아르신(AsH3) 기체 소스와 이온화 챔버 사이에 도관을 제공하여 상기 기체성 아르신(AsH3)이 상기 이온화 챔버와 교통하는 단계; 및
    상기 아르신(AsH3) 기체를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  12. 제 11 항에 있어서, 상기 이온화 단계는 하나 이상의 전자 빔에 의한 상기 이온화 챔버 내에서의 조사를 포함하는, 반도체 디바이스의 제조 방법.
  13. 제 11 항에 있어서, 상기 이온화 챔버의 온도를 소정의 값으로 조절하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  14. 제 11 항에 있어서, 상기 주입 단계는 전기장에 의해 상기 이온화 챔버로부터 As3 +를 추출하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  15. 제 14 항에 있어서, 상기 As3 +이온을 선별함으로써 상기 추출된 이온을 질량 분석하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  16. 제 10 항에 있어서,
    P-형 도판트 클러스터 이온을 생성하는 단계; 및
    상기 제 1 영역과는 상이한 상기 기판의 제 2 영역으로 상기 P-형 도판트 클러스터 이온을 주입하는 단계를
    추가로 포함하는, 반도체 디바이스의 제조 방법.
  17. 제 16 항에 있어서, 상기 생성 단계는 음성 데카보란 클러스터 이온(B10Hx -)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  18. 제 16 항에 있어서, 상기 생성 단계는 양성 데카보란 클러스터 이온(B10Hx +)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  19. 반도체 기판으로 도판트 물질을 주입함으로써 반도체 디바이스를 제조하는 방법으로서,
    N-형 도판트 클러스터 이온 As4Hx +(여기서, x는 정수이고 1≤x≤6이다)을 생성하는 단계; 및
    상기 기판의 제 1 영역으로 상기 N-형 도판트 클러스터 이온을 주입하여 상기 기판의 N-형 도핑을 초래하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  20. 제 19 항에 있어서, 상기 생성 단계는
    아르신(AsH3) 기체 소스를 제공하는 단계;
    상기 아르신(AsH3) 기체 소스와 이온화 챔버 사이에 도관을 제공하여 상기 기체성 아르신(AsH3)이 상기 이온화 챔버와 교통하는 단계; 및
    상기 아르신(AsH3) 기체를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  21. 제 20 항에 있어서, 상기 이온화 단계는 하나 이상의 전자 빔에 의한 상기 이온화 챔버 내에서의 조사를 포함하는, 반도체 디바이스의 제조 방법.
  22. 제 20 항에 있어서, 상기 이온화 챔버의 온도를 소정의 값으로 조절하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  23. 제 20 항에 있어서, 상기 주입 단계는 전기장에 의해 상기 이온화 챔버로부터 상기 도판트 클러스터 이온을 추출하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  24. 제 23 항에 있어서, 상기 추출된 이온을 질량 분석하고 하나 이상의 상기 As4Hx +종을 선별하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  25. 제 19 항에 있어서,
    P-형 도판트 클러스터 이온을 생성하는 단계; 및
    상기 제 1 영역과는 상이한 상기 기판의 제 2 영역으로 상기 P-형 도판트 클러스터 이온을 주입하는 단계를
    추가로 포함하는, 반도체 디바이스의 제조 방법.
  26. 제 25 항에 있어서, 상기 생성 단계는 음성 데카보란 클러스터 이온(B10Hx -)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  27. 제 25 항에 있어서, 상기 생성 단계는 양성 데카보란 클러스터 이온(B10Hx +)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  28. 반도체 기판으로 도판트 물질을 주입함으로써 반도체 디바이스를 제조하는 방법으로서,
    N-형 도판트 클러스터 이온 As3Hx +(여기서, x는 정수이고 1≤x≤5이다)을 생성하는 단계; 및
    상기 기판의 제 1 영역으로 상기 N-형 As3Hx +클러스터 이온을 주입하여 상기 기판의 N-형 도핑을 초래하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  29. 제 28 항에 있어서, 상기 생성 단계는
    아르신(AsH3) 기체 소스를 제공하는 단계;
    상기 아르신(AsH3) 기체 소스와 이온화 챔버 사이에 도관을 제공하여 상기 기체성 아르신(AsH3)이 상기 이온화 챔버와 교통하는 단계; 및
    상기 아르신(AsH3) 기체를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  30. 제 29 항에 있어서, 상기 이온화 단계는 하나 이상의 전자 빔에 의한 상기 이온화 챔버 내에서의 조사를 포함하는, 반도체 디바이스의 제조 방법.
  31. 제 29 항에 있어서, 상기 이온화 챔버의 온도를 소정의 값으로 조절하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  32. 제 29 항에 있어서, 상기 주입 단계는 전기장에 의해 상기 이온화 챔버로부터 상기 도판트 클러스터 이온을 추출하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  33. 제 32 항에 있어서, 상기 추출된 이온을 질량 분석하고 하나 이상의 상기 As3Hx +종을 선별하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  34. 제 28 항에 있어서,
    P-형 도판트 클러스터 이온을 생성하는 단계; 및
    상기 제 1 영역과는 상이한 상기 기판의 제 2 영역으로 상기 P-형 도판트 클러스터 이온을 주입하는 단계를
    추가로 포함하는, 반도체 디바이스의 제조 방법.
  35. 제 34 항에 있어서, 상기 생성 단계는 음성 데카보란 클러스터 이온(B10Hx -)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  36. 제 34 항에 있어서, 상기 생성 단계는 양성 데카보란 클러스터 이온(B10Hx +)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  37. 반도체 기판으로 도판트 물질을 주입함으로써 반도체 디바이스를 제조하는 방법으로서,
    N-형 도판트 클러스터 이온 P4 +를 생성하는 단계; 및
    상기 기판의 제 1 영역으로 상기 N-형 P4 +도판트 클러스터 이온을 주입하여 상기 기판의 N-형 도핑을 초래하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  38. 제 37 항에 있어서, 상기 생성 단계는
    포스핀(PH3) 기체 소스를 제공하는 단계;
    상기 포스핀(PH3) 기체 소스와 이온화 챔버 사이에 도관을 제공하여 상기 기체성 포스핀(PH3)이 상기 이온화 챔버와 교통하는 단계; 및
    상기 포스핀(PH3) 기체를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  39. 제 38 항에 있어서, 상기 이온화 단계는 하나 이상의 전자 빔에 의한 상기 이온화 챔버 내에서의 조사를 포함하는, 반도체 디바이스의 제조 방법.
  40. 제 38 항에 있어서, 상기 이온화 챔버의 온도를 소정의 값으로 조절하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  41. 제 38 항에 있어서, 상기 주입 단계는 전기장에 의해 상기 이온화 챔버로부터 상기 P4 +이온을 추출하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  42. 제 41 항에 있어서, 상기 P4 +종을 선별함으로써 상기 추출된 이온을 질량분석하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  43. 제 37 항에 있어서,
    P-형 도판트 클러스터 이온을 생성하는 단계; 및
    상기 제 1 영역과는 상이한 상기 기판의 제 2 영역으로 상기 P-형 도판트 클러스터 이온을 주입하는 단계를
    추가로 포함하는, 반도체 디바이스의 제조 방법.
  44. 제 43 항에 있어서, 상기 생성 단계는 음성 데카보란 클러스터 이온(B10Hx -)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  45. 제 43 항에 있어서, 상기 생성 단계는 양성 데카보란 클러스터 이온(B10Hx +)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  46. 반도체 기판으로 도판트 물질을 주입함으로써 반도체 디바이스를 제조하는 방법으로서,
    N-형 도판트 클러스터 이온 P3 +를 생성하는 단계; 및
    상기 기판의 제 1 영역으로 상기 N-형 P3 +도판트 클러스터 이온을 주입하여 상기 기판의 N-형 도핑을 초래하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  47. 제 46 항에 있어서, 상기 생성 단계는
    포스핀(PH3) 기체 소스를 제공하는 단계;
    상기 포스핀(PH3) 기체 소스와 이온화 챔버 사이에 도관을 제공하여 상기 기체성 포스핀(PH3)이 상기 이온화 챔버와 교통하는 단계; 및
    상기 포스핀(PH3) 기체를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  48. 제 47 항에 있어서, 상기 이온화 단계는 하나 이상의 전자 빔에 의한 상기 이온화 챔버 내에서의 조사를 포함하는, 반도체 디바이스의 제조 방법.
  49. 제 47 항에 있어서, 상기 이온화 챔버의 온도를 소정의 값으로 조절하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  50. 제 47 항에 있어서, 상기 주입 단계는 전기장에 의해 상기 이온화 챔버로부터 상기 P3 +이온을 추출하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  51. 제 50 항에 있어서, 상기 P3 +종을 선별함으로써 상기 추출된 이온을 질량 분석하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  52. 제 46 항에 있어서,
    P-형 도판트 클러스터 이온을 생성하는 단계; 및
    상기 제 1 영역과는 상이한 상기 기판의 제 2 영역으로 상기 P-형 도판트 클러스터 이온을 주입하는 단계를
    추가로 포함하는, 반도체 디바이스의 제조 방법.
  53. 제 52 항에 있어서, 상기 생성 단계는 음성 데카보란 클러스터 이온(B10Hx -)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  54. 제 52 항에 있어서, 상기 생성 단계는 양성 데카보란 클러스터 이온(B10Hx +)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  55. 반도체 기판으로 도판트 물질을 주입함으로써 반도체 디바이스를 제조하는 방법으로서,
    N-형 도판트 클러스터 이온 P2 +를 생성하는 단계; 및
    상기 기판의 제 1 영역으로 상기 N-형 P2 +도판트 클러스터 이온을 주입하여 상기 기판의 N-형 도핑을 초래하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  56. 제 55 항에 있어서, 상기 생성 단계는
    포스핀(PH3) 기체 소스를 제공하는 단계;
    상기 포스핀(PH3) 기체 소스와 이온화 챔버 사이에 도관을 제공하여 상기 기체성 포스핀(PH3)이 상기 이온화 챔버와 교통하는 단계; 및
    상기 포스핀(PH3) 기체를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  57. 제 56 항에 있어서, 상기 이온화 단계는 하나 이상의 전자 빔에 의한 상기 이온화 챔버 내에서의 조사를 포함하는, 반도체 디바이스의 제조 방법.
  58. 제 56 항에 있어서, 상기 이온화 챔버의 온도를 소정의 값으로 조절하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  59. 제 56 항에 있어서, 상기 주입 단계는 전기장에 의해 상기 이온화 챔버로부터 상기 P2 +이온을 추출하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  60. 제 59 항에 있어서, 상기 P2 +종을 선별함으로써 상기 추출된 이온을 질량 분석하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  61. 제 55 항에 있어서,
    P-형 도판트 클러스터 이온을 생성하는 단계; 및
    상기 제 1 영역과는 상이한 상기 기판의 제 2 영역으로 상기 P-형 도판트 클러스터 이온을 주입하는 단계를
    추가로 포함하는, 반도체 디바이스의 제조 방법.
  62. 제 61 항에 있어서, 상기 생성 단계는 음성 데카보란 클러스터 이온(B10Hx -)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  63. 제 61 항에 있어서, 상기 생성 단계는 양성 데카보란 클러스터 이온(B10Hx +)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  64. 반도체 기판으로 도판트 물질을 주입함으로써 반도체 디바이스를 제조하는 방법으로서,
    N-형 클러스터 도판트 이온 P4Hx +(여기서, x는 정수이고 1≤x≤6이다)를 생성하는 단계; 및
    상기 기판의 제 1 영역으로 상기 N-형 P4Hx +도판트 클러스터 이온을 주입하여 상기 기판의 N-형 도핑을 초래하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  65. 제 64 항에 있어서, 상기 생성 단계는
    포스핀(PH3) 기체 소스를 제공하는 단계;
    상기 포스핀(PH3) 기체 소스와 이온화 챔버 사이에 도관을 제공하여 상기 기체성 포스핀(PH3)이 상기 이온화 챔버와 교통하는 단계; 및
    상기 포스핀(PH3) 기체를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  66. 제 65 항에 있어서, 상기 이온화 단계는 하나 이상의 전자 빔에 의한 상기 이온화 챔버 내에서의 조사를 포함하는, 반도체 디바이스의 제조 방법.
  67. 제 65 항에 있어서, 상기 이온화 챔버의 온도를 소정의 값으로 조절하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  68. 제 65 항에 있어서, 상기 주입 단계는 전기장에 의해 상기 이온화 챔버로부터 상기 P4Hx +(여기서, x는 정수이고 1≤x≤6이다) 이온을 추출하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  69. 제 68 항에 있어서, 상기 추출된 이온을 질량 분석하고, 하나 이상의 상기P4Hx +종을 선별하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  70. 제 64 항에 있어서,
    P-형 도판트 클러스터 이온을 생성하는 단계; 및
    상기 제 1 영역과는 상이한 상기 기판의 제 2 영역으로 상기 P-형 도판트 클러스터 이온을 주입하는 단계를
    추가로 포함하는, 반도체 디바이스의 제조 방법.
  71. 제 70 항에 있어서, 상기 생성 단계는 음성 데카보란 클러스터 이온(B10Hx -)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  72. 제 70 항에 있어서, 상기 생성 단계는 양성 데카보란 클러스터 이온(B10Hx +)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  73. 반도체 기판으로 도판트 물질을 주입함으로써 반도체 디바이스를 제조하는 방법으로서,
    N-형 클러스터 도판트 이온 P3Hx +(여기서, x는 정수이고 1≤x≤5이다)를 생성하는 단계; 및
    상기 기판의 제 1 영역으로 상기 N-형 P3Hx +도판트 클러스터 이온을 주입하여 상기 기판의 N-형 도핑을 초래하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  74. 제 73 항에 있어서, 상기 생성 단계는
    포스핀(PH3) 기체 소스를 제공하는 단계;
    상기 포스핀(PH3) 기체 소스와 이온화 챔버 사이에 도관을 제공하여 상기 기체성 포스핀(PH3)이 상기 이온화 챔버와 교통하는 단계; 및
    상기 포스핀(PH3) 기체를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  75. 제 74 항에 있어서, 상기 이온화 단계는 하나 이상의 전자 빔에 의한 상기 이온화 챔버 내에서의 조사를 포함하는, 반도체 디바이스의 제조 방법.
  76. 제 74 항에 있어서, 상기 이온화 챔버의 온도를 소정의 값으로 조절하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  77. 제 74 항에 있어서, 상기 주입 단계는 전기장에 의해 상기 이온화 챔버로부터 상기 도판트 클러스터 이온을 추출하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  78. 제 74 항에 있어서, 상기 추출된 이온을 질량 분석하고, 하나 이상의 상기 P3Hx +종을 선별하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  79. 제 73 항에 있어서,
    P-형 도판트 클러스터 이온을 생성하는 단계; 및
    상기 제 1 영역과는 상이한 상기 기판의 제 2 영역으로 상기 P-형 도판트 클러스터 이온을 주입하는 단계를
    추가로 포함하는, 반도체 디바이스의 제조 방법.
  80. 반도체 기판으로 도판트 물질을 주입함으로써 반도체 디바이스를 제조하는 방법으로서,
    N-형 클러스터 도판트 이온 P2Hx +(여기서, x는 정수이고 1≤x≤4이다)를 생성하는 단계; 및
    상기 기판의 제 1 영역으로 상기 N-형 P2Hx +도판트 클러스터 이온을 주입하여 상기 기판의 N-형 도핑을 초래하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  81. 제 80 항에 있어서, 상기 생성 단계는
    포스핀(PH3) 기체 소스를 제공하는 단계;
    상기 포스핀(PH3) 기체 소스와 이온화 챔버 사이에 도관을 제공하여 상기 기체성 포스핀(PH3)이 상기 이온화 챔버와 교통하는 단계; 및
    상기 포스핀(PH3) 기체를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  82. 제 80 항에 있어서, 상기 이온화 단계는 하나 이상의 전자 빔에 의한 상기 이온화 챔버 내에서의 조사를 포함하는, 반도체 디바이스의 제조 방법.
  83. 제 80 항에 있어서, 상기 이온화 챔버의 온도를 소정의 값으로 조절하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  84. 제 80 항에 있어서, 상기 주입 단계는 전기장에 의해 상기 이온화 챔버로부터 상기 도판트 이온을 추출하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  85. 제 84 항에 있어서, 상기 추출된 클러스터 이온을 질량 분석하고, 하나 이상의 상기 P2Hx +(여기서, x는 정수이고, 1≤x≤4이다) 종을 선별하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  86. 제 80 항에 있어서,
    P-형 도판트 클러스터 이온을 생성하는 단계; 및
    상기 제 1 영역과는 상이한 상기 기판의 제 2 영역으로 상기 P-형 도판트 클러스터 이온을 주입하는 단계를
    추가로 포함하는, 반도체 디바이스의 제조 방법.
  87. 제 86 항에 있어서, 상기 생성 단계는 음성 데카보란 클러스터 이온(B10Hx -)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  88. 제 86 항에 있어서, 상기 생성 단계는 양성 데카보란 클러스터 이온(B10Hx +)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  89. 반도체 기판으로 도판트 물질을 주입함으로써 반도체 디바이스를 제조하는 방법으로서,
    도판트 이온 클러스터 BnHx +(여기서, n 및 x는 정수이고, 2≤n≤9 및 1≤x≤14이다)를 생성하는 단계; 및
    상기 기판의 제 1 영역으로 상기 도판트 이온 클러스터를 주입하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  90. 제 89 항에 있어서, 상기 생성 단계는
    다이보란(B2H6) 기체 소스를 제공하는 단계;
    상기 다이보란(B2H6) 기체 소스와 이온화 챔버 사이에 도관을 제공하여 상기 다이보란(B2H6) 기체가 상기 이온화 챔버와 교통하는 단계; 및
    상기 다이보란(B2H6) 기체를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  91. 제 90 항에 있어서, 상기 이온화 단계는 하나 이상의 전자 빔에 의한 상기이온화 챔버 내에서의 조사를 포함하는, 반도체 디바이스의 제조 방법.
  92. 제 90 항에 있어서, 상기 이온화 챔버의 온도를 소정의 값으로 조절하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  93. 제 90 항에 있어서, 상기 주입 단계는 전기장에 의해 상기 이온화 챔버로부터 상기 도판트 클러스터 이온을 추출하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  94. 제 93 항에 있어서, 상기 도판트 클러스터 이온을 선별함으로써 상기 추출된 이온을 질량 분석하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  95. 제 89 항에 있어서,
    N-형 도판트 클러스터 이온을 생성하는 단계; 및
    상기 제 1 영역과는 상이한 상기 기판의 제 2 영역으로 상기 N-형 도판트 클러스터 이온을 주입하는 단계를
    추가로 포함하는, 반도체 디바이스의 제조 방법.
  96. 제 95 항에 있어서, 상기 생성 단계는 비소 클러스터 이온(AsmHx +)(여기서, m은 2, 3 또는 4이고, 0≤x≤6이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  97. 제 95 항에 있어서, 상기 생성 단계는 인 클러스터 이온(PmHx +)(여기서, m은 2, 3 또는 4이고, 0≤x≤6이다)을 생성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  98. 반도체 기판으로 도판트 물질을 주입함으로써 반도체 디바이스를 제조하는 방법으로서,
    음성 데카보란 클러스터 도판트 이온(B10Hx -)(여기서, x는 정수이고, 0≤x≤14이다)을 생성하는 단계; 및
    상기 기판상의 제 1 영역으로 상기 음성 데카보란(B10Hx -) 도판트 클러스터 이온을 주입하여 상기 기판의 P-형 도핑을 초래하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  99. 제 98 항에 있어서, 상기 생성 단계는
    데카보란(B10H14) 증기 소스를 제공하는 단계;
    상기 데카보란(B10H14) 증기 소스와 이온화 챔버 사이에 도관을 제공하여 상기 데카보란(B10H14) 증기가 상기 이온화 챔버와 교통하는 단계; 및
    상기 데카보란(B10H14) 증기를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  100. 제 99 항에 있어서, 상기 이온화 단계는 하나 이상의 전자 빔에 의한 상기 이온화 챔버 내에서의 조사를 포함하는, 반도체 디바이스의 제조 방법.
  101. 제 99 항에 있어서, 상기 이온화 챔버의 온도를 소정의 값으로 조절하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  102. 제 99 항에 있어서, 상기 주입 단계는 전기장에 의해 상기 이온화 챔버로부터 상기 음성 데카보란 클러스터 이온 B10Hx -(여기서, x는 정수이고 0≤x≤14이다)를 추출하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  103. 제 102 항에 있어서, 상기 음성 데카보란 클러스터 이온을 질량 분석하고, 하나 이상의 B10Hx -(여기서, x는 0≤x≤14이다) 종을 선별하는 단계를 추가로 포함하는, 반도체 디바이스의 제조 방법.
  104. 반도체 디바이스로서,
    N-형 물질로부터 형성된 하나 이상의 N-형 영역을 갖는 기판; 및
    상기 N-형 영역으로 주입된 P-형 도판트로서, 상기 P-형 영역으로 음성 데카보란 클러스터 이온 B10Hx -(여기서, x는 정수이고 0≤x≤14이다)을 주입함으로써 형성된 상기 P-형 도판트를
    포함하는, 반도체 디바이스.
  105. 클러스터 이온을 형성하는 방법으로서,
    이온화 챔버로 도판트 원자의 공급을 제공하는 단계; 및
    도판트 원자를 복수의 도판트 원자를 포함하는 클러스터로 결합시키는 단계를
    포함하는, 클러스터 이온의 형성 방법.
  106. 제 105 항에 있어서,
    도판트 클러스터를 도판트 클러스터 이온으로 이온화하는 단계;
    상기 도판트 클러스터 이온을 추출하는 단계; 및
    상기 도판트 클러스터 이온을 기판으로 주입하는 단계를
    추가로 포함하는, 클러스터 이온의 형성 방법.
  107. 제 105 항에 있어서, 상기 도판트 원자의 공급이 AsH3의 형태인, 클러스터 이온의 형성 방법.
  108. 제 107 항에 있어서, 상기 도판트 원자의 공급이 PH3의 형태인, 클러스터 이온의 형성 방법.
  109. 제 107 항에 있어서, 상기 도판트 원자의 공급이 B2H6의 형태인, 클러스터 이온의 형성 방법.
  110. 제 89 항에 있어서, 상기 생성 단계는
    데카보란(B10H14) 증기 소스를 제공하는 단계;
    상기 데카보란(B10H14) 증기 소스와 이온화 챔버 사이에 도관을 제공하여 상기 기체가 상기이온화 챔버와 교통하는 단계; 및
    상기 데카보란(B10H14) 증기를 상기 이온화 챔버에서 이온화하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
  111. 반도체 기판으로 도판트 물질을 주입함으로써 반도체 디바이스를 제조하는방법으로서,
    상기 기판의 제 1 영역으로 상기 N-형 도판트 클러스터 이온을 주입하여 상기 기판의 N-형 도핑을 초래하는 단계; 및
    상기 제 1 영역과는 상이한 상기 기판의 제 2 영역으로 상기 P-형 도판트 클러스터 이온을 주입하는 단계를
    포함하는, 반도체 디바이스의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732630B1 (ko) * 2006-02-01 2007-06-27 삼성전자주식회사 불순물 도핑 영역을 포함하는 반도체 소자 및 그 형성 방법
KR20140125429A (ko) * 2012-02-14 2014-10-28 어드밴스드 테크놀러지 머티리얼즈, 인코포레이티드 주입 용품에서 인 축적을 최소화하기 위한 대체 물질 및 혼합물

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7838850B2 (en) * 1999-12-13 2010-11-23 Semequip, Inc. External cathode ion source
JP4820038B2 (ja) * 1999-12-13 2011-11-24 セメクイップ， インコーポレイテッド イオン注入イオン源、システム、および方法
US7838842B2 (en) * 1999-12-13 2010-11-23 Semequip, Inc. Dual mode ion source for ion implantation
US7121474B2 (en) * 2002-06-18 2006-10-17 Intel Corporation Electro-optical nanocrystal memory device
EP1579481B1 (en) * 2002-06-26 2013-12-04 Semequip, Inc. A method of semiconductor manufacturing by the implantation of boron hydride cluster ions
US6686595B2 (en) * 2002-06-26 2004-02-03 Semequip Inc. Electron impact ion source
US20040002202A1 (en) * 2002-06-26 2004-01-01 Horsky Thomas Neil Method of manufacturing CMOS devices by the implantation of N- and P-type cluster ions
JP4443816B2 (ja) * 2002-09-06 2010-03-31 シャープ株式会社 イオンドーピング装置及びイオンドーピング装置用多孔電極
US7410890B2 (en) * 2002-12-12 2008-08-12 Tel Epion Inc. Formation of doped regions and/or ultra-shallow junctions in semiconductor materials by gas-cluster ion irradiation
AU2003299614A1 (en) * 2002-12-12 2004-06-30 Epion Corporation Re-crystallization of semiconductor surface film and doping of semiconductor by energetic cluster irradiation
JP4006531B2 (ja) * 2003-05-28 2007-11-14 国立大学法人京都大学 イオンビームによる表面処理方法および表面処理装置
US6995079B2 (en) * 2003-08-29 2006-02-07 Semiconductor Energy Laboratory Co., Ltd. Ion implantation method and method for manufacturing semiconductor device
WO2005060602A2 (en) * 2003-12-12 2005-07-07 Semequip, Inc. Controlling the flow of vapors sublimated from solids
US20080223409A1 (en) * 2003-12-12 2008-09-18 Horsky Thomas N Method and apparatus for extending equipment uptime in ion implantation
JP2005217230A (ja) * 2004-01-30 2005-08-11 Toshiba Corp イオン注入シミュレーション装置、イオン注入シミュレーション方法、イオン注入シミュレーションプログラム及びイオン注入シミュレーションプログラムを記録したコンピュータ読み取り可能な記録媒体
JP2007525838A (ja) * 2004-02-14 2007-09-06 エピオン コーポレーション ドープ済みおよび未ドープの歪み半導体の形成方法およびガスクラスタイオン照射による半導体薄膜の形成方法
US7250727B2 (en) * 2004-09-21 2007-07-31 Uchicago Argonne Llc High power, long focus electron source for beam processing
US7312461B2 (en) 2004-09-21 2007-12-25 Uchicago Argonne Llc Laparoscopic tumor therapy using high energy electron irradiation
US7126199B2 (en) * 2004-09-27 2006-10-24 Intel Corporation Multilayer metal gate electrode
JP2008522429A (ja) * 2004-12-03 2008-06-26 エピオン コーポレーション ガスクラスタイオン照射による極浅接合部の形成
US7553763B2 (en) * 2005-08-09 2009-06-30 United Microelectronics Corp. Salicide process utilizing a cluster ion implantation process
US20100112795A1 (en) * 2005-08-30 2010-05-06 Advanced Technology Materials, Inc. Method of forming ultra-shallow junctions for semiconductor devices
KR101297917B1 (ko) * 2005-08-30 2013-08-27 어드밴스드 테크놀러지 머티리얼즈, 인코포레이티드 대안적인 불화 붕소 전구체를 이용한 붕소 이온 주입 방법,및 주입을 위한 대형 수소화붕소의 형성 방법
EP1958245B1 (en) * 2005-12-09 2013-10-16 Semequip, Inc. Method for the manufacture of semiconductor devices by the implantation of carbon clusters
US20070178679A1 (en) * 2006-01-28 2007-08-02 Varian Semiconductor Equipment Associates, Inc. Methods of implanting ions and ion sources used for same
US20070178678A1 (en) * 2006-01-28 2007-08-02 Varian Semiconductor Equipment Associates, Inc. Methods of implanting ions and ion sources used for same
US7473606B2 (en) * 2006-02-22 2009-01-06 United Microelectronics Corp. Method for fabricating metal-oxide semiconductor transistors
KR100694660B1 (ko) * 2006-03-08 2007-03-13 삼성전자주식회사 트랜지스터 및 그 제조 방법
WO2007146888A2 (en) * 2006-06-12 2007-12-21 Semequip, Inc. Vapor delivery to devices under vacuum
US8013312B2 (en) * 2006-11-22 2011-09-06 Semequip, Inc. Vapor delivery system useful with ion sources and vaporizer for use in such system
US7919402B2 (en) * 2006-12-06 2011-04-05 Semequip, Inc. Cluster ion implantation for defect engineering
US7579602B2 (en) * 2006-12-22 2009-08-25 Varian Semiconductor Equipment Associates, Inc. Ion implantation with a collimator magnet and a neutral filter magnet
TWI474382B (zh) * 2007-04-11 2015-02-21 山米奎普公司 用於缺陷工程的簇離子植入
US7875125B2 (en) * 2007-09-21 2011-01-25 Semequip, Inc. Method for extending equipment uptime in ion implantation
US20090087970A1 (en) * 2007-09-27 2009-04-02 Applied Materials, Inc. Method of producing a dopant gas species
TWI413149B (zh) * 2008-01-22 2013-10-21 Semequip Inc 離子源氣體反應器及用於將氣體饋給材料轉化成不同分子或原子物種之方法
US7759657B2 (en) 2008-06-19 2010-07-20 Axcelis Technologies, Inc. Methods for implanting B22Hx and its ionized lower mass byproducts
US20110021011A1 (en) 2009-07-23 2011-01-27 Advanced Technology Materials, Inc. Carbon materials for carbon implantation
US8598022B2 (en) 2009-10-27 2013-12-03 Advanced Technology Materials, Inc. Isotopically-enriched boron-containing compounds, and methods of making and using same
US8062965B2 (en) * 2009-10-27 2011-11-22 Advanced Technology Materials, Inc. Isotopically-enriched boron-containing compounds, and methods of making and using same
US8138071B2 (en) * 2009-10-27 2012-03-20 Advanced Technology Materials, Inc. Isotopically-enriched boron-containing compounds, and methods of making and using same
TWI689467B (zh) 2010-02-26 2020-04-01 美商恩特葛瑞斯股份有限公司 用以增進離子植入系統中之離子源的壽命及性能之方法與設備
US8779383B2 (en) 2010-02-26 2014-07-15 Advanced Technology Materials, Inc. Enriched silicon precursor compositions and apparatus and processes for utilizing same
US9024273B2 (en) * 2010-04-20 2015-05-05 Varian Semiconductor Equipment Associates, Inc. Method to generate molecular ions from ions with a smaller atomic mass
CN103201824B (zh) 2010-08-30 2016-09-07 恩特格里斯公司 由固体材料制备化合物或其中间体以及使用该化合物和中间体的设备和方法
US8742373B2 (en) 2010-12-10 2014-06-03 Varian Semiconductor Equipment Associates, Inc. Method of ionization
US9269582B2 (en) * 2011-03-24 2016-02-23 Entegris, Inc. Cluster ion implantation of arsenic and phosphorus
TWI583442B (zh) 2011-10-10 2017-05-21 恩特葛瑞斯股份有限公司 Ｂ２ｆ４之製造程序
US8563966B2 (en) * 2011-12-30 2013-10-22 Khalifa University of Science, Technology & Research (KUSTAR) Nano metal particles based tunneling field effect transistor and nano-switch
KR20200098716A (ko) 2012-02-14 2020-08-20 엔테그리스, 아이엔씨. 주입 빔 및 소스 수명 성능 개선을 위한 탄소 도판트 기체 및 동축류
US9315892B2 (en) * 2013-03-15 2016-04-19 Taiwan Semiconductor Manufacturing Company Limited Method and apparatus for controlling beam angle during ion implantation of a semiconductor wafer based upon pressure
JP6076834B2 (ja) * 2013-05-28 2017-02-08 住友重機械イオンテクノロジー株式会社 高エネルギーイオン注入装置
US11062906B2 (en) 2013-08-16 2021-07-13 Entegris, Inc. Silicon implantation in substrates and provision of silicon precursor compositions therefor
KR20170004381A (ko) * 2015-07-02 2017-01-11 삼성전자주식회사 불순물 영역을 포함하는 반도체 장치의 제조 방법
US10290752B1 (en) * 2016-05-04 2019-05-14 St3 Llc Methods of doping semiconductor materials and metastable doped semiconductor materials produced thereby
US10770261B2 (en) * 2017-12-14 2020-09-08 Varian Semiconductor Equipment Associates, Inc. System and method to monitor glitch energy
US10573485B1 (en) * 2018-12-20 2020-02-25 Axcelis Technologies, Inc. Tetrode extraction apparatus for ion source

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3915757A (en) * 1972-08-09 1975-10-28 Niels N Engel Ion plating method and product therefrom
US3908183A (en) * 1973-03-14 1975-09-23 California Linear Circuits Inc Combined ion implantation and kinetic transport deposition process
US4224733A (en) * 1977-10-11 1980-09-30 Fujitsu Limited Ion implantation method
FR2475069A1 (fr) * 1980-02-01 1981-08-07 Commissariat Energie Atomique Procede de dopage rapide de semi-conducteurs
JPH0191431A (ja) * 1987-04-16 1989-04-11 Sumitomo Eaton Noba Kk イオン打ち込み装置におけるウエハ帯電量検知装置
US4902572A (en) * 1988-04-19 1990-02-20 The Boeing Company Film deposition system
JPH04112587A (ja) * 1990-08-31 1992-04-14 Shimadzu Corp ホール素子
JPH05106037A (ja) * 1991-10-16 1993-04-27 Mitsubishi Electric Corp イオン注入装置及びその制御方法
JPH06176724A (ja) * 1992-01-23 1994-06-24 Tokyo Electron Ltd イオン源装置
US5444302A (en) * 1992-12-25 1995-08-22 Hitachi, Ltd. Semiconductor device including multi-layer conductive thin film of polycrystalline material
JP2919254B2 (ja) * 1993-11-22 1999-07-12 日本電気株式会社 半導体装置の製造方法および形成装置
US5433791A (en) * 1994-05-26 1995-07-18 Hughes Aircraft Company MBE apparatus with photo-cracker cell
US6013546A (en) * 1997-12-19 2000-01-11 Advanced Micro Devices, Inc. Semiconductor device having a PMOS device with a source/drain region formed using a heavy atom p-type implant and method of manufacture thereof
US6093594A (en) * 1998-04-29 2000-07-25 Advanced Micro Devices, Inc. CMOS optimization method utilizing sacrificial sidewall spacer
US6218672B1 (en) * 1998-07-24 2001-04-17 Sarnoff Corporation Ion source
JP2003520393A (ja) * 1999-12-10 2003-07-02 エピオン コーポレイション ガスクラスターイオンビーム形成用イオン化装置
US6452338B1 (en) * 1999-12-13 2002-09-17 Semequip, Inc. Electron beam ion source with integral low-temperature vaporizer
US6825101B1 (en) * 2000-03-27 2004-11-30 Ultratech, Inc. Methods for annealing a substrate and article produced by such methods
US6495474B1 (en) * 2000-09-11 2002-12-17 Agere Systems Inc. Method of fabricating a dielectric layer
US6686595B2 (en) * 2002-06-26 2004-02-03 Semequip Inc. Electron impact ion source
US20040002202A1 (en) * 2002-06-26 2004-01-01 Horsky Thomas Neil Method of manufacturing CMOS devices by the implantation of N- and P-type cluster ions

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732630B1 (ko) * 2006-02-01 2007-06-27 삼성전자주식회사 불순물 도핑 영역을 포함하는 반도체 소자 및 그 형성 방법
KR20140125429A (ko) * 2012-02-14 2014-10-28 어드밴스드 테크놀러지 머티리얼즈, 인코포레이티드 주입 용품에서 인 축적을 최소화하기 위한 대체 물질 및 혼합물

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