KR20050007163A - 반도체 장치 - Google Patents

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미스미가즈유끼
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

반도체 장치(20)는 기판(1)과, 그 기판(1)의 표면에 형성된 복수의 본딩 핑거(2)와, 기판(1)의 표면 위에 배치되고, 또한 기판(1)에 대향하는 면과는 반대측의 면에 복수의 접속 패드(10)를 갖는 반도체 소자(6)를 구비하고 있다. 복수의 접속 패드(10)는 반도체 소자(6)의 1변을 따라 그 1변의 근방에 일렬로 배열된 접속 패드군(10A)을 갖고, 복수의 본딩 핑거(2)는 접속 패드군(10A)이 배치된 반도체 소자(6)의 변(6a, 6b)과 인접하는 변(6c, 6d)의 바깥측에 배치된 본딩 핑거(2a)를 갖고, 접속 패드군(10A)은 본딩 핑거(2a)에 와이어 본딩에 의해 전기적으로 접속된 접속 패드(10)를 갖고 있다. 이에 의해, 배선 설치의 자유도를 품질을 떨어뜨리지 않고 향상시키고, 또한 외형 치수(1)를 효율적으로 작게 할 수 있는 반도체 장치를 얻을 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 칩의 2변에 본딩 패드를 갖는 반도체 장치에 관한 것이다.
종래의 BGA(Ball Grid Array) 타입의 반도체 장치에서는, 유리 에폭시 수지 등의 기판 위에 반도체 소자(반도체 칩)가 그 능동면을 위로 하여 고착되어 있다. 이 반도체 소자 위의 접속 패드(본딩 패드)와 기판 위의 본딩 핑거가 금 등의 와이어선으로 접속되어 있다. 이 본딩 핑거는, 볼 랜드와 구리 배선으로 연결되어 있다. 볼 랜드는 외부 접속용에 설치된 땜납볼을 부착하기 위해서 형성되어 있다. 이러한 BGA 타입의 반도체 장치는, 예를 들면 일본 특개2000-68404호 공보, 일본 특개평11-312705호 공보 등에 개시되어 있다.
메모리 등의 반도체 소자에 있어서는, 통상 반도체 소자의 2변을 따라 접속 패드가 배치되어 있다. 그리고, 그 접속 패드가 배치된 변의 바깥측에 본딩 핑거가 배치되는 것은 일반적이다. 와이어 본딩의 와이어선은 접속 패드로부터 그 접속 패드가 배치된 변의 바깥측을 향하는 방향으로 인출된다.
반도체 소자로부터의 전기 신호는 접속 패드→본딩(와이어선)→기판 위 구리 배선(본딩 핑거와 비아 내 배선을 포함함)→볼 랜드→땜납볼의 배선 경로로 외부로 추출된다. 이 배선의 설치는, 비아부를 제외하면 평면 상의 설치로서, 동일 평면의 기판 상에 있어서는 배선끼리 교차시킬 수는 없다. 이를 때문에, 반도체 소자의 접속 패드의 순서나 배치, 땜납볼의 핀 배치에 대하여 제약이 있어, 미리 반도체 소자를 설계하고 있는 단계에서 접속 패드의 순서나 배치를 고려해 둘 필요가 있다. 또한, 이미 설계된 기존의 반도체 소자 등으로, 이와 같은 배려를 대응할 수 없는 제품인 경우, 배선이 평면 상에서 교차 설치할 수 없는(기판의 설계를 할 수 없는) 등의 문제가 있다.
일반적으로, 반도체 소자의 접속 패드의 피치에 비하여, 본딩 핑거의 패드의 피치가 크고, 종래의 반도체 장치나 구조에서는 패키지 사이즈가 아무리 해도 본딩 핑거의 최소 치수의 제약을 받는 등의 문제가 있다.
또한, 배선의 설치를 가능하게 하기 위해서 기판의 층 수를 늘리는 방법도 있지만, 비용이 상승하고, 또한 기판 그 자체의 두께가 두꺼워질수록 반도체 장치의 전체 높이도 높아져, 종래 제품과의 호환을 도모할 수 없다고 하는 문제도 발생한다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로, 배선 설치의 자유도를 품질을 떨어뜨리지 않고 향상시키고, 또한 반도체 장치의 외형 치수를 효율적으로 작게 하는 것을 목적으로 하고 있다.
도 1은 본 발명의 제1 실시예에 있어서의 반도체 장치의 구성을 개략적으로 나타내는 평면도로서, 몰드 수지를 생략하여 나타내는 도면.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 취한 개략 단면도.
도 3은 본 명세서에 있어서의 「접속 패드군이 배치된 반도체 소자의 변과 인접하는 변」의 정의를 설명하기 위한 도면.
도 4는 반도체 소자의 접속 패드가 배치된 위치와 변과의 거리를 설명하기 위한 도면.
도 5는 종래의 본딩 핑거가 본 명세서에 있어서의 「접속 패드군이 배치된 반도체 소자의 변과 인접하는 변의 바깥측」에 배치되어 있지 않는 것을 나타내는 도면.
도 6의 (a) 내지 (c)는 본 발명의 제1 실시예에 있어서의 반도체 장치의 효과를 설명하기 위한 도면.
도 7은 「접속 패드군이 배치된 반도체 소자의 변과 인접하는 변의 바깥측」에 인출되는 본딩 와이어가 복수인 것을 나타내는 도면.
도 8은 본딩 와이어의 바람직한 제1 예를 나타내는 단면도.
도 9는 본딩 와이어의 바람직한 제2 예를 나타내는 단면도.
도 10의 (a), (b)는 본 발명의 제2 실시예에 있어서 반도체 장치의 외형을 작게 할 수 있는 것을 설명하기 위한 제1 평면도.
도 11은 본 발명의 제2 실시예에 있어서 반도체 장치의 외형을 작게 할 수 있는 것을 설명하기 위한 제2 평면도.
도 12의 (a), (b)는 본 발명의 제2 실시예에 있어서 반도체 장치의 외형을 작게 할 수 있는 것을 설명하기 위한 제3 평면도.
도 13은 반도체 소자를 적층시킨 구성의 제1 예를 나타내는 평면도.
도 14는 반도체 소자를 적층시킨 구성의 제2 예를 나타내는 평면도.
도 15는 반도체 소자를 적층시킨 구성의 제3 예를 나타내는 평면도.
도 16은 반도체 소자를 적층시킨 구성의 제4 예를 나타내는 평면도.
도 17은 반도체 소자를 적층시킨 구성의 제5 예를 나타내는 평면도.
도 18은 반도체 소자가 적층된 경우의 본딩 와이어의 바람직한 예를 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 기판
2, 2a, 2b : 본딩 핑거
3 : 구리 배선
4 : 볼 랜드
5 : 땜납볼
6, 6A, 6B : 반도체 소자
7 : 본딩 와이어
7a : 볼 본딩
8 : 몰드 수지
10 : 접속 패드
10A, 10B : 접속 패드군
20 : 반도체 장치
본 발명의 반도체 장치는, 기판과, 복수의 피본딩부와, 반도체 소자를 구비하고 있다. 복수의 피본딩부는 기판의 표면에 형성되어 있다. 반도체 소자는 기판의 표면 위에 배치되고, 또한 기판에 대향하는 면과는 반대측의 면에 복수의 접속 패드를 갖고 있다. 복수의 접속 패드는 반도체 소자의 1변을 따라 그 1변의 근방에 일렬로 배열된 접속 패드군을 갖고 있다. 복수의 피본딩부는 접속 패드군이 배치된 반도체 소자의 변과 인접하는 변의 바깥측에 배치된 인접 변측 피본딩부를 갖고 있다. 접속 패드군은 인접 변측 피본딩부에 와이어 본딩에 의해 전기적으로 접속된 접속 패드를 갖고 있다.
본 발명의 반도체 장치에 따르면, 피본딩부가 접속 패드군이 배치되어 있는 변과 인접하는 변의 바깥측에 배치되고, 그 피본딩부에 접속 패드가 와이어 본딩에 의해 접속되어 있다. 이를 위해, 기판 위에 배치되는 배선끼리의 교차나 본딩 와이어끼리의 입체적 교차를 방지할 수 있어, 반도체 장치의 외형의 소형화가 더욱 가능하게 된다. 이에 의해, 배선 설치의 자유도를 품질을 떨어뜨리지 않고 향상시키고, 또한 반도체 장치의 외형 치수를 효율적으로 작게 할 수 있게 된다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부한 도면과 고나련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 분명해질 것이다.
이하, 본 발명의 실시예에 대하여 도면에 기초하여 설명한다.
〈제1 실시예〉
도 1 및 도 2를 참조하여, 본 실시예의 반도체 장치(20)는 기판(1)과, 본딩 핑거(피본딩부)(2)와, 구리 배선(3)과, 볼 랜드(4)와, 땜납볼(5)과, 반도체 소자(6)와, 본딩 와이어(7)와, 몰드 수지(8)를 주로 갖고 있다.
기판(1)은, 예를 들면 유리 에폭시 수지 등으로 이루어져 있다. 이 기판(1)의 한쪽 표면측에는 본딩 핑거(2)와, 그 본딩 핑거(2)에 전기적으로 접속되는 구리 배선(3)이 형성되어 있다. 또한, 기판(1)의 다른 쪽 표면측에는 볼 랜드(4)가 형성되어 있다. 한쪽 표면측의 본딩 핑거(2)와 구리 배선(3)은, 기판(1)에 형성된 비아(관통홀)(1a) 내의 도전층을 경유하여, 다른 쪽 표면측의 볼랜드(4)에 전기적으로 접속되어 있다. 볼 랜드(4) 상에는 외부 접속용의 땜납볼(5)이 형성되어 있다.
반도체 소자(6)는, 예를 들면 반도체 칩으로서, 표면에 복수의 접속 패드(본딩 패드)(10)를 갖고 있다. 복수의 접속 패드(10)의 각각은, 반도체 소자(6) 내의 회로에 전기적으로 접속되어 있다. 복수의 접속 패드(10)는 반도체 소자(6)의 변(6a, 6b)의 각각의 근방에 일렬로 배열된 접속 패드군(10A, 10B)의 각각을 갖고 있다. DRAM(Dynamic Random Access Memory) 등의 메모리에 있어서는, 일반적으로 반도체 소자(6)의 2변(6a, 6b)의 각각을 따라 접속 패드군(10A, 10B)의 각각이 배치되어 있다.
이 반도체 소자(6)는 기판(1)의 표면 위에 배치되어 있다. 이 배치에 있어서는 반도체 소자(6)의 접속 패드(10)가 형성되어 있지 않는 면이 기판(1)의 한쪽표면측에 접착제 등에 의해 접속되어 있다.
반도체 소자(6)의 복수의 접속 패드(10)의 각각은, 예를 들면 금선으로 이루어지는 본딩 와이어(7)에 의해, 복수의 본딩 핑거(2)의 각각에 전기적으로 접속되어 있다. 이들 본딩 핑거(2), 구리 배선(3), 반도체 소자(6), 본딩 와이어(7) 등을 피복하도록, 기판(1)의 한쪽 표면측에 몰드 수지(8)가 몰드되어 있다.
본 실시예에서는, 복수의 본딩 핑거(2)는 본딩 핑거(인접 변측 피본딩부)(2a)와, 본딩 핑거(2b)를 갖고 있다. 본딩 핑거(2a)는 접속 패드군(10A, 10B)이 배치된 반도체 소자(6)의 변(6a, 6b)과 인접하는 변(6c, 6d)의 바깥측에 배치되어 있다. 본딩 핑거(2b)는 변(6a, 6b)의 바깥측에 배치되어 있다.
접속 패드군(10A, 10B)의 각각은, 본딩 핑거(2a)에 와이어 본딩에 의해(즉, 본딩 와이어(7)를 통하여) 전기적으로 접속된 접속 패드(10)를 갖고 있다. 또한, 접속 패드군(10A, 10B)의 각각은, 본딩 핑거(2b)에 와이어 본딩에 의해 전기적으로 접속된 접속 패드(10)도 갖고 있다.
또, 본딩 핑거(2a)에는 일렬로 배열된 접속 패드군(10A, 10B)의 최단부의 접속 패드(10) 이외의 내측의 접속 패드(10)가 와이어 본딩에 의해 전기적으로 접속되어 있어도 된다.
여기서, 본 명세서에 있어서의 「접속 패드군이 배치된 반도체 소자의 변과 인접하는 변」은, 도 3에 도시한 바와 같이 접속 패드군(10A)의 중심선 C1-C1과 접속 패드군(10B)의 중심선 C2-C2와의 사이의 변(6c, 6d)의 부분(굵은 선으로 나타내는 부분)을 의미한다. 이 때문에, 본 명세서에 있어서의 「접속 패드군이 배치된반도체 소자의 변과 인접하는 변의 바깥측」은, 도 3에 나타내는 중심선 C1-C1과 중심선 C2-C2와의 사이의 변(6c, 6d)의 부분(굵은 선으로 나타내는 부분)보다 바깥측의 기판(1)의 표면 영역(해칭 영역)을 의미한다.
또, 본딩 와이어(7)가 접속 패드(10)로부터 인출되는 방향은 도 4에 도시하는 X-Y 방향 중, 일반적으로는 거리가 짧은 Y 방향이 된다. 그러나, 본 실시예에서는 거리가 긴 X 방향으로 본딩 와이어(7)를 적극적으로 인출함으로써, 후술하는 바와 같이 본딩 와이어(7)끼리의 교차 등에 의해 품질을 떨어뜨리지 않고 배선 설치의 자유도를 비약적으로 향상시킬 수 있게 된다.
여기서, 도 5에 도시한 바와 같은 종래예에서도 반도체 소자의 본딩 위치가 어긋나거나, 본딩 핑거(2b)의 간격이 넓어지는 경우에는 본딩 와이어(7)가 인출되는 방향에서의 X 방향 성분이 커지는 경우가 있다. 그러나, 본 명세서에 있어서의 문언을 상기와 같이 정의함으로써, 도 5에 도시하는 본딩 핑거(2b)의 배치 위치는 본 명세서에 있어서의 「접속 패드군이 배치된 반도체 소자의 변과 인접하는 변의 바깥측」(해칭 영역)과는 다른 영역에 배치되어 있는 것을 알 수 있다.
본 실시예에 따르면, 본딩 핑거(2a)에, 접속 패드군(10A, 10B)의 접속 패드(10)를 와이어 본딩에 의해 전기적으로 접속함으로써, 이하의 효과가 얻어진다.
도 6의 (a)를 참조하면, 접속 패드(10)로부터 기판(1) 상의 본딩 핑거(2b)에 본딩 와이어(7) 등으로 접속하지만, 이 때 구리 배선(3)의 설치의 관계상, 기판(1) 상에서 구리 배선(3)끼리 교차해야 하는 설치(영역 P1)가 생겨 기판 설계를 할 수 없는 경우가 있다. 이 경우, 도 6의 (b)의 영역 P2에 나타낸 바와 같이 와이어링으로 입체적으로 본딩 와이어(7)를 교차하는 방법도 있지만, 본딩 와이어(7) 사이의 근접이나 접촉 등이 발생하여 품질 문제점의 요인이 될 가능성이 있다.
본 실시예에 따르면, 도 6의 (c)에 도시한 바와 같이 본딩 핑거(2b)가 접속 패드군(10A)이 배치되어 있는 변(6a)과 인접하는 변(6c)의 바깥측에 배치되어, 그 본딩 핑거(2b)에 접속 패드(10)가 와이어 본딩에 의해 접속되어 있다. 이 때문에, 도 6의 (a)에 도시한 바와 같은 구리 배선(3)끼리의 교차나, 도 6의 (b)에 도시한 바와 같은 본딩 와이어(7)끼리의 입체적 교차를 방지할 수 있다.
또한, 도 7에 도시한 바와 같이, 인출되는 본딩 와이어(7)는 기판(1) 위의 구리 배선(3)의 설치가 용이해지도록 선택된 임의의 것으로, 그 개수는 2개 이상이라도 상관없다. 즉, 본딩 핑거(2a)는 2개 이상 설치되고, 그 각각의 본딩 핑거(2a)에 접속 패드(10)가 와이어 본딩에 의해 접속되어 있어도 된다.
본 실시예의 와이어링에서는, 도 8의 우측에 나타내는 본딩 와이어(7)와 같이, 접속 패드(10)의 위치와 본딩 핑거(2b)의 위치가 떨어져 있으며 본딩 와이어(7)의 인출 거리가 길어지므로, 이하의 문제점도 고려된다.
(1) 본딩 와이어(7)와 반도체 소자(6)의 엣지부 사이에서 접촉이 발생한다.
(2) 본딩 와이어(7)를 인출하는 방향에 따라서는 인접하는 본딩 와이어(7)끼리 접촉한다.
상기 가능성을 고려하여, 본딩 와이어(7)의 일부를 의도적으로 기판(1)의 표면으로부터 높게 하는 방법도 있다. 그러나, 이 경우, 도 9의 도면 좌측에 나타내는 본딩 와이어(7)와 같이 이하의 문제점이 생각된다.
(1) 반도체 장치의 전체 높이가 높아진다.
(2) 본딩 와이어(7) 흐름이 발생하기 쉬워져 본딩 와이어(7) 사이의 쇼트가 발생한다.
이와 같이 전체적인 본딩 와이어(7)의 기판(1) 표면으로부터의 높이를 낮게 하고, 또한 인접하는 본딩 와이어(7)끼리의 쇼트를 방지할 필요가 있다. 따라서, 도 8의 도면 좌측에 나타내는 본딩 와이어(7)나 도 9의 도면 우측에 나타내는 본딩 와이어(7)와 같이 「접속 패드군이 배치된 반도체 소자의 변과 인접하는 변의 바깥측」으로 인출되는 본딩 와이어(7)는 본딩 핑거(2a) 측에 볼 본딩(7a)을 갖고 오는 형상이 채용된다. 이에 의해, 상기한 문제점을 해소 가능하여, 제품 품질을 향상할 수 있다.
이 구조는 42aloy, 구리 등을 이용한 리드 프레임이라도 달성할 수 있지만, 외부 접속 단자의 땜납볼을 반도체 장치의 하면에 갖는 BGA 쪽이 효과가 높다.
또한, ASIC(Application Specific Integrated Circuit)나 마이크로컴퓨터 품종에서는, 입출력 핀 그 자체를 많이 요구받고, 또한 커스텀 제품인 경우가 많기 때문에, 설계 시점에서 반도체 소자의 4변에 모두 접속 패드가 배치된다. 이 때문에, 상기한 바와 같은 대책을 이용하지 않아도 문제가 적다. 그러나, 메모리 품종에서는 반도체 소자 사이즈를 작게 하는 요구도 크고, 접속 패드의 배치, 면적도 제약을 받기 때문에 반도체 소자의 2변에 접속 패드를 배치하므로, 접속 패드 수가 증가하면 증가할수록, 본 실시예의 효과가 커진다.
또한, 「접속 패드군이 배치된 반도체 소자의 변과 인접하는 변」을 확대 해석하는 의미로, 더미의 접속 패드가 배치되어 있는 반도체 소자의 변을 「접속 패드군이 배치된 반도체 소자의 변」으로 해석되는 것을 피하기 위해서, 「접속 패드군이 배치된 반도체 소자의 변」은 실제로 본딩 핑거에 와이어링되어 있는 접속 패드가 배치되어 있는 변으로 정의된다.
〈제2 실시예〉
상기한 제1 실시예의 구성은, 배선 설치 상의 효과뿐만 아니라, 반도체 소자의 외형 사이즈를 억제하는 효과도 발휘한다. 반도체 소자의 입출력 핀 수가 많은 것에 대해서는, 본딩 핑거의 수도 그에 맞춰 많이 배치할 필요가 있다. 이 본딩 핑거나 접속 패드의 형상이나 배치로서는, 본딩 핑거의 폭은 150㎛ 필요하고, 본딩 핑거의 피치는 200㎛ 정도이고, 접속 패드의 개구경은 60㎛∼80㎛이고, 접속 패드의 피치는 100㎛∼120㎛에 비하여 일반적으로 넓게 설계할 필요가 있다. 이것을 무리하게 본딩 핑거의 폭이나 피치를 채우면, 다음과 같은 문제점이 발생하고, 이 경우에는 안정된 제품 품질을 유지하는 것이 어렵다.
(1) 기판 : 기판의 가공 정밀도의 문제로 설계할 수 없거나, 기판의 가공 비용이 높아진다.
(2) 와이어 본드 : 본딩 핑거에의 스티치 본딩하기 위한 폭이 충분하지 않아, 접속 문제점이 발생한다.
(3) 품질 : 패키지 외주부의 도금선간 거리가 작아져, 단부에서의 쇼트 문제점의 요인이 될 가능성이 있다.
이 때문에, 입출력 핀 수가 많은 반도체 소자를 이용한 반도체 장치의 최소외형 치수는 본딩 핑거를 배치할 수 있는 폭으로 결정한다. 그러나, 본딩 핑거의 배치를 적극적으로, 「접속 패드군이 배치된 반도체 소자의 변과 인접하는 변의 바깥측」에 배치함으로써, 도 10의 (a), (b)에서는 1접속 패드(본딩 핑거분)의 L1+L2분, 도 11에 있어서는 M1×2갯수분, 반도체 장치의 외형을 작게 할 수 있다.
즉, 도 10의 (b)와 같이 모든 본딩 핑거(2b)를 「접속 패드군이 배치된 반도체 소자의 변」의 바깥측에 배치하는 경우보다 도 10의 (a)와 같이 본딩 핑거(2a)를 「접속 패드군이 배치된 반도체 소자의 변과 인접하는 변의 바깥측」에 배치함으로써, 반도체 장치의 외형을 L1+L2분만큼 작게 할 수 있다. 또한, 최근에는 PDA(Personal Digital Assistant), 휴대 전화, DSC(Digital Still Camera) 등의 시장에서, 고밀도, 소형화의 제품 요구가 강하기 때문에, 본 실시예의 반도체 장치는 유효하게 된다.
또한, 도 12의 (a)에 도시한 바와 같이 장방형으로, 접속 패드(10)의 배치가 짧은 변측에 배치된 반도체 소자(6)에서는, 도 12의 (b)에 도시한 바와 같이 모든 접속 패드(10)로부터, 접속 패드군(10A, 10B)이 배치되어 있는 변(6a, 6b)과 인접하는 변(6c, 6d)의 바깥측에 배치된 본딩 핑거(2a)에 본딩 와이어(7)를 설치함으로써, M1×2갯수분, 반도체 장치의 외형을 소형화할 수 있다.
〈제3 실시예〉
S-CSP(Stacked Chip Scale Package) 등 반도체 소자를 적층한 제품에 대해서는, 접속 패드 수도 증가하고, 구리 배선의 설치도 더 복잡해져, 본딩 핑거 수도 각 반도체 소자 사이에서의 접속 방법을 공유화하지 않으면, 상당히 많이 배치할필요가 있다. 제1 및 제2 실시예에서의 반도체 소자를 단체로 이용한 제품보다, 기판 위의 구리 배선 설치나, 반도체 장치의 외형 치수를 작게 하는 것이 어렵다.
이 대책으로서, 도 13∼도 15에 도시한 바와 같이 2개 이상의 반도체 소자(여기서는 2개의 반도체 소자(6A, 1B))를 적층한 구조에 있어서, 각각의 접속 패드군(10A, 10A)이 배치된 반도체 소자(6A, 6B)의 변(6a, 6a)에 인접하는 변(6c, 6c)의 바깥측에 본딩 핑거(2a)가 설치되고, 그 본딩 핑거(2a)와 접속 패드(10)가 본딩 와이어(7)에 의해 전기적으로 접속된다.
도 13∼도 15의 구조에 있어서는, 접속 패드군(10A)이 배치된 반도체 소자(6A)의 변(6a)과, 접속 패드군(10A)이 배치된 반도체 소자(6B)의 변(6a)과 각각이 상호 평행한 가상선 L1-L1, L2-L2의 각각에 위치하도록, 반도체 소자(6A)와 반도체 소자(6B)가 적층되어 있다.
또, 반도체 소자(6A, 1B) 중 어느 한쪽의 접속 패드(10)만이 본딩 핑거(2a)와 접속되어 있으면 되고, 또한 복수의 접속 패드(10) 중 적어도 1개의 접속 패드(10)만이 본딩 핑거(2g)와 접속되어 있으면 되고, 반도체 소자(6A, 1B) 중 어느 한쪽의 접속 패드군(10A)의 모든 접속 패드의 각각이 본딩 핑거(2a)와 접속되어 있어도 된다.
또한, 도 16, 도 17에 도시하는 구조와 같이, 접속 패드군(10A)이 배치된 반도체 소자(6A)의 변(6a)과, 접속 패드군(10A)이 배치된 반도체 소자(6B)의 변(6a)과의 각각이 상호 교차하는(예를 들면, 직교하는) 가상선 L1-L1, L2-L2의 각각에 위치하도록, 반도체 소자(6A)와 반도체 소자(6B)가 적층되어 있어도 된다.
이 경우, 반도체 소자(6A)의 접속 패드(10)는 접속 패드군(10A)이 배치된 반도체 소자(6A)의 변(6a)에 인접하는 변(6c)의 바깥측에 배치된 본딩 핑거(2a)에 본딩 와이어(7)에 의해 전기적으로 접속되어 있다. 또한, 반도체 소자(6B)의 접속 패드(10)는 접속 패드군(10A)이 배치된 반도체 소자(6B)의 변(6a)에 인접하는 변(6d)의 바깥측에 배치된 본딩 핑거(2b)에 본딩 와이어(7)에 의해 전기적으로 접속되어 있다.
반도체 소자를 적층한 경우에는, 도 18의 도면 우측에 도시한 바와 같이 접속 패드(10)의 위치와 본딩 핑거(2b)의 위치와의 거리가 더욱 커진다. 이 때문에, 제1 실시예에서 설명한 문제점이 더욱 발생하기 쉽다.
따라서, 제1 실시예와 마찬가지로, 도 18의 도면 좌측에 도시한 바와 같이 본딩 핑거(2a, 2b) 측에 볼 본딩(7a)을 갖고 옴으로써, 본딩 와이어(7)가 반도체 소자(6A, 1B)와 접촉하는 것이나, 인접하는 본딩 와이어(7)끼리의 쇼트를 방지할 수 있다.
금회 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니다고 생각되어야 된다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 설명되고, 특허 청구의 범위와 균등의 의미 및 범위 내에서 모든 변경이 포함되는 것이 의도된다.
본 발명의 반도체 장치에 따르면, 피본딩부가 접속 패드군이 배치되어 있는 변과 인접하는 변의 바깥측에 배치되고, 그 피본딩부에 접속 패드가 와이어 본딩에의해 접속되어 있다. 이 때문에, 기판 위에 배치되는 배선끼리의 교차나 본딩 와이어끼리의 입체적 교차를 방지할 수 있어, 반도체 장치의 외형의 소형화가 더욱 가능하게 된다. 이에 의해, 배선 설치의 자유도를 품질을 떨어뜨리지 않고 향상시키고, 또한 반도체 장치의 외형 치수를 효율적으로 작게 할 수 있게 된다.

Claims (3)

  1. 기판과,
    상기 기판의 표면에 형성된 복수의 피본딩부와,
    상기 기판의 표면의 위에 배치되고, 또한 상기 기판에 대향하는 면과는 반대측의 면에 복수의 접속 패드를 갖는 반도체 소자를 구비하고,
    상기 복수의 접속 패드는 상기 반도체 소자의 1변을 따라 상기 1변의 근방에 일렬로 배열된 접속 패드군을 갖고,
    상기 복수의 피본딩부는 상기 접속 패드군이 배치된 반도체 소자의 변과 인접하는 변의 바깥측에 배치된 인접 변측 피본딩부를 갖고,
    상기 접속 패드군은 상기 인접 변측 피본딩부에 와이어 본딩에 의해 전기적으로 접속된 접속 패드를 갖고 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 인접 변측 피본딩부에는 일렬로 배열된 상기 접속 패드군의 최단부의 접속 패드 이외의 내측의 접속 패드가 와이어 본딩에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    일렬로 배열된 상기 접속 패드군의 모든 접속 패드가, 복수의 상기 인접 변측 피본딩부 중 어느 하나와 와이어 본딩에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
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