KR20050001317A - Ｂｔｌ 증폭기 시스템 - Google Patents

Ｂｔｌ 증폭기 시스템 Download PDF

Info

Publication number
KR20050001317A
KR20050001317A KR1020040041278A KR20040041278A KR20050001317A KR 20050001317 A KR20050001317 A KR 20050001317A KR 1020040041278 A KR1020040041278 A KR 1020040041278A KR 20040041278 A KR20040041278 A KR 20040041278A KR 20050001317 A KR20050001317 A KR 20050001317A
Authority
KR
South Korea
Prior art keywords
voltage
output
correction
amplifier
input
Prior art date
Application number
KR1020040041278A
Other languages
English (en)
Inventor
미야자끼가쯔미
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
르네사스 디바이스 디자인 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지, 르네사스 디바이스 디자인 코포레이션 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20050001317A publication Critical patent/KR20050001317A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
    • H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

안정된 오프셋 전압의 보정을 저비용으로 실현하는 BTL 증폭기 시스템을 제공한다. BTL 증폭기(10)는, 차동 증폭기(11)의 출력 기준 전압 입력 단자 T6에 접속하는 저항 소자 R11을 갖고 있다. BTL 증폭기(10)의 오프셋 보정 시에는, 가변 전류원 제어부(32)가, 입력 전환 회로(20)를 제어하여 BTL 증폭기(10)의 제1 입력 단자 T1 및 제2 입력 단자 T2에 내부 기준 전압원(30)으로부터의 보정용 입력 전압을 인가한다. 또한 가변 전류원 제어부(32)는, 비교기(31)의 출력 신호에 기초하여 출력 오프셋 전압이 최소로 되도록, 가변 전류원(33)을 제어하여 저항 소자 R11을 흐르는 전류를 조정하여 출력 기준 전압 입력 단자 T6의 전압을 조정한다.

Description

ＢＴＬ 증폭기 시스템{BALANCED TRANSFORMER LESS(BTL) AMPLIFIER}
본 발명은, BTL(Balanced Transformer Less) 증폭기에 관한 것으로, 특히, 그 오프셋 전압의 보정에 관한 것이다.
2개의 증폭 회로를 상호 역상으로 구동하여 각각의 출력 단자간으로부터 단독 사용 시의 배로 되는 진폭의 출력을 얻고자 하는 증폭 방식은 BTL(Balanced Transformer Less)로 불리며, 그 방식을 이용한 증폭기는 BTL 증폭기로 불린다(예를 들면 특허 문헌1).
[특허 문헌1]
일본 특개평5-335850호 공보(제2-3페이지, 도 1-도 3)
통상, BTL 증폭기를 구성하는 연산 증폭기는, 차동쌍 회로나 전류 미러 회로 등의 트랜지스터쌍을 포함하고 있으며, 그 동작 특성은 트랜지스터쌍의 전기적 특성의 매칭에 크게 의존한다. 연산 증폭기의 입력 전압을 제로로 하였을 때, 출력 전압도 제로로 되는 것이 이상적이지만, 예를 들면 연산 증폭기를 구성하는 트랜지스터쌍이 특성의 미스 매치를 갖고 있으면 출력 전압은 제로로 되지 않는다. 즉, 출력 오프셋 전압(입력 전압을 제로로 하였을 때에 출력에 나타나는 전압)이 발생하게 된다.
한편, IC의 저비용화를 도모하기 위해 반도체 장치 구조의 MOS 디바이스화가 진행되고 있다. 그러나 MOS 트랜지스터는, 바이폴라 트랜지스터에 비해 전기적 특성의 변동이 커서, MOS 트랜지스터쌍을 사용한 연산 증폭기는 출력 오프셋 전압 및 입력 오프셋 전압(출력 전압이 제로로 될 때의 입력 전압)이 발생하기 쉽다. 그 때문에, BTL 증폭기를 구성하는 연산 증폭기로서, 저비용화를 도모할 목적으로 MOS 트랜지스터쌍을 사용한 연산 증폭기를 채용한 경우, 해당 BTL 증폭기가 오프셋 전압을 발생할 우려가 있다. 오프셋 전압이 발생하면, 그 영향에 의한 BTL 증폭기의 차단 회로에 악영향이나, 무신호 입력 시에 부하에 의도하지 않은 전류가 흐르게 된다고 하는 문제가 발생하는 경우가 있다.
MOS 트랜지스터의 오프셋 전압의 발생을 억제하는 방법으로서는, 출하 테스트 시의 재핑의 실행, 캐패시터를 이용한 오프셋 캔슬러의 사용, MOS 디바이스를 포함하는 시스템 전체에서의 오프셋 전압을 보정하기 위한 캘리브레이션의 실행 등을 들 수 있다. 출하 테스트 시의 재핑에 의한 방법은, 테스트 비용 및 칩 사이즈의 증대를 수반하기 때문에, MOS 디바이스의 이점인 저비용화의 방해가 된다. 또한, 캐패시터를 이용한 오프셋 캔슬러를 사용하는 경우, 트리밍량의 안정된 유지가 곤란하여, 엄격한 사용 조건(고온, 대전류, 부전압)에서 사용되는 MOS 디바이스에는 부적합하다. 따라서, 저비용화를 실현하고, 또한, 안정된 오프셋 전압의 보정을 실현하기 위해서는, 시스템 전체로서의 캘리브레이션이 유효하다.
본 발명은 이상과 같은 과제를 해결하기 위해 이루어진 것으로, 안정된 오프셋 전압의 보정을 저비용으로 실현하는 BTL 증폭기 시스템을 제공하는 것을 목적으로 한다.
도 1은 본 발명에 따른 BTL 증폭기 시스템의 구성을 도시하는 도면.
도 2는 실시예1에 따른 BTL 증폭기 시스템의 오프셋 보정 동작을 설명하기 위한 타이밍도.
도 3은 실시예2에 따른 BTL 증폭기 시스템의 오프셋 보정 동작을 설명하기 위한 타이밍도.
도 4는 종래의 마스터 슬레이브형 BTL 증폭기의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 : BTL 증폭기
11 : 차동 증폭기
12 : 반전 증폭기
13 : 출력 기준 전압 생성 회로
20 : 입력 전환 회로
30 : 내부 기준 전압원
31 : 비교기
32 : 가변 전류원 제어부
33 : 가변 전류원
34 : 기동 관리 회로
T1 : 제1 입력 단자
T2 : 제2 입력 단자
T3 : 제1 출력 단자
T4 : 제2 출력 단자
T5, T6 : 출력 기준 전압 입력 단자
T7 : 제1 외부 입력 단자
T8 : 제2 외부 입력 단자
본 발명에 따른 BTL 증폭기 시스템은, 제1 입력 단자와 제2 입력 단자간의 전압차를 증폭하여 제1 출력 전압으로서 출력하는 차동 증폭기, 및, 상기 제1 출력 전압을 반전하여 제2 출력 전압으로서 출력하는 반전 증폭기를 갖는 BTL 증폭기와, 상기 제1 및 제2 입력 단자에 상호 동일한 보정용 입력 전압을 인가할 수 있는 보정용 입력 전압 인가 회로와, 상기 제1 및 제2 입력 단자에 상기 보정용 입력 전압이 인가되었을 때의 상기 제1 출력 전압 및 상기 제2 출력 전압의 각각인 제1 보정용 출력 전압과 제2 보정용 출력 전압을 비교하는 비교기와, 상기 비교기의 출력 신호에 기초하여, 상기 제1 보정용 출력 전압과 상기 제2 보정용 출력 전압과의 차가 최소로 되도록, 상기 반전 증폭기의 출력 기준 전압을 조정함으로써 오프셋 조정을 행하는 기준 전압 조정 회로를 구비한다.
<실시예>
본 발명의 설명에 앞서서, 우선, 마스터 슬레이브형 BTL 증폭기에 대하여 보다 상세히 설명한다. 도 4는 종래의 마스터 슬레이브형 BTL 증폭기의 회로도이다. BTL 증폭기(100)는, 마스터측의 차동 증폭기(11), 슬레이브측의 반전 증폭기(12), 출력 기준 전압 생성 회로(13)로 구성된다. 차동 증폭기(11) 및 반전 증폭기(12) 각각의 출력 기준 전압 입력 단자 T5, T6에는, 출력 기준 전압 생성 회로(13)가 생성하는 출력 기준 전압 Vr이 입력된다.
차동 증폭기(11)는, 제1 입력 단자 T1 및 제2 입력 단자 T2의 각각에 인가되는 제1 외부 입력 전압 VI1과 제2 외부 입력 전압 VI2의 전압차를 증폭한다. 그리고 증폭한 전압을, 출력 기준 전압 Vr을 기준으로 제1 출력 단자 T3에 제1 출력 전압 VO1로서 출력한다. 반전 증폭기(12)는 제1 출력 전압 VO1을, 출력 기준 전압 Vr을 기준으로 반전하고, 제2 출력 단자 T4에 제2 출력 전압 VO2로서 출력한다. 그 결과, 제1 출력 단자 T3과 제2 출력 단자 T4 사이에, 차동 증폭기(11) 단독 사용 시의 배가 되는 진폭의 출력이 얻어진다.
도 4에 도시한 바와 같이 차동 증폭기(11)는, 연산 증폭기(오피 앰프) A1 및 A2에 의한 볼테이지 폴로워, 연산 증폭기 A3 및 저항 소자 R1∼R4에 의한 차동 증폭 회로, 및, 연산 증폭기 A4 및 저항 소자 R5, R6에 의한 반전 증폭 회로로 이루어진다. 반전 증폭기(12)는, 연산 증폭기 A5 및 저항 소자 R7, R8로 이루어진다. 출력 기준 전압 생성 회로(13)는, 전원-그라운드간의 전압을 소정의 분압비(예를들면 1/2)로 분압하는 저항 소자 R9, R10과 연산 증폭기 A6에 의한 전압 폴로워로 이루어진다.
BTL 증폭기(100)의 출력 오프셋 전압 ΔVO는, 저항 R7, R8의 저항값 R7, R8, 출력 기준 전압 Vr을 이용하여, 다음의 수학식으로 주어진다.
이 수학식에서, VOF1은 입력 전압이 제로(VI1=VI2)일 때의 제1 출력 전압 VO1이고, ε는 연산 증폭기 A5의 입력 오프셋 전압이다. 즉, VOF1-Vr+ε=0으로 되지 않는 경우에 출력 오프셋 전압이 발생한다. 또한, 이상적인 BTL 증폭기(100)인 경우에는, VOF1=Vr또한 ε=0이기 때문에, 이 때 ΔVO=0으로 되어 오프셋 전압은 발생하지 않는다.
<실시예1>
도 1은 본 발명에 따른 BTL 증폭기 시스템의 구성을 도시하는 도면이다. 본 시스템은, 마스크 슬레이브형 BTL 증폭기(10), 입력 전환 회로(20), 내부 기준 전압원(30), 비교기(31), 가변 전류원 제어부(32), 가변 전류원(33), 기동 관리 회로(34)를 구비하고 있다. 도 1의 BTL 증폭기(10)에서, 도 4의 BTL 증폭기(100)가 갖는 것과 마찬가지의 요소에는 동일 부호를 붙이고 있다.
BTL 증폭기(10)는, 반전 증폭기(12)의 출력 기준 전압 입력 단자 T6과 출력기준 전압 생성 회로(13) 사이에 접속한 저항 소자 R11을 갖고 있으며, 그것을 제외하고 도 4에 도시한 BTL 증폭기(100)와 마찬가지의 구성을 갖고 있다. 마스터측의 차동 증폭기(11), 슬레이브측의 반전 증폭기(12), 출력 기준 전압 생성 회로(13)의 회로 구성은 상술한 바와 같기 때문에, 여기서는 이들에 대한 상세한 설명은 생략한다. 해당 BTL 증폭기 시스템은, BTL 증폭기(10)의 오프셋 전압의 보정(이하 「오프셋 보정」이라고 함)을 행하는 기능을 갖는 것이다.
입력 전환 회로(20)는, 스위치 회로(21∼24) 및 인버터(25)에 의해 구성되며, 가변 전류원 제어부(32)에 의해 제어된다. 제1 입력 단자 T1은, 스위치 회로(21)를 통해 제1 외부 입력 전압 VI1이 입력되는 제1 외부 입력 단자 T7에 접속한다. 제2 입력 단자 T2는, 스위치 회로(22)를 통해 제2 외부 입력 전압 VI2가 입력되는 제2 외부 입력 단자 T8에 접속한다. 또한, 제1 입력 단자 T1 및 제2 입력 단자 T2는, 각각 스위치 회로(24) 및 스위치 회로(23)를 통해, 모두 내부 기준 전압원(30)에 접속한다.
스위치 회로(21, 22)에는, 스위치 회로(23, 24)에 입력되는 제어 신호를 인버터(25)로 반전한 것이 입력된다. 따라서, 스위치 회로(21, 22)가 온일 때 스위치 회로(23, 24)는 오프로 되며, 스위치 회로(21, 22)가 오프일 때 스위치 회로(23, 24)가 온으로 된다. 즉, 입력 전환 회로(20)는, 제1 입력 단자 T1 및 제2 입력 단자 T2에 각각 제1 외부 입력 전압 VI1및 제2 외부 입력 전압 VI2를 인가할지, 혹은 내부 기준 전압원(30)이 발생하는 보정용 입력 전압을 인가할지를 전환한다. 즉, 입력 전환 회로(20) 및 내부 기준 전압원(30)은, 제1 입력 단자 T1 및 제2 입력 단자 T2에 상호 동일한 보정용 입력 전압을 인가할 수 있는 보정용 입력 전압 인가 회로로서 기능한다. 가변 전류원 제어부(32)는, BTL 증폭기(10)의 오프셋 보정을 실행할 때에, 제1 입력 단자 T1 및 제2 입력 단자 T2에 내부 기준 전압원(30)으로부터의 보정용 입력 전압을 인가하도록, 입력 전환 회로(20)를 제어한다. 또한, 보정용 입력 전압은 안정된 직류 전압이면 임의의 값이어도 되지만, 그 값은, 해당 BTL 증폭기(10)가 내장되는 기기의 시스템 전압에 따라 적당한 값으로 정하는 것이 바람직하다.
비교기(31)는, 제1 입력 단자 T1 및 제2 입력 단자 T2의 각각에 보정용 입력 전압이 인가되어 있는 동안(즉 오프셋 보정이 실행되고 있는 동안)의, 제1 출력 단자 T3의 전압(제1 출력 전압 VO1) 및 제2 출력 단자 T4의 전압(제2 출력 전압 VO2)을 비교하여, 그 비교 결과를 나타내는 비교 결과 신호를 가변 전류원 제어부(32)에 출력한다. 여기서, 본 명세서에서는, 제1 입력 단자 T1 및 제2 입력 단자 T2의 각각에 보정용 입력 전압이 인가되었을 때의, 제1 출력 전압 VO1을 「제1 보정용 출력 전압」이라고 하고, 동일하게 제2 출력 전압 VO2를 「제2 보정용 출력 전압」이라고 한다. 또한 본 실시예에서는, 비교기(31)가 출력하는 비교 결과 신호는, 제2 보정용 출력 전압이 제1 보정용 출력 전압보다 클 때는 L(Low) 레벨로 되고, 제1 보정용 출력 전압이 제2 보정용 출력 전압보다 클 때는 H(High) 레벨로 되는 것으로 한다.
해당 BTL 증폭기 시스템이 오프셋 보정을 실행하는 타이밍은, 기동 관리 회로(34)에 의해 관리된다. 본 실시예에서는, 기동 관리 회로(34)는 전원 전압을 모니터하고 있으며, 전원의 투입을 검출하였을 때에, 오프셋 보정의 실행을 허가한다. 기동 관리 회로(34)는, 오프셋 보정의 실행의 허가 시에, 가변 전류원 제어부(32)에 보정 허가 신호를 송신한다.
가변 전류원 제어부(32)에는, 비교기(31)로부터의 비교 결과 신호, 기동 관리 회로(34)로부터의 보정 허가 신호 및 소정의 클럭 신호가 입력된다(클럭 신호는 가변 전류원 제어부(32)가 내장하는 분주기(32a)에 의해 분주되어 입력된다). 가변 전류원 제어부(32)는, 보정 허가 신호가 입력되면, 비교 결과 신호 및 클럭 신호에 기초하여, 입력 전환 회로(20) 및 가변 전류원(33)을 제어하여, BTL 증폭기(10)의 오프셋 보정을 실행한다.
가변 전류원(33)은, 2N, 2N-1, …, 2, 1로 가중치 부여된 2조의 정전류원군을 갖고 있다. N은 가변 전류원 제어부(32)가 가변 전류원(33)을 제어하기 위해 출력하는 디지털 신호(이하 「디지털 제어 신호」)의 분해능(비트수)이다. 가변 전류원(33)은, 가변 전류원 제어부(32)로부터의 N비트의 디지털 제어 신호에 따라 N개의 정전류원 각각을 온/오프함으로서 저항 소자 R11에 흘리는 전류의 크기 및 방향을 제어하여, 반전 증폭기(12)의 출력 기준 전압 입력 단자 T6의 전압을 변화시킨다. 반전 증폭기(12)의 출력 기준 전압은, 출력 기준 전압 입력 단자 T6의 전압에 의해 정해진다. 따라서, 가변 전류원 제어부(32)가 가변 전류원(33)을 제어함으로써 제2 출력 전압 VO2(제2 보정용 출력 전압을 포함함)의 제어가 가능하다.
가변 전류원 제어부(32)는, 비교기(31)의 비교 결과 신호에 기초하여, 제1 보정용 출력 전압과 제2 보정용 출력 전압과의 차가 최소로 되도록, 가변 전류원(33)을 제어하여 저항 소자 R11에 흘리는 전류를 조정하여, 출력 기준 전압 입력 단자 T6의 전압을 조정한다. 그 결과, BTL 증폭기(10)의 오프셋 전압은 보정된다. 즉, 저항 소자 R11, 가변 전류원 제어부(32) 및 가변 전류원(33)은, 기준 전압 조정 회로로서 기능한다.
여기서, 본 실시예의 오프셋 보정의 이론을 설명한다. 도 1에 도시한 BTL 증폭기(10)의 출력 오프셋 전압 ΔVO는, 저항 소자 R7, R8의 저항값 R7, R8, 출력 기준 전압 Vr, 저항 소자 R11의 강하 전압 VR11을 이용하여 다음의 수학식으로 주어진다.
VOF1은 BTL 증폭기(10)의 입력 전압이 제로(VI1=VI2)일 때의 제1 출력 전압 VO1이고, ε는 연산 증폭기 A5의 입력 오프셋 전압이다. 즉, VOF1-Vr+VR11+ε=0일 때, BTL 증폭기(10)의 오프셋 전압은 발생하지 않는다. 본 실시예에서는, 가변 전류원 제어부(32)가, 비교기(31)의 비교 결과 신호에 기초하여 가변 전류원(33)을 제어하여, 출력 오프셋 전압 ΔVO의 크기가 최소로 되도록 VR11을 조정한다. 그것에 의해,VOF1-Vr+VR11+ε의 절대값이 최소로 되도록, VR11의 값이 조정된다.
이하, 본 실시예에 따른 BTL 증폭기 시스템의 오프셋 보정 동작을 설명한다. 도 2는 해당 오프셋 보정 동작을 설명하기 위한 타이밍도이다. 우선, 타이밍 t0에서 전원이 투입되며, 계속되는 타이밍 t1에서 전원 전압이 소정의 레벨에 도달하면 기동 관리 회로(34)는 해당 전원 투입을 검출한다. 전원 투입을 검출한 기동 관리 회로(34)는, 오프셋 보정의 실행을 허가하고, 가변 전류원 제어부(32)에 보정 허가 신호를 송신한다.
가변 전류원 제어부(32)는 보정 허가 신호를 수취하면, 입력 전환 회로(20)를 제어하여 스위치 회로(21, 22)를 오프, 스위치 회로(23, 24)를 온으로 하고, 제1 입력 단자 T1 및 제2 입력 단자 T2에 내부 기준 전압원(30)이 출력하는 보정용 입력 전압을 인가한다. 그에 의해 BTL 증폭기(10)의 제1 외부 입력 전압 VI1과 제2 외부 입력 전압 VI2가 동일하게 된다. BTL 증폭기(10)가 출력 오프셋 전압을 발생하지 않는 이상적인 것이면, 이 때의 제1 출력 전압 VO1과 제2 출력 전압 VO2(제1 보정용 출력 전압과 제2 보정용 출력 전압)는 동일하게 된다. 여기서는 도 2와 같이, 제2 보정용 출력 전압이 제1 보정용 출력 전압보다 크고, BTL 증폭기(10)가 출력 오프셋 전압 ΔVO를 갖고 있는 것으로 가정하여 설명을 행한다.
비교기(31)는, 제1 보정용 출력 전압과 제2 보정용 출력 전압과의 크기를 비교하여, 그 비교 결과를 나타내는 비교 결과 신호를 출력한다. 가변 전류원 제어부(32)는, 제1 보정용 출력 전압과 제2 보정용 출력 전압이 안정되도록 소정의 대기 시간만큼 대기하고, 그 후, 비교기(31)로부터 입력되는 비교 결과 신호를 참조한다. 이 시점에서는, 도 2와 같이 제2 보정용 출력 전압이 제1 보정용 출력 전압보다 커서, 출력 오프셋 전압이 발생하고 있기 때문에, 비교 결과 신호는 L 레벨이다.
가변 전류원 제어부(32)는, 분주기(32a)에 의해 분주된 클럭 신호를 카운트하여 그 카운트값을 N비트의 디지털 제어 신호로 변환함으로써, 가변 전류원(33)을 제어하여 저항 소자 R11에 흘리는 전류를 변화시킨다. 즉 가변 전류원(33)이 저항 소자 R11에 흘리는 전류는, 클럭 신호가 카운트될 때마다 서서히 변화된다. 이 때, 비교 결과 신호가 L 레벨인 경우에는, 출력 기준 전압 입력 단자 T6의 전압이 서서히 낮아지도록 변화시켜서 제2 보정용 출력 전압을 서서히 내린다. 반대로 비교 결과 신호가 H 레벨인 경우에는, 출력 기준 전압 입력 단자 T6의 전압이 서서히 높아지도록 변화시켜, 제2 보정용 출력 전압을 서서히 올린다.
여기서는, 비교 결과 신호는 L 레벨이기 때문에, 가변 전류원 제어부(32)는 제2 보정용 출력 전압을 서서히 내린다. 그 동안, 가변 전류원 제어부(32)는 비교 결과 신호를 참조하면서, 비교 결과 신호의 레벨이 변화될 때까지 그 동작을 반복한다. 그리고 도 2와 같이 타이밍 t2에서 비교 결과 신호가 L 레벨로부터 H 레벨로 변화되면, 가변 전류원 제어부(32)는 그 때의 디지털 제어 신호를 유지함으로써, 그 때의 제2 보정용 출력 전압을 유지한다. 즉, 도 2에 도시한 바와 같이, 타이밍t2이후에는, 제1 보정용 출력 전압과 제2 보정용 출력 전압과의 차는 최소로 유지되어, 오프셋 보정이 완료된다. 그것과 함께, 가변 전류원 제어부(32)는, 입력 전환 회로(20)를 제어하여 스위치 회로(21, 22)를 온, 스위치 회로(23, 24)를 오프로 하고, 제1 입력 단자 T1 및 제2 입력 단자 T2에 각각 제1 외부 입력 단자 T7 및 제2 외부 입력 단자 T8을 접속하여, BTL 증폭기(10)에 제1 외부 입력 전압 VI1, 제2 외부 입력 전압 VI2를 입력 가능한 상태로 한다.
그 후, 도시는 생략하였지만, 제1 외부 입력 단자 T7 및 제2 외부 입력 단자 T8을 통해, BTL 증폭기(10)에 제1 외부 입력 전압 VI1및 제2 외부 입력 전압 VI2가 입력되어, BTL 증폭기(10)는 통상의 신호 증폭 동작을 행한다. 또한, 가변 전류원 제어부(32)는, BTL 증폭기(10)가 외부 입력 전압(제1 외부 입력 전압 VI1과 제2 외부 입력 전압 VI2의 차)의 증폭을 행하고 있는 동안에도, 오프셋 보정 후의 디지털 제어 신호를 유지하여 출력 기준 전압 입력 단자 T6의 전압을 오프셋 보정한 후의 값으로 유지한다. 그 결과, 제1 출력 단자 T3과 제2 출력 단자 T4 사이에서, 오프셋 전압을 포함하지 않는 출력 전압이 얻어진다. 따라서, 오프셋 전압의 영향에 의한 BTL 증폭기(10)의 차단 회로에 악영향이나, 무신호 입력 시에 부하에 의도하지 않는 전류가 흐르는 문제 등의 문제점을 억제할 수 있다.
본 실시예에 따르면, 오프셋 조정 후의 BTL 증폭기(10)의 출력 오프셋 전압 ΔVO는 다음의 수학식에 의해 얻어진다.
Vran은 오프셋 조정에서의 반전 증폭기(12)의 출력 전압의 조정 가능한 범위의 폭, ΔVcom은 비교기(31)의 입력 오프셋 전압, N은 가변 전류원 제어부(32)의 분해능(비트수)이다. 종래의 BTL 증폭기에서는, 출력 오프셋 전압은 BTL 증폭기의 게인에 비례하여 커지지만, 본 실시예에 따르면 상기 수학식 1과 같이 출력 오프셋 전압의 게인의 의존성은 없다. 즉, 본 발명에서의 오프셋 전압 저감의 효과는, 게인이 큰 BTL 증폭기에 대하여 특히 커진다.
<실시예2>
실시예1에서는, BTL 증폭기 시스템에서 오프셋 보정을 전원 투입 시에 실행하는 것으로서 설명하였다. 그러나 본 발명에 따른 오프셋 보정을 실행하는 타이밍은, 전원 투입 시에 한정되는 것이 아니라, BTL 증폭기(10)가 외부 입력 전압의 증폭 동작을 개시하기 전의 임의의 타이밍이어도 된다.
본 실시예에서는, BTL 증폭기 시스템은 신호의 증폭 동작을 행하지 않는 대기 상태(스탠바이 상태)로부터, 동작 상태로 복귀하는 타이밍에서 오프셋 보정을 실행한다. BTL 증폭기 시스템이 스탠바이 상태인 경우로서는, 예를 들면, 해당 BTL 증폭기 시스템이 내장되는 기기의 동작 모드가, 소위 "슬립 모드"나 "저소비 전력 모드"일 때가 생각된다. 본 실시예에서는, BTL 증폭기 시스템의 스탠바이 상태로서, 상기 "슬립 모드"를 예로 들어 설명한다.
본 실시예에 따른 BTL 증폭기 시스템의 구성은 도 1과 마찬가지이다. 단, 기동 관리 회로(34)는, 전원 전압을 모니터함과 함께, 해당 BTL 증폭기 시스템이 내장된 기기의 슬립 모드의 해제를 지시하는 슬립 해제 신호를 모니터하는 기능을 갖고 있다. 기동 관리 회로(34)는, 전원이 투입되며, 또한, 슬립 모드가 해제되었을 때에, 오프셋 보정의 실행을 허가하여 가변 전류원 제어부(32)에 보정 허가 신호를 송신한다. 여기서는, 슬립 해제 신호가 L 레벨인 동안에는 슬립 모드로 되고, H 레벨로 되면 슬립 모드가 해제되는 것으로 한다.
도 3은 본 실시예에 따른 BTL 증폭기 시스템의 오프셋 보정 동작을 설명하기 위한 타이밍도이다. 우선, 타이밍 t10에서 전원이 투입되며, 계속되는 타이밍 t11에서 전원 전압이 소정의 레벨에 도달하면 기동 관리 회로(34)는 해당 전원 투입을 검출한다. 여기서는 설명을 간단하게 하기 위해, 해당 BLT 증폭기 시스템이 내장된 기기는, 전원 투입 후 바로 슬립 모드로 된 것으로 한다.
그리고, 타이밍 t12에서 슬립 해제 신호가 H 레벨로 되어 슬립 모드가 해제되었을 때, 기동 관리 회로(34)는 오프셋 보정의 실행을 허가하고, 가변 전류원 제어부(32)로 보정 허가 신호를 송신한다. 다시 말하면, 본 실시예에서 가변 전류원 제어부(32)가 출력하는 보정 허가 신호는, 전원 전압과 슬립 해제 신호와의 논리곱이다.
그 후에는, 도 1의 타이밍 t1이후와 마찬가지의 동작으로 오프셋 보정을 행한다. 해당 오프셋 보정 동작은 실시예1에서 설명한 바와 같기 때문에, 여기서의설명은 생략한다.
그리고 타이밍 t13에서 오프셋 보정 동작이 완료되면, 가변 전류원 제어부(32)는, 입력 전환 회로(20)를 제어하여, 제1 입력 단자 T1 및 제2 입력 단자 T2에 각각 제1 외부 입력 단자 T7 및 제2 외부 입력 단자 T8을 접속하고, BTL 증폭기(10)에 제1 외부 입력 전압 VI1, 제2 외부 입력 전압 VI2를 입력 가능한 상태로 한다.
그 후에는, 제1 외부 입력 단자 T7 및 제2 외부 입력 단자 T8을 통해, BTL 증폭기(10)에 제1 외부 입력 전압 VI1및 제2 외부 입력 전압 VI2가 입력되어, BTL 증폭기(10)는 외부 입력 전압(제1 외부 입력 전압 VI1과 제2 외부 입력 전압 VI2와의 차)의 증폭 동작을 시작한다. 가변 전류원 제어부(32)는, BTL 증폭기(10)가 외부 입력 전압의 증폭 동작을 행하고 있는 동안에도, 오프셋 보정 후의 디지털 제어 신호를 유지한다. 그 결과, 실시예1과 마찬가지로, 제1 출력 단자 T3과 제2 출력 단자 T4 사이에서, 오프셋 전압을 포함하지 않는 출력 전압이 얻어진다.
이와 같이, BTL 증폭기 시스템이 스탠바이 상태(슬립 모드)로부터 복귀하는 타이밍에서 오프셋 보정을 실행함으로써도, 실시예1과 마찬가지의 효과를 얻을 수 있다. 또한, 슬립 해제 신호와 같은 기존의 신호를 오프셋 보정 동작 개시의 트리거로서 이용하고 있기 때문에, 실시예1과 비교하여 비용 상승은 거의 없다.
본 실시예에서는, 전원 투입 후의 슬립 해제 신호를 트리거로 하여 오프셋 보정이 실행되는 것으로서 설명하였지만, 트리거로 되는 신호는 그것에 한정되지않는다. BTL 증폭기 시스템이 스탠바이 상태로부터 복귀하는 것을 나타내는 신호이면, 예를 들면 저소비 전력 모드의 해제 신호 등 다른 것이어도 된다.
이상 설명한 바와 같이, 본 발명에 따른 BTL 증폭기 시스템에 따르면, 오프셋 보정을 행함으로써, 제1 출력 단자와 제2 출력 단자와의 사이에서, 오프셋 전압을 포함하지 않는 출력 전압이 얻어진다. 따라서, 오프셋의 영향에 의한 BTL 증폭기의 차단 회로에 악영향이나, 무신호 입력 시에 부하에 의도하지 않는 전류가 흐르는 문제 등의 문제점을 억제할 수 있다. 또한, 그 효과는, 게인이 큰 BTL 증폭기에 대해 특히 커진다.

Claims (5)

  1. 제1 입력 단자와 제2 입력 단자간의 전압차를 증폭하여 제1 출력 전압으로서 출력하는 차동 증폭기, 및, 상기 제1 출력 전압을 반전하여 제2 출력 전압으로서 출력하는 반전 증폭기를 갖는 BTL(Balanced Transformer Less) 증폭기와,
    상기 제1 및 제2 입력 단자에 상호 동일한 보정용 입력 전압을 인가 가능한 보정용 입력 전압 인가 회로와,
    상기 제1 및 제2 입력 단자에 상기 보정용 입력 전압이 인가되었을 때의 상기 제1 출력 전압 및 상기 제2 출력 전압의 각각인 제1 보정용 출력 전압과 제2 보정용 출력 전압을 비교하는 비교기와,
    상기 비교기의 출력 신호에 기초하여, 상기 제1 보정용 출력 전압과 상기 제2 보정용 출력 전압과의 차가 최소로 되도록, 상기 반전 증폭기의 출력 기준 전압을 조정함으로써 오프셋 조정을 행하는 기준 전압 조정 회로
    를 포함하는 것을 특징으로 하는 BTL 증폭기 시스템.
  2. 제1항에 있어서,
    상기 BTL 증폭기의 상기 반전 증폭기는, 상기 출력 기준 전압을 입력하기 위한 기준 전압 입력 단자를 갖고,
    상기 기준 전압 조정 회로는,
    상기 기준 전압 입력 단자에 접속한 저항 소자와,
    상기 저항 소자에 흘리는 전류를 변화시킴으로써 상기 기준 전압 입력 단자의 전압을 변화시키는 가변 전류원과,
    상기 가변 전류원을 제어하는 가변 전류원 제어부를 포함하는 것을 특징으로 하는 BTL 증폭기 시스템.
  3. 제2항에 있어서,
    상기 오프셋 조정은,
    상기 가변 전류원 제어부가, 상기 가변 전류원을 제어하여, 상기 저항 소자에 흘리는 전류를 서서히 변화시킴과 함께, 상기 비교기의 상기 출력 신호가 반전되었을 때의 전류값을 유지시킴으로써 실행되는 것을 특징으로 하는 BTL 증폭기 시스템.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    전원 투입 시에, 상기 보정용 입력 전압 인가 회로가 상기 제1 및 제2 입력 단자에 보정용 입력 전압을 인가하여, 상기 기준 전압 조정 회로가 상기 오프셋 조정을 행하는 것을 특징으로 하는 BTL 증폭기 시스템.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    스탠바이 상태로부터 동작 상태로 이행할 때에, 상기 보정용 입력 전압 인가 회로가 상기 제1 및 제2 입력 단자에 보정용 입력 전압을 인가하여, 상기 기준 전압 조정 회로가 상기 오프셋 조정을 행하는 것을 특징으로 하는 BTL 증폭기 시스템.
KR1020040041278A 2003-06-25 2004-06-07 Ｂｔｌ 증폭기 시스템 KR20050001317A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003180629A JP4307157B2 (ja) 2003-06-25 2003-06-25 Ｂｔｌアンプシステム
JPJP-P-2003-00180629 2003-06-25

Publications (1)

Publication Number Publication Date
KR20050001317A true KR20050001317A (ko) 2005-01-06

Family

ID=33535174

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040041278A KR20050001317A (ko) 2003-06-25 2004-06-07 Ｂｔｌ 증폭기 시스템

Country Status (5)

Country Link
US (1) US7095275B2 (ko)
JP (1) JP4307157B2 (ko)
KR (1) KR20050001317A (ko)
CN (1) CN1578126B (ko)
TW (1) TWI287351B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929953B1 (ko) * 2006-07-07 2009-12-04 야마하 가부시키가이샤 오프셋 전압 보정 회로 및 ｄ급 증폭기

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100698332B1 (ko) * 2005-02-04 2007-03-23 삼성전자주식회사 이득제어 증폭기
JP4683468B2 (ja) * 2005-03-22 2011-05-18 ルネサスエレクトロニクス株式会社 高周波電力増幅回路
JP4961163B2 (ja) * 2006-05-08 2012-06-27 ラピスセミコンダクタ株式会社 直流結合増幅回路
JP4234159B2 (ja) * 2006-08-04 2009-03-04 シャープ株式会社 オフセット補正装置、半導体装置および表示装置ならびにオフセット補正方法
US8098087B1 (en) * 2007-03-05 2012-01-17 Altera Corporation Method and apparatus for standby voltage offset cancellation
EP2075910A1 (en) * 2007-12-28 2009-07-01 Varian B.V. Instrumentation amplification with input offset adjustment
DE102012213092B3 (de) * 2012-07-25 2013-08-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Übertragungsvorrichtung und Sensor-System
JP6545998B2 (ja) * 2015-04-24 2019-07-17 ローム株式会社 オーディオ回路、それを用いた車載用オーディオ装置、オーディオコンポーネント装置、電子機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62287705A (ja) * 1986-06-06 1987-12-14 Toshiba Corp Ｂｔｌ増幅回路
US5061900A (en) 1989-06-19 1991-10-29 Raytheon Company Self-zeroing amplifier
JPH05335850A (ja) 1992-06-02 1993-12-17 Fujitsu Ltd Ｂｔｌアンプ
JP3495620B2 (ja) * 1998-12-04 2004-02-09 パイオニア株式会社 Ｂｔｌ増幅装置
DE10023114A1 (de) * 2000-05-11 2001-11-29 Infineon Technologies Ag Verstärkerschaltung mit Offset-Kompensation, insbesondere für digitale Modulationseinrichtungen
JP2004527179A (ja) * 2001-04-24 2004-09-02 トリパス テクノロジー インコーポレイテッド ディジタルスイッチングアンプのための改良されたｄｃオフセットセルフキャリブレーションシステム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929953B1 (ko) * 2006-07-07 2009-12-04 야마하 가부시키가이샤 오프셋 전압 보정 회로 및 ｄ급 증폭기
US7816992B2 (en) 2006-07-07 2010-10-19 Yamaha Corporation Offset voltage correction circuit and class D amplifier
US7924089B2 (en) 2006-07-07 2011-04-12 Yamaha Corporation Offset voltage correction circuit and class D amplifier

Also Published As

Publication number Publication date
JP4307157B2 (ja) 2009-08-05
CN1578126A (zh) 2005-02-09
US20040263243A1 (en) 2004-12-30
CN1578126B (zh) 2010-12-08
TWI287351B (en) 2007-09-21
JP2005020232A (ja) 2005-01-20
US7095275B2 (en) 2006-08-22
TW200501560A (en) 2005-01-01

Similar Documents

Publication Publication Date Title
US11314267B2 (en) Adjuster and chip
US7893671B2 (en) Regulator with improved load regulation
JP5331508B2 (ja) ボルテージレギュレータ
US8536844B1 (en) Self-calibrating, stable LDO regulator
US7245169B2 (en) Offset correcting method, offset correcting circuit, and electronic volume
US9146570B2 (en) Load current compesating output buffer feedback, pass, and sense circuits
KR20100074317A (ko) 정전압 회로
JP2018516408A (ja) 低ドロップアウト電圧レギュレータ装置
KR20150069936A (ko) 차동 증폭기의 오프셋 보정장치 및 방법
KR0163776B1 (ko) 안정화 전원회로
US20230236615A1 (en) Low-dropout regulator having bidirectional current adjustment
KR20050001317A (ko) Ｂｔｌ 증폭기 시스템
KR101514459B1 (ko) 볼티지 레귤레이터
KR102215287B1 (ko) 전압 제너레이터
TW449961B (en) Active operation-point adjustment for a power amplifier
JP2002023868A (ja) 安定化電源回路
JP2003216251A (ja) 直流安定化電源装置
US11296596B1 (en) Noise reduction circuit for voltage regulator
US20220337238A1 (en) Calibration of driver output current
US10700647B2 (en) Source follower
JP2008085588A (ja) 受光回路
EP3477863B1 (en) Dynamic amplifying circuit
JP6715790B2 (ja) 基準電流源回路
JP4369094B2 (ja) 演算増幅器のオフセット制御
CN113014216B (zh) 一种运算放大器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20061204

Effective date: 20071030