KR20040089483A - 반도체 장치의 제조 방법, 집적 회로, 전기 광학 장치 및전자 기기 - Google Patents

반도체 장치의 제조 방법, 집적 회로, 전기 광학 장치 및전자 기기 Download PDF

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Abstract

본 발명은 미세하며 고성능인 박막 반도체 소자를 대면적의 기판에 용이하게 형성할 수 있도록 하는 기술을 제공하는 것을 과제로 한다.
제 1 기판(10) 위에 박리층(12)을 형성하는 박리층 형성 공정과, 박리층(12) 위에 절연막(14)을 형성하는 절연막 형성 공정과, 절연막(14)에 복수의 미세 구멍(16)을 형성하는 미세 구멍 형성 공정과, 절연막(14) 위 및 미세 구멍(16) 내에 반도체막(18)을 형성하는 성막 공정과, 반도체막(18)을 열처리에 의해 용융 결정화시켜, 미세 구멍(16)의 각각을 대략 중심으로 하는 대략 단결정의 결정립을 함유하여 이루어지는 결정성 반도체막(20)을 형성하는 결정화 공정과, 결정성 반도체막(20)의 각각을 사용하여 반도체 소자(T)를 형성하는 소자 형성 공정과, 박리층(12)의 층내 및/또는 계면에서 박리를 일으켜 반도체 소자(T)를 제 1 기판(10)으로부터 이탈시키고, 반도체 소자를 제 2 기판에 전사하는 전사 공정을 포함한다.

Description

반도체 장치의 제조 방법, 집적 회로, 전기 광학 장치 및 전자 기기{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, INTEGRATED CIRCUIT, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이며, 특히 대략 단결정(單結晶)의 반도체막을 사용한 성능이 양호한 반도체 소자를 대형 기판 위에 형성하는 기술에 관한 것이다.
현재까지, 다결정(多結晶) 실리콘 박막트랜지스터(p-SiTFT)로 대표되는 박막 반도체 장치를 비교적 저온으로 제조하는 방법으로서, 비정질 실리콘막을 레이저에의해 열처리하여 다결정 실리콘막을 형성하고, 이 다결정 실리콘막을 반도체막으로 하여 게이트 전극 및 금속 박막에 의해 배선을 형성하여 박막 반도체 장치를 제조하는 방법이 제안되어 있다. 그러나, 이 방법에서는 레이저광의 에너지 제어가 어렵고, 제조되는 반도체막의 성질에 편차가 생기기 때문에, 그 대신에, 이러한 문제가 발생하지 않는 대략 단결정 실리콘막을 성장시키는 기술이 제안되어 있다. 이러한 기술은, 예를 들어, 「Single Crystal Thin Film Transistors; IBM TECHNICAL DISCLOSURE BULLETIN Aug.1993 pp257-258」이나 「Advanced Excimer-Laser Crystallization Techniques of Si Thin-Film For Location Control of Large Grain on Glass; R.Ishihara et al., proc.SPIE 2001, vol.4295 p.14∼23」 등의 문헌에 기재되어 있다.
이들 문헌에는 기판 위의 절연막에 미세 구멍(grain filter)을 개구하여, 이 절연막 위 및 미세 구멍 내에 비정질 실리콘막을 형성한 후, 이 비정질 실리콘막에 레이저를 조사하여 상기 미세 구멍의 저부(底部) 내의 비정질 실리콘을 비용융(非溶融) 상태로 유지하면서, 그 이외의 부분의 비정질 실리콘막을 용융 상태로 함으로써, 비용융 상태로 유지된 비정질 실리콘을 결정핵(結晶核)으로 한 결정 성장을 일으켜 대략 단결정 상태의 실리콘막을 형성하는 것이 개시되어 있다.
상술한 대략 단결정 실리콘막의 형성 기술을 적용할 경우에는, 반도체막의 용융 결정화의 기점(起點)으로 되는 상기 미세 구멍을 기판 위에 다수 형성하는 것이 필요하게 된다. 그러나, 이러한 다수의 미세한 구멍을 균질(均質)하게, 또한,효율적으로 형성하는 것은 그다지 용이하지 않다. 이 결점은 기판이 대면적화될수록 특히 현저하게 나타난다. 또한, 박막트랜지스터는 보다 미세화를 추진하는 것이 요망되고 있지만, 기판이 대형화될수록 미세 가공은 용이해지지 않는다는 결점도 있다.
그래서, 본 발명은 미세하며 고성능인 박막 반도체 소자를 대면적의 기판에 용이하게 형성할 수 있도록 하는 기술을 제공하는 것을 목적으로 한다.
도 1은 제 1 실시예의 반도체 장치의 제조 방법을 설명하는 도면.
도 2는 제 1 실시예의 반도체 장치의 제조 방법을 설명하는 도면.
도 3은 제 1 실시예의 반도체 장치의 제조 방법을 설명하는 도면.
도 4는 제 1 실시예의 반도체 장치의 제조 방법을 설명하는 도면.
도 5는 결정성 반도체막을 상면 측으로부터 본 평면도.
도 6은 제 1 실시예의 변형예의 제조 방법을 설명하는 도면.
도 7은 제 2 실시예의 반도체 장치의 제조 방법을 설명하는 도면.
도 8은 제 2 실시예의 반도체 장치의 제조 방법을 설명하는 도면.
도 9는 제 2 실시예의 변형예의 제조 방법을 설명하는 도면.
도 10은 제 3 실시예에서의 전기 광학 장치의 구성을 설명하는 도면.
도 11은 전기 광학 장치를 적용할 수 있는 전자 기기의 예를 나타내는 도면.
*도면의 주요 부분에 대한 부호의 설명*
10 : 제 1 기판
12 : 박리층
14 : 절연막
16 : 미세(微細) 구멍
18 : 반도체막
20 : 결정성 반도체막
22 : 결정립계(結晶粒界)
24 : 피전사층(被轉寫層)
26 : 임시 전사 기판
28 : 다층막
30 : 열융착(熱融着) 시트
32 : 제 2 기판
40 : 피전사체(被轉寫體)
T : 박막트랜지스터
상기 과제를 해결하기 위해, 본 발명의 반도체 장치의 제조 방법은, 제 1 기판 위에 박리층을 형성하는 박리층 형성 공정과, 박리층 위에 절연막을 형성하는 절연막 형성 공정과, 절연막에 복수의 미세 구멍을 형성하는 미세 구멍 형성 공정과, 절연막 위 및 미세 구멍 내에 반도체막을 형성하는 성막(成膜) 공정과, 반도체막을 열처리에 의해 용융 결정화시켜, 미세 구멍의 각각을 대략 중심으로 하는 대략 단결정의 결정립을 함유하여 이루어지는 결정성 반도체막을 형성하는 결정화 공정과, 결정성 반도체막의 각각을 사용하여 반도체 소자를 형성하는 소자 형성 공정과, 박리층의 층내(層內) 및/또는 계면(界面)에서 박리를 일으켜 반도체 소자를 상기 제 1 기판으로부터 이탈(離脫)시키고, 반도체 소자를 제 2 기판에 전사하는 전사 공정을 포함한다.
이러한 방법에서는, 제 1 기판 위에 결정성 반도체막을 성막하고, 상기 반도체막을 사용한 반도체 소자를 형성한 후에, 상기 반도체 소자가 제 2 기판(최종 기판) 위에 전사(이동)된다. 이것에 의해, 제 1 기판에 대해서는, 결정성 반도체막의 성막이나 그 후의 소자 형성에 적합한 조건(형상, 크기, 물리적 특성 등)을 구비한 기판을 사용할 수 있기 때문에, 상기 제 1 기판 위에 미세하며 고성능인 반도체 소자를 형성하는 것이 가능해진다. 또한, 제 2 기판에 대해서는, 소자 형성 프로세스상의 제약을 받지 않고 대면적화가 가능해지는 동시에, 합성수지나 소다 유리 등으로 이루어지는 저렴한 기판이나 가요성(可撓性)을 갖는 플라스틱 필름 등 폭넓은 선택지에서 원하는 것을 사용할 수 있게 된다. 따라서, 미세하며 고성능인 박막 반도체 소자를 대면적의 기판에 용이하게(저렴한 비용으로) 형성하는 것이 가능해진다.
또한, 본 발명에서의 「대략 단결정」은 결정립이 단일한 경우뿐만 아니라, 이것에 가까운 상태, 즉, 복수의 결정이 조합되어 있어도 그 수가 적어 반도체 박막의 성질 관점에서 대략 단결정에 의해 형성된 반도체 박막과 동등한 성질을 구비하고 있는 경우도 포함한다. 또한, 「반도체 소자」는 본 발명에 따른 결정성 반도체막을 사용하여 구성되는 소자 일반을 의미하며, 트랜지스터, 다이오드, 저항, 인덕터(inductor), 커패시터, 기타 능동 소자, 수동 소자를 포함한다. 상기 반도체 소자는 결정성 반도체막의 미세 구멍을 포함하지 않는 부분을 사용하여 형성하면 더 적합하다.
미세 구멍 근방에서는 결정성이 약간 뒤떨어지는 부분이 형성되는 경우가 있기 때문에, 이 부분을 포함하지 않도록 하여 반도체 소자를 형성함으로써, 특성의 향상을 한층 더 도모하는 것이 가능해진다.
상술한 전사 공정은 제 1 기판 위의 반도체 소자를 제 2 기판에 접합하는 접합 공정과, 박리층에 에너지를 부여하여 상기 박리층의 층내 및/또는 계면에 박리를 일으키는 박리 공정과, 제 1 기판을 제 2 기판으로부터 이탈시키는 이탈 공정을 포함하는 것이 바람직하다. 이것에 의해, 소자 전사를 용이하게, 또한, 확실하게 행하는 것이 가능해진다.
또한, 전사 공정은 제 1 기판 위의 반도체 소자를 임시 전사 기판에 접합하는 제 1 접합 공정과, 박리층의 층내 및/또는 계면에 박리를 일으키는 제 1 박리 공정과, 제 1 기판을 임시 전사 기판으로부터 이탈시키는 제 1 이탈 공정과, 임시 전사 기판 위의 반도체 소자를 제 2 기판에 접합하는 제 2 접합 공정과, 임시 전사 기판을 제 2 기판으로부터 이탈시키는 제 2 이탈 공정을 포함하는 것도 바람직하다. 이 경우에는, 제 1 기판 위에 형성된 반도체 소자의 구조적인 상하 관계가 제 2 기판 위에 재현되기 때문에, 소자 구조의 설계나 제조 프로세스에 관하여 종래의 수법을 거의 변경 없이 사용할 수 있게 되어 적합하다.
바람직하게는, 박리층에 대한 에너지의 부여는 레이저 조사에 의해 실행된다. 이것에 의해, 에너지 부여를 효율적으로 행하는 것이 가능해진다.
또한, 제 1 기판은 적어도 반도체 웨이퍼를 처리할 수 있는 반도체 프로세스에 사용(적용) 가능한 크기, 형상 및 내열성 중 적어도 하나를 갖는 것을 사용하는 것이 바람직하다. 상술한 바와 같이, 본 발명에서는 제 1 기판을 제 2 기판과는 무관하게 선택할 수 있어 그 자유도가 높기 때문에, 기존의 반도체 프로세스를 사용할 수 있도록 제 1 기판을 구성하는 것이 가능해진다. 이것에 의해, 고온 처리나 미세 가공 등이 가능해져, 신뢰성이 높으며 고성능인 반도체 소자를 형성할 수있게 된다. 일반적으로, 이러한 제 1 기판은 고가(高價)로 되는 경우가 많지만, 본 발명에서는 제 1 기판을 반복하여 재이용함으로써 제조 비용의 상승을 회피할 수 있기 때문에, 석영 유리 등의 고가의 재료를 사용하는 것이 가능해진다. 또한, 반도체 프로세스를 적용함으로써, 반도체 소자의 미세화가 용이해진다. 반도체 프로세스로서는, 특히 LSI 제조 프로세스를 적용하는 것이 적합하다.
또한, 제 1 기판은 웨이퍼 사이즈로 형성되어 있는 것이 바람직하다. 여기서, 「웨이퍼 사이즈」는 통상의 반도체 프로세스에 사용되는 반도체 웨이퍼와 대략 동일한 형상, 두께, 크기 등을 갖는 것을 의미한다. 이것에 의해, 기존의 반도체 프로세스에 본 발명에 따른 제 1 기판을 용이하게 적용하는 것이 가능해진다.
또한, 제 1 기판은 그 표면 거칠기(roughness)가 10㎛ 이상 30㎛ 이하인 것을 사용하는 것이 바람직하다. 이것에 의해, 반도체 소자의 미세 가공이 더 용이해진다.
상술한 소자 형성 공정은 1개의 결정성 반도체막을 사용하여 반도체 소자를 복수 형성하는 것이 바람직하다. 이 경우에, 상기 반도체 소자의 각각은 결정성 반도체막의 상호간에 존재하는 결정립계를 포함하지 않도록 형성하는 것이 좋다. 더 나아가서는, 용융 결정화의 기점으로 되는 미세 구멍 근방의 결정성 반도체막을 포함하지 않도록 반도체 소자를 형성하는 것이 적합하다. 이것에 의해, 결정립계 등의 영향이 없는 고성능의 반도체 소자를 얻을 수 있다. 또한, 1개의 결정성 반도체막을 사용하여 1개의 반도체 소자를 형성할 수도 있고, 복수의 결정성 반도체막을 사용하여 1개의 반도체 소자를 형성할 수도 있다.
또한, 복수의 반도체 소자의 상호간에 적절히 배선을 설치하여, 이들 반도체 소자를 포함하는 단위 회로를 구성하는 것이 바람직하다. 여기서, 「단위 회로」는, 예를 들어, 상보형(相補型) 회로(CMOS 회로)나 유기 EL 표시 장치 등의 전기 광학 장치에서의 화소 회로 등 적어도 2개 이상의 반도체 소자를 포함하고 소정의 기능을 갖는 최소 단위의 회로를 의미한다. 이것에 의해, 미세한 박막 회로를 이러한 회로의 형성이 곤란한 제 2 기판 위에 고밀도로 형성하는 것이 가능해진다.
상술한 전사 공정은, 제 1 기판 위에 형성된 복수의 반도체 소자 중에서 전사 대상으로 하는 반도체 소자만을 선택적으로 제 1 기판으로부터 제 2 기판에 전사하는 것도 적합하다. 이것에 의해, 제 1 기판 위에 집중적으로(고밀도로) 형성한 반도체 소자의 각각을 제 2 기판 위의 원하는 위치에 분산시켜 전사하는 것이 가능해진다. 따라서, 소자 제조 시에서의 면적(面積) 효율을 대폭으로 향상시켜, 제조 비용의 저감이 가능해진다.
또한, 전사 공정에 있어서, 상술한 바와 같이 선택적인 소자 전사를 행할 경우에, 그 전사 대상체(피전사체)는 복수의 결정성 반도체막의 각각마다 대응하여 선택하는 것도 적합하다. 이것에 의해, 결정성 반도체막 각각의 범위 내에 형성되는 반도체 소자를 단위로 하여 전사 대상으로 할 수 있다. 특히, 이러한 범위 내에 단위 회로를 형성한 경우에 적합하다. 또한, 피전사체는 각각의 소자마다 선택할 수도 있고, 복수의 소자를 1개의 단위로 하여 선택할 수도 있으며, 상술한 단위 회로마다 선택할 수도 있다.
또한, 결정성 반도체막의 형성 범위에 대응한 선택적인 소자 전사를 행할 경우에는, 제 1 기판 위에 형성된 반도체 소자 및 박리층을 결정성 반도체막의 형성 범위마다 분할하는 분할 공정을 더 포함하는 것이 바람직하다. 이것에 의해, 피전사체 상호간의 분리가 보다 확실해져, 소자 전사를 양호하게 행하는 것이 가능해진다. 또한, 더 바람직하게는, 결정성 반도체막 상호간의 결정립계를 따라 분할을 행하는 것이 좋다.
결정립계의 부분은 소자 형성에 이용하지 않는 경우가 많기 때문에, 이러한 불필요한 영역을 이용하여 피전사체 상호간의 분리가 가능해져, 결정성 반도체막의 소자 형성 가능 부분을 보다 많이 확보하는 것이 가능해진다.
상술한 결정화 공정은 미세 구멍 이외의 영역에 있는 반도체막을 대략 완전 용융 상태로 하는 동시에, 미세 구멍 내의 반도체막을 부분 용융 상태로 하는 조건으로 하여 상기 용융 결정화를 행하는 것이 바람직하다. 이러한 조건에 의해, 용융 결정화를 보다 양호하게 행할 수 있다. 이러한 열처리는 레이저 조사에 의해 행하는 것이 적합하다. 사용하는 레이저로서는, 엑시머 레이저, 고체 레이저, 가스 레이저 등 다양한 것을 생각할 수 있다.
또한, 본 발명은 상술한 제조 방법을 적용하여 제조되는 반도체 장치이기도 하다. 또한, 본 발명은 상기 반도체 장치를 구비하는 집적 회로이기도 하고, 회로 기판이기도 하며, 전기 광학 장치이고, 또한, 전자 기기이기도 하다.
여기서, 「집적 회로」는 일정한 기능을 나타내도록 반도체 장치 및 관련되는 배선 등이 집적되어 배선된 회로를 의미한다. 또한, 「회로 기판」은 한쪽 면 및/또는 다른쪽 면에 복수의 반도체 소자를 갖고, 필요에 따라 반도체 소자의 상호간을 접속하는 배선 등도 갖는 기판을 의미하며, 예를 들어, 유기 EL 표시 장치 등의 표시 장치에 사용되는 액티브 매트릭스 기판을 들 수 있다. 본 발명에 의하면, 기판 위의 다수의 화소마다 TFT 등의 미소한 반도체 소자를 효율적으로 분산 배치할 수 있기 때문에, 대면적의 회로 기판을 저렴한 비용으로 제조하는 것이 가능해진다.
여기서, 「전기 광학 장치」는 본 발명에 따른 반도체 장치를 구비한, 전기적 작용에 의해 발광(發光)하거나 또는 외부로부터의 광의 상태를 변화시키는 전기 광학 소자를 구비한 장치 일반을 의미하며, 스스로 광을 발하는 것과 외부로부터의 광의 통과를 제어하는 것 양쪽을 포함한다. 예를 들면, 전기 광학 소자로서, 액정 소자, 전기 영동(泳動) 입자가 분산된 분산 매체를 갖는 전기 영동 소자, EL(일렉트로루미네선스) 소자, 전계의 인가에 의해 발생한 전자를 발광판에 닿게 하여 발광시키는 전자 방출 소자를 구비한 액티브 매트릭스형 표시 장치 등을 의미한다.
여기서, 「전자 기기」는 본 발명에 따른 반도체 장치를 구비한 일정한 기능을 나타내는 기기 일반을 의미하며, 예를 들어, 전기 광학 장치나 메모리를 구비하여 구성된다. 그 구성에 특별히 한정은 없지만, 예를 들어, IC 카드, 휴대 전화, 비디오 카메라, 퍼스널 컴퓨터, 헤드 마운트 디스플레이, 리어(rear)형 또는 프런트(front)형 프로젝터, 표시 기능을 구비한 팩스 장치, 디지털 카메라의 파인더(finder), 휴대형 TV, DSP 장치, PDA, 전자수첩, 전광게시판, 선전 광고용 디스플레이 등이 포함된다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다.
<제 1 실시예>
도 1 내지 도 4는 제 1 실시예의 반도체 장치의 제조 방법을 설명하는 도면이다.
(박리층 형성 공정)
도 1의 (a)에 나타낸 바와 같이, 전사원(轉寫元) 기판으로 되어야 할 제 1 기판(10) 위에 박리층(광흡수층)(12)을 형성한다.
제 1 기판(10)은 적어도 반도체 웨이퍼를 처리할 수 있는 반도체 프로세스에 적용 가능한 크기, 형상 및 내열성을 갖고, 신뢰성이 높은 재료로 구성되어 있는 것이 바람직하다. 그 이유는, 예를 들어, 피전사체로 되는 소자 등을 형성할 때에, 그 종류나 형성 방법에 따라서는 프로세스 온도가 높아지는(예를 들어, 350℃∼1000℃ 정도) 경우가 있지만, 그 경우에도 제 1 기판(10)이 내열성이 우수하면, 제 1 기판(10) 위로의 소자 형성 시에, 그 온도 조건 등의 성막 조건 설정의 폭이 넓어지기 때문이다. 이러한 내열성을 구비하는 제 1 기판(10)을 사용함으로써 고온 처리가 가능해져, 제 1 기판(10) 위에 신뢰성이 높으며 고성능인 소자나 회로를 제조할 수 있다.
구체적으로는, 제 1 기판(10)은 소자 형성 시의 최고 온도를 Tmax라고 했을 때, 왜점(歪點)이 Tmax 이상인 재료로 구성되어 있는 것이 바람직하다. 즉, 제 1 기판(10)의 구성 재료는 왜점이 350℃ 이상인 것이 바람직하고, 500℃ 이상인 것이 보다 바람직하다. 이러한 것으로서는, 예를 들어, 석영 유리, 코닝 7059, 니혼덴키가라스 OA-2 등의 내열성 유리를 들 수 있다. 제 1 기판(10)의 두께는 특별히한정되지 않지만, 통상 0.1㎜∼5.0㎜ 정도인 것이 바람직하고, 0.5㎜∼1.5㎜ 정도인 것이 보다 바람직하다. 또한, 제 1 기판은 표면 거칠기가 10㎛∼30㎛ 정도인 것이 바람직하다.
또한, 제 1 기판(10)은 그 크기 및 형상에 대해서는, 일반적인 반도체 웨이퍼(실리콘 웨이퍼 등)와 대략 동일한 사이즈로 형성되어 있는 것이 보다 바람직하다. 또한, 상기 반도체 프로세스는 LSI 제조 프로세스인 것이 바람직하다. 이들 조건을 채용함으로써, 후술하는 소자 형성 공정에 있어서, 반도체 웨이퍼를 사용하는 경우와 동일한 미세 가공을 행하여 소자를 형성하는 것이 가능해진다.
또한, 제 1 기판(10)은 광이 투과할 수 있는 투광성을 갖는 것이 바람직하다. 이것에 의해, 제 1 기판(10)을 통하여 박리층(12)에 광을 조사할 수 있으며, 상기 광 조사에 의해 신속하고 정확하게 박리층(12)의 층내 및/또는 계면에 박리를 일으킬 수 있다. 이 경우, 제 1 기판(10)의 광 투과율은 10% 이상인 것이 바람직하고, 50% 이상인 것이 보다 바람직하다. 이 투과율이 높을수록 광의 감쇠(減衰)(loss)가 보다 적어져, 박리층(12)을 박리하는데 보다 작은 광량(光量)으로 충족되기 때문이다.
이와 같이 제 1 기판(10)에는 다양한 조건이 있지만, 상기 제 1 기판(10)은 최종 제품으로 되어야 할 기판과는 달리, 반복하여 이용할 수 있기 때문에, 비교적 고가의 재료를 이용하여도 반복 사용에 의해 제조 비용의 상승을 적게 하는 것이 가능하다.
박리층(12)은 광 조사 등의 방법에 의해 외부로부터 에너지가 부여되었을 때에, 그 층내 및/또는 계면에서 박리(이하, 「층내 박리」, 「계면 박리」라고 함)를 일으키는 성질을 갖는 것이며, 더 바람직하게는, 광 조사에 의해 박리층(12)을 구성하는 물질의 원자간 또는 분자간의 결합력이 소실(消失) 또는 감소되는 것, 즉, 어블레이션(ablation)이 발생하여 층내 박리 및/또는 계면 박리에 이르는 것을 사용하는 것이 좋다. 또한, 광의 조사에 의해 박리층(12)으로부터 기체가 방출되어, 분리 효과가 발현되는 경우도 있다. 즉, 박리층(12)에 함유되어 있던 성분이 기체로 되어 방출되는 경우와, 박리층(12)이 광을 흡수하여 순간적으로 기체로 되고, 그 증기가 방출되어 분리에 기여하는 경우가 있다. 이러한 박리층(12)으로서는, 예를 들어, (A)비정질 실리콘, (B)각종 산화물 세라믹스나 강유전체, (C)세라믹스 또는 유전체(강유전체), (D)질화물 세라믹스, (E)유기 고분자 재료, (F)금속 등 각종의 것을 채용할 수 있다. 이러한 박리층(12)의 형성 방법은 특별히 한정되지 않으며, 막 조성(組成)이나 막 두께 등의 다양한 조건에 따라 적절히 선택된다.
본 실시예에서는, 박리층(12)으로서 비정질 실리콘을 사용한다. 이 비정질 실리콘 중에는 수소(H)가 함유되어 있을 수도 있다. 이 경우, H의 함유량은 2원자% 이상 정도인 것이 바람직하고, 2∼20원자% 정도인 것이 보다 바람직하다. 또한, 박리층을 다층막으로 이루어지는 것으로 할 수도 있다. 다층막은, 예를 들어, 비정질 실리콘막과 그 위에 형성된 금속막으로 이루어지는 것으로 할 수 있다. 다층막의 재료로서, 상기한 세라믹스, 금속, 유기 고분자 재료 중 적어도 일종(一種)으로 구성할 수도 있다.
(절연막 형성 공정)
다음으로, 도 1의 (b)에 나타낸 바와 같이, 박리층(12) 위에 절연막(14)을 형성한다. 본 실시예에서는, 절연막(14)으로서 산화실리콘막을 사용하지만, 다른 것(예를 들어, 질화실리콘막 등)을 사용하는 것도 가능하다. 산화실리콘막의 형성 방법으로서는, 플라즈마 화학 기상 퇴적법(PECVD법)이나 저압(低壓) 화학 기상 퇴적법(LPCVD법), 또는 스퍼터링법 등의 물리 기상 퇴적법을 들 수 있다. 예를 들면, PECVD법에 의해 두께 수백㎚의 산화실리콘막을 형성한다.
(미세 구멍 형성 공정)
다음으로, 도 1의 (c)에 나타낸 바와 같이, 절연막(14)에 복수의 미세 구멍(16)을 형성한다. 예를 들면, 포토리소그래피 공정 및 에칭 공정을 행함으로써, 절연막(14) 면내(面內)의 소정 위치에 미세 구멍(16)을 형성한다. 상기 에칭 방법으로서는, 예를 들어, CHF3가스의 플라즈마를 이용한 반응성 이온 에칭을 채용할 수 있다. 미세 구멍(16)의 구멍 직경은 50㎚∼200㎚ 정도로 하는 것이 적합하다. 또한, 미세 구멍(16)은 원통(圓筒) 형상으로 형성하는 것이 적합하지만, 원통 형상 이외의 형상(예를 들어, 원뿔 형상, 각기둥 형상, 각뿔 형상 등)으로 할 수도 있다. 또한, 비교적 직경이 큰 구멍(예를 들어, 500㎚ 정도)을 형성한 후에 기판 전면(全面)에 새로운 절연막(본 예에서는 산화실리콘막)을 퇴적하여 상기 구멍의 직경을 좁힘으로써, 미세 구멍(16)을 형성하도록 할 수도 있다.
(성막 공정)
다음으로, 도 1의 (d)에 나타낸 바와 같이, 절연막(14) 위 및 미세 구멍(16)내에 반도체막(18)을 형성한다. 본 실시예에서는, 반도체막으로서 비정질 또는 다결정의 실리콘막을 형성한다. 실리콘막은 LPCVD법 등의 성막법에 의해 30㎚∼100㎚ 정도의 막 두께로 형성하는 것이 적합하다.
(용융 결정화 공정)
다음으로, 도 2의 (a)에 나타낸 바와 같이, 반도체막(18)을 열처리에 의해 용융 결정화시킨다. 본 공정에서의 열처리는 레이저 조사에 의해 행하는 것이 바람직하다. 예를 들면, 반도체막(18)으로서 비정질 또는 다결정의 실리콘막을 형성한 경우에는, XeCl 펄스 엑시머 레이저(파장 308㎚, 펄스 폭 30nsec)를 이용하여, 0.4J/㎠∼1.5J/㎠의 에너지 밀도로 레이저 조사를 행하는 것이 적합하다. 이 경우에, 조사된 XeCl 펄스 엑시머 레이저는 비정질(또는 다결정) 실리콘막의 표면 근방에서 대부분이 흡수된다. 이것은 XeCl 펄스 엑시머 레이저의 파장(308㎚)에서의 비정질 실리콘 및 다결정 실리콘의 흡수계수가 각각 0.139㎚-1과 0.149㎚-1으로 크기 때문이다. 또한, 절연막(14)으로서의 산화실리콘막은 상기 레이저에 대하여 대략 투명하여 이 레이저의 에너지를 흡수하지 않기 때문에, 레이저 조사에 의해 용융되지 않는다. 이것에 의해, 미세 구멍(16) 이외의 영역에 있는 비정질 실리콘막은 막 두께 방향 전역(全域)에 걸쳐 대략 완전하게 용융된 상태로 된다. 또한, 미세 구멍(16) 내에 있는 비정질 실리콘막은 표면 근방이 용융되고, 또한, 미세 구멍(16)의 저부 근방에서는 용융되지 않는 상태(부분 용융 상태)로 된다.
레이저 조사 후의 실리콘 응고(凝固)는 미세 구멍(16)의 내부에서 먼저 개시되고, 그 후, 비정질 실리콘막의 대략 완전 용융 상태로 되어 있는 부분(표면 측의 부분)에 이른다. 이 때, 미세 구멍(16)의 저부 근방에서는 몇 개의 결정립이 발생하지만, 미세 구멍(16)의 단면(斷面) 치수를 1개의 결정립과 동일한 정도나 조금 작은 정도로 하여 둠으로써, 미세 구멍(16)의 상부(개구부)에는 1개의 결정립만이 도달하게 된다. 이것에 의해, 비정질 실리콘막의 대략 완전 용융 상태의 부분에서는 미세 구멍(16) 상부에 도달한 1개의 결정립을 핵으로 하여 결정 성장이 진행되고, 도 2의 (b)에 나타낸 바와 같이, 복수의 미세 구멍(16) 각각을 대략 중심으로 한 영역(예를 들어, 수㎛ 사방(四方)의 영역)에 대략 단결정 상태의 결정립을 함유하여 이루어지는 결정성 반도체막(20)이 복수 형성된다.
도 5는 결정성 반도체막(20)을 상면 측으로부터 본 평면도이다. 또한, 도 5에 나타낸 A-A선 단면이 상술한 도 2의 (b)에 대응하고 있다. 도 5에 나타낸 바와 같이, 각 결정성 반도체막(20)은 각각이 블록 형상으로 형성되고, 결정립계(22)를 사이에 두어 배열되어 있다. 이들 결정성 반도체막(20)은, 내부에 결함이 적고, 반도체막의 전기 특성 측면에서 에너지 밴드에서의 금제대(禁制帶) 중앙부 부근의 포획 준위 밀도가 적어지는 효과를 얻을 수 있다. 또한, 결정립계가 거의 존재하지 않는다고 간주할 수 있기 때문에, 전자나 정공 등의 캐리어가 흐를 때의 장벽을 크게 감소시킬 수 있다는 효과가 얻어진다. 이 결정성 반도체막(20)을 사용하여 반도체 소자를 형성함으로써, 특성이 양호한 소자를 얻을 수 있다.
(소자 형성 공정)
다음으로, 도 2의 (c)에 나타낸 바와 같이, 결정성 반도체막(20)을 사용하여트랜지스터, 다이오드, 저항 등의 반도체 소자를 포함하는 피전사층(24)을 형성한다. 각 결정성 반도체막(20)은 상술한 바와 같이 1변이 수㎛ 정도인 블록 형상으로 형성되지만, 상술한 바와 같이 본 실시예에서는, LSI 제조 프로세스를 적용할 수 있도록 다양한 조건을 설정하여 미세 가공을 가능하게 하고 있기 때문에, 1개의 결정성 반도체막(20)을 사용하여 많은 반도체 소자를 제조할 수 있다. 본 실시예에서는, 1개의 결정성 반도체막(20)의 범위 내에 복수의 반도체 소자가 형성된다. 또한, 1개의 결정성 반도체막(20)을 사용하여 형성되는 복수의 반도체 소자를 적절히 조합하여, 소정의 기능을 담당하는 단위 회로가 구성된다. 이러한 경우에, 각 반도체 소자는 각 결정성 반도체막(20)의 상호간에 존재하는 결정립계(22)를 포함하지 않도록 각 결정성 반도체막(20)의 범위 내에 형성된다. 복수의 반도체 소자를 조합하여 단위 회로를 형성할 경우에는, 상기 단위 회로가 1개의 결정성 반도체막(20)의 범위 내에 들어가도록 하여 각 반도체 소자를 형성한다.
도 2의 (d)는 본 공정에서 형성되는 반도체 소자의 일례를 나타내고 있다. 예를 들면, 본 실시예에서는 박막트랜지스터(T)나 상기 박막트랜지스터(T)를 복수 조합하여 구성되는 CMOS 회로 등의 단위 회로가 형성된다. 각 박막트랜지스터(T)는 결정성 반도체막(20)을 사용하여 형성되는 소스/드레인 영역(80) 및 채널 형성 영역(82)과, 게이트 절연막(84)과, 게이트 전극(86)과, 층간절연막(88)과, 소스/드레인 전극(90)을 구비한다. 또한, 상기 박막트랜지스터(T)는 주지의 제조 방법을 적용하여 제조할 수 있다.
(제 1 접합 공정)
다음으로, 도 3의 (a)에 나타낸 바와 같이, 임시 전사 기판(26) 위에 보호층(28a), 광흡수층(28b) 및 접착층(28c)을 적층하여 이루어지는 다층막(28)을 형성한다. 다음으로, 도 3의 (b)에 나타낸 바와 같이, 임시 전사 기판(26)의 접착층(28c)에 제 1 기판(10)을 중첩시키고, 제 1 기판(10) 위에 형성한 피전사층(24)을 접착층(28c)을 통하여 임시 전사 기판(26)에 접합한다.
여기서, 임시 전사 기판(26)으로서는, 특별히 한정되지 않지만, 특히 광투과성 기판을 들 수 있다. 또한, 임시 전사 기판(26)은 평판(平板)일 수도 있고, 만곡판(灣曲板)일 수도 있다. 또한, 임시 전사 기판은 제 1 기판(10)과 비교하여 내열성 및 내식성 등의 특성이 뒤떨어지는 것일 수도 있다. 그 이유는, 본 실시예에서는 제 1 기판(10) 측에 반도체 소자를 형성하고, 그 후, 상기 반도체 소자를 임시 전사 기판(26)에 전사하기 때문에, 임시 전사 기판(26)에 요구되는 특성(특히 내열성)은 반도체 소자의 형성 시에 요구되는 프로세스 조건(특히 프로세스 온도)과는 무관해지기 때문이다.
따라서, 반도체 소자 형성 시의 최고 온도를 Tmax라고 했을 때에, 임시 전사 기판(26)의 구성 재료로서는, 유리 전이점(轉移點)(Tg) 또는 연화점(軟化點)이 Tmax 이하인 것을 사용할 수 있다. 예를 들면, 임시 전사 기판(26)은 유리 전이점 또는 연화점이 바람직하게는 800℃ 이하, 보다 바람직하게는 500℃ 이하, 더 바람직하게는 320℃ 이하인 재료로 구성하는 것이 가능하다.
또한, 임시 전사 기판(26)의 기계적 특성으로서는, 어느 정도의 강성(剛性)(강도)을 갖는 것이 바람직하지만, 가요성 및 탄성을 갖는 것일 수도 있다. 이러한임시 전사 기판(26)의 구성 재료로서는, 각종 합성수지 또는 각종 유리재를 들 수 있으며, 특히 각종 합성수지나 통상의(저(低)융점의) 저렴한 유리재가 바람직하다. 합성수지로서는, 열가소성 수지 및 열경화성 수지 중 어느 것이어도 좋으며, 예를 들어, 폴리에틸렌이나 폴리프로필렌 등 각종의 것을 들 수 있다. 또한, 유리재로서는, 예를 들어, 석영 유리(규산 유리), 규산 알칼리 유리, 소다 석회 유리 등 각종의 것을 들 수 있다. 이 중에서 규산 유리 이외의 것은 규산 유리에 비하여 융점이 낮고, 또한, 성형 및 가공도 비교적 용이하며 저렴하기 때문에, 임시 전사 기판(26)의 구성 재료로서 특히 적합하다.
상술한 다층막(28)을 구성하는 보호막(28a)은, 상기 다층막(28)으로의 광 조사 시에, 광흡수층(28b)에서 발생한 열로부터 제 2 기판(26)을 보호하기 위한 것이며, 예를 들어, 산화실리콘 및 질화실리콘 등의 무기막이나 합성수지 재료 등을 사용할 수 있다. 또한, 광흡수층(28b)은 조사되는 광을 열로 변환할 수 있는 재료에서 선택할 수 있으며, 예를 들어, 실리콘, 금속, 카본 블랙, 광중합성 모노머 또는 올리고머 등을 사용할 수 있다. 또한, 접착층(28c)은 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제, 혐기(嫌氣) 경화형 접착제 등의 각종 경화형 접착제를 이용하여 구성하는 것이 가능하다. 상기 접착제의 조성으로서는, 에폭시계, 아크릴레이트계, 실리콘계 등 어떠한 것이어도 좋다.
(제 1 박리 공정)
다음으로, 도 3의 (c)에 나타낸 바와 같이, 제 1 기판(10)과 임시 전사 기판(26)의 접합체에 대하여 제 1 기판(10)의 이면 측으로부터 박리층(12)의 전면에 광 조사에 의한 에너지 부여를 행하고, 박리층(12)의 층내 및/또는 계면에 박리를 일으킨다. 박리층(12)에 박리를 일으킴으로써, 절연막(14) 및 피전사층(24)이 박리층(12)으로부터 분리되어 제 2 기판(26) 위에만 접합된 상태로 된다.
박리층(12)의 층내 박리 및/또는 계면 박리가 일어나는 원리는, 박리층(12)의 구성 재료에 어블레이션이 발생하는 것, 또한, 박리층(12)에 함유되어 있는 가스의 방출, 더 나아가서는 광 조사의 직후에 발생하는 융해(融解) 및 증산(蒸散) 등의 상변화(相變化)에 의한 것이다. 여기서, 어블레이션은 조사광을 흡수한 고정 재료(박리층(12)의 구성 재료)가 광화학적 또는 열적으로 여기(勵起)되고, 그 표면이나 내부의 원자 또는 분자의 결합이 절단되어 방출되는 것을 의미하며, 주로 박리층(12) 구성 재료의 전부 또는 일부가 융해 및 증산(기화(氣化)) 등의 상변화를 발생시키는 현상으로서 나타난다. 또한, 상기 상변화에 의해 미소한 발포(發泡) 상태로 되어, 결합력이 저하되는 경우도 있다. 박리층(12)이 층내 박리를 일으키는지, 계면 박리를 일으키는지, 또는 그 양쪽을 일으키는지는 박리층(12)의 조성이나 기타 다양한 요인에 좌우되지만, 그 요인 중의 하나로서는, 조사되는 광의 종류, 파장, 강도, 도달 깊이 등의 조건을 들 수 있다.
조사되는 광으로서는, 예를 들어, X선, 자외선, 가시광선, 적외선(열선), 레이저광, 밀리파, 마이크로파, 전자선, 방사선(α선, β선, γ선) 등을 들 수 있다. 그 중에서도, 박리층(12)의 박리(어블레이션)를 일으키기 쉽고, 또한, 고정밀도의 조사가 가능하다는 점에서 조사광으로서 레이저광을 이용하는 것이 바람직하다. 레이저광을 발생시키는 레이저 장치로서는, 각종 기체 레이저 및 고체 레이저(반도체 레이저) 등을 들 수 있지만, 엑시머 레이저, Nd-YAG 레이저, Ar 레이저, CO2레이저, He-Ne 레이저 등이 적합하게 이용된다.
레이저광의 파장은 100㎚∼350㎚ 정도의 단파장인 것이 바람직하다. 특히, 엑시머 레이저는 단파장 대역에서 고(高)에너지를 출력하기 때문에, 상당히 단시간에 박리층(12)에 어블레이션을 발생시킬 수 있어 적합하게 이용된다. 또는, 박리층(12)에, 예를 들어, 가스 방출, 기화, 승화(昇華) 등의 상변화를 일으켜 분리 특성을 부여할 경우에는, 레이저광의 파장을 350㎚∼1200㎚ 정도로 하는 것이 바람직하다. 이러한 파장의 레이저는 YAG 및 가스 레이저 등의 일반 가공 분야에서 널리 사용되는 레이저 광원(光源)이나 조사 장치를 이용하는 것이 가능하여, 광 조사를 저렴한 비용으로 간단하게 행할 수 있다. 또한, 이러한 가시광 영역의 파장의 레이저광을 이용함으로써, 제 1 기판(10)이 가시광 투광성이면 되기 때문에, 제 1 기판(10)의 선택 자유도를 넓힐 수 있다.
조사되는 레이저광의 에너지 밀도는, 예를 들어, 엑시머 레이저를 이용한 경우에는, 10mJ/㎠∼5000mJ/㎠ 정도로 하는 것이 바람직하고, 10∼500mJ/㎠ 정도로 하는 것이 보다 바람직하다. 또한, 조사 시간은 1nsec∼1000nsec 정도로 하는 것이 바람직하고, 10nsec∼100nsec 정도로 하는 것이 보다 바람직하다. 에너지 밀도가 낮거나 또는 조사 시간이 짧으면, 충분한 어블레이션 등이 발생하지 않고, 또한, 에너지 밀도가 높거나 또는 조사 시간이 길면, 박리층(12)을 투과한 조사광에 의해 피전사층(24)에 포함되는 반도체 소자에 악영향을 미치는 경우가 있다.
(제 1 이탈 공정)
다음으로, 도 3의 (d)에 나타낸 바와 같이, 제 1 기판(10)을 임시 전사 기판(26)으로부터 이탈시키고, 그 후, 절연막(14) 위에 열융착 접착제를 함유하는 열융착 시트(30)를 점착시킨다.
이 때, 임시 전사 기판(26) 측에 전사된 절연막(14) 및/또는 피전사층(24)에는 박리층(12)의 박리 잔분(殘分)이 부착되어 있는 경우가 있어, 이것을 완전하게 제거하는 것이 바람직하다. 잔존(殘存)하고 있는 박리층(12)을 제거하는 방법은, 예를 들어, 세정, 에칭, 에싱(ashing), 연마 등의 방법이나 이들 방법을 조합한 방법 중에서 적절히 선택할 수 있다. 또한, 피전사층(24)의 전사를 종료한 제 1 기판(10)의 표면에 박리층(12)의 박리 잔분이 부착되어 있을 경우에도, 상기와 동일한 방법에 의해 상기 박리 잔분을 제거할 수 있다. 이것에 의해, 제 1 기판(10)을 재이용(리사이클)에 이용할 수 있다. 이와 같이, 제 1 기판(10)을 재이용함으로써, 제조 비용의 낭비를 줄일 수 있다. 이러한 이점(利點)은 석영 유리와 같은 고가의 재료, 희소한 재료로 이루어지는 제 1 기판(10)을 이용할 경우에는 특히 효과적이다.
상술한 열융착 시트(30)로서는, 폴리올레핀계 수지(폴리에틸렌, 폴리프로필렌, EVA 등), 에폭시계 수지, 불소계 수지, 카복실기(carboxyl radical) 함유 아크릴계 수지 등의 열융착 수지 중 1종 또는 2종 이상을 혼합하여 이용할 수 있다. 또한, 열융착 시트(30)의 두께는 0.1㎛∼100㎛ 정도, 더 바람직하게는 1㎛∼50㎛ 정도로 한다. 이 열융착 시트(30)를 절연막(14) 위에 설치하는 방법은 특별히 한정되지 않으며, 예를 들어, 임시 전사 기판에 맞추어 재단(裁斷)한 열융착 시트를 절연막(14) 위에 탑재하고, 가열하면서 누르는 등의 방법을 채용할 수 있다. 또한, 이 시점에서 열융착 시트(30)를 절연막(14) 위에 설치하지 않고, 후술하는 제 2 기판(최종 기판)을 피전사층(24) 위에 탑재하는 시점에서 상기 시트를 삽입하도록 할 수도 있다.
(제 2 접합 공정)
다음으로, 도 4의 (a)에 나타낸 바와 같이, 임시 전사 기판(26)의 열융착 시트(30) 위에 반도체 소자를 포함하는 피전사층(24)이 전사되어야 할 제 2 기판(전사처 기판)(32)을 탑재하고, 임시 전사 기판(26) 측으로부터 광 조사를 행하여, 절연막(14) 및 피전사층(24)을 제 2 기판(32)에 접합한다.
여기서, 사용하는 광은 다층막(28)의 광흡수층(28c)이 광 조사를 받아 발열(發熱)하고, 그 열에 의해 열융착 시트(30)에 의한 융착을 발생시킬 수 있으면 되고, 예를 들어, X선, 자외선, 가시광선, 적외선(열선(熱線)), 레이저광, 밀리파, 마이크로파, 전자선, 방사선(α선, β선, γ선) 등을 들 수 있으며, 특히 레이저광이 바람직하다. 레이저광으로서는, 상기 제 1 박리 공정에서 설명한 것과 동종(同種)의 것을 이용할 수도 있고, 다른 종류의 레이저광을 이용할 수도 있다. 이러한 레이저광을 조사함으로써, 상기 광 조사를 받은 광흡수층(28c)에서 발생한 열이 열융착 시트(30)에 전달되고, 피전사층(24)을 지지하는 절연막(14)이 열융착 접착층(일단 융해하여 고화(固化)된 열융착 시트(30))을 통하여 제 2 기판(32)에 접착된다.
상술한 제 2 기판(32)으로서는, 어느 정도의 강성(강도)을 갖는 것이 바람직하지만, 가요성 및 탄성을 갖는 것일 수도 있다. 이러한 구성 재료로서는, 예를 들어, 각종 합성수지 또는 각종 유리재를 들 수 있으며, 특히 통상의(저융점의) 저렴한 유리재가 바람직하다. 합성수지로서는, 열가소성 수지 및 열경화성 수지 중 어느 것이어도 좋으며, 예를 들어, 폴리에틸렌이나 폴리프로필렌 등 각종의 것을 들 수 있다. 또한, 유리재로서는, 예를 들어, 석영 유리(규산 유리), 규산 알칼리 유리, 소다 석회 유리 등 각종의 것을 들 수 있다. 이 중에서 규산 유리 이외의 것은 규산 유리에 비하여 융점이 낮고, 또한, 성형 및 가공도 비교적 용이하며, 저렴하기 때문에 특히 적합하다.
제 2 기판(32)으로서, 합성수지로 구성된 것을 사용할 경우에는, 대형의 기판을 일체적으로 성형하는 것이나 만곡면 또는 요철(凹凸) 등의 복잡한 형상을 갖는 기판을 성형하는 것이 용이하고, 또한, 재료 비용 및 제조 비용이 모두 저렴하다는 이점이 있다. 따라서, 합성수지의 사용은 대형이며 저렴한 디바이스(예를 들어, 액정 디스플레이나 EL 디스플레이 등)를 제조하는데 유리하다.
또한, 제 2 기판(32)은, 예를 들어, 액정 셀과 같이 그 자체가 독립된 디바이스를 구성하는 것이나, 예를 들어, 컬러 필터, 전극층, 유전체층, 절연층, 반도체 소자와 같이 디바이스의 일부를 구성하는 것일 수도 있다. 또한, 제 2 기판(32)은 금속, 세라믹스, 석재(石材), 목재(木材), 종이 등의 물질일 수도 있고, 어떤 물품을 구성하는 임의의 면 위(예를 들어, 시계의 면 위, 에어컨의 표면 위, 프린트 기판의 위 등)나 벽, 기둥, 천장, 창유리 등의 구조물의 표면 위일 수도 있다.
(제 2 이탈 공정)
다음으로, 도 4의 (b)에 나타낸 바와 같이, 임시 전사 기판(26)과 제 2 기판(32)에 양쪽을 이간(離間)시키는 방향으로 힘을 가함으로써, 임시 전사 기판(26)을 제 2 기판(32)으로부터 이탈시킨다. 이것에 의해, 도 4의 (c)에 나타낸 바와 같이, 제 2 기판(32) 위에 복수의 반도체 소자를 포함하여 이루어지는 피전사층(24)과 이것을 지지하는 절연막(14)이 전사된다.
이와 같이, 본 실시예에서는, 제 1 기판에 대해서는, 결정성 반도체막의 성막이나 그 후의 소자 형성에 적합한 조건(형상, 크기, 물리적 특성 등)을 구비한 기판을 사용할 수 있기 때문에, 상기 제 1 기판 위에 미세하며 고성능인 반도체 소자를 형성하는 것이 가능해진다. 또한, 제 2 기판에 대해서는, 소자 형성 프로세스상의 제약을 받지 않고 대면적화가 가능해지는 동시에, 합성수지나 소다 유리 등으로 이루어지는 저렴한 기판이나 가요성을 갖는 플라스틱 필름 등 폭넓은 선택지에서 원하는 것을 사용할 수 있게 된다. 따라서, 미세하며 고성능인 박막 반도체 소자를 대면적의 기판에 용이하게(저렴한 비용으로) 형성하는 것이 가능해진다.
또한, 본 실시예에서는 임시 전사 기판을 통하여 2회의 소자 전사를 행하고 있으며, 제 1 기판 위에 형성된 반도체 소자의 구조적인 상하 관계가 제 2 기판 위에 재현되기 때문에, 소자 구조의 설계나 제조 프로세스에 관하여 종래의 수법을 거의 변경 없이 사용할 수 있게 되어 적합하다.
또한, 임시 전사 기판(26)을 통하지 않고, 제 1 기판(10)으로부터 제 2기판(32)에 직접적으로 반도체 소자(피전사층)의 전사를 행하도록 할 수도 있다. 도 6은 이 경우의 제조 방법에 대해서 설명하는 도면이다. 상기 소자 형성 공정과 동일하게 하여 반도체 소자를 포함하는 피전사층(24)을 형성한 후에, 도 6의 (a)에 나타낸 바와 같이, 피전사층(24)의 상측에 열융착 시트(30)를 점착시킨다. 다음으로, 도 6의 (b)에 나타낸 바와 같이, 열융착 시트(30) 위에 피전사층(24)이 전사되어야 할 제 2 기판(32)을 탑재하고, 제 2 기판(32) 측으로부터 광 조사를 행하여, 피전사층(24)을 제 2 기판(32)에 접합한다. 다음으로, 도 6의 (c)에 나타낸 바와 같이, 제 1 기판(10)과 제 2 기판(32)의 접합체에 대하여 제 1 기판(10)의 이면 측으로부터 박리층(12)의 전면에 광 조사에 의한 에너지 부여를 행하고, 박리층(12)의 층내 및/또는 계면에 박리를 일으킨다. 박리층(12)에 박리를 일으킴으로써, 피전사층(24)이 박리층(12)으로부터 분리되어 제 2 기판(32) 위에 전사된다. 이 제조 방법에서는, 피전사층(24)에 포함되는 반도체 소자의 상하 관계가 제 1 기판(10) 위와 제 2 기판(32) 위에 역전된 관계로 되지만, 공정을 간략화하는 것이 가능해지는 이점이 있다.
<제 2 실시예>
상술한 제 1 실시예에서는, 복수의 반도체 소자 또는 상기 반도체 소자를 조합하여 구성되는 단위 회로를 포함하는 피전사층을 일괄적으로 제 2 기판 위에 전사하고 있었지만, 피전사층에 포함되는 각각의 반도체 소자나 단위 회로 등을 부분적으로(선택적으로) 전사하는 것도 적합하다. 이하, 그 경우의 제조 방법에 대해서 설명한다.
도 7 및 도 8은 제 2 실시예의 반도체 장치의 제조 방법을 설명하는 도면이다. 우선, 상술한 제 1 실시예와 동일하게 하여, 박리층 형성 공정, 절연막 형성 공정, 미세 구멍 형성 공정, 성막 공정, 용융 결정화 공정, 소자 형성 공정의 각각을 행하고, 도 7의 (a)에 나타낸 바와 같이, 제 1 기판(10) 위에 피전사층(24)을 얻는다.
(분할 공정)
다음으로, 도 7의 (b)에 나타낸 바와 같이, 제 1 기판(10) 위에 형성된 피전사층(24) 및 절연막(14)을 분할한다. 이 때, 피전사층(24)은 나중에 선택적인 소자 전사를 행할 때의 상황에 맞추어, 각각의 반도체 소자마다, 원하는 수의 반도체 소자를 포함하는 영역마다, 단위 회로마다, 단위 회로를 복수 포함하는 기능 영역마다 등 다양한 형태로 분할된다. 예를 들면, 상술한 각 결정성 반도체막(20)의 각각마다 분할하는 것도 바람직하다. 이 경우에는, 상술한 결정립계(22)(도 5 참조)를 따라 에칭을 행하는 것이 적합하다. 이것은, 상기 결정립계(22) 및 그 근방은 반도체막으로서의 특성이 뒤떨어져, 본 실시예에서는 상기 영역의 반도체막을 반도체 소자의 형성에 이용하지 않기 때문이다. 이후, 원하는 단위마다 분할된 후의 피전사층(24)과 절연막(14)의 접합체를 피전사체(40)라고 부른다.
또한, 상기 분할 공정에서는, 각각의 피전사체(40) 바로 아래의 박리층(12)이 섬 형상으로 남도록 에칭 처리를 행할 수도 있다. 더 나아가서는, 상기 에칭 처리를 행할 때에, 도 7의 (c)에 나타낸 바와 같이, 박리층(12)의 피전사체(40)로의 접착 면적이 피전사체(40)의 전체 면적보다도 작아지도록 오버에칭으로 하는 것도 적합하다. 이것에 의해, 박리층(12)에 보다 확실하게 박리를 일으킬 수 있는 동시에, 박리층(12)으로의 광 조사에 필요한 에너지를 저감시키는 것이 가능해진다.
(제 1 접합 공정)
다음으로, 도 7의 (d)에 나타낸 바와 같이, 보호층(28a), 광흡수층(28b) 및 접착층(28c)을 적층하여 이루어지는 다층막(28)이 형성된 임시 전사 기판(26)에 제 1 기판(10)을 중첩시키고, 제 1 기판(10) 위에 형성한 피전사체(40) 전체를 접착층(28c)을 통하여 임시 전사 기판(26)에 접합한다. 또한, 상기 공정에서의 적합한 제조 조건은 상술한 제 1 실시예의 경우와 동일하므로, 여기서는 설명을 생략한다.
(제 1 박리 공정)
다음으로, 제 1 기판(10)과 임시 전사 기판(26)의 접합체에 대하여 제 1 기판(10)의 이면 측으로부터 박리층(12)의 전면에 광 조사에 의한 에너지 부여를 행하고, 박리층(12)의 층내 및/또는 계면에 박리를 일으킨다. 박리층(12)에 박리를 일으킴으로써, 피전사체(40)가 박리층(12)으로부터 분리되어 제 2 기판(26) 위에만 접합된 상태로 된다. 또한, 상기 공정에서의 적합한 제조 조건에 대해서도 상술한 제 1 실시예의 경우와 동일하다.
(제 1 이탈 공정)
다음으로, 도 7의 (e)에 나타낸 바와 같이, 제 1 기판(10)을 임시 전사 기판(26)으로부터 이탈시킨다. 그 후, 피전사체(40) 위에 열융착 접착제를 함유하는 열융착 시트(30)를 점착시킨다. 또한, 상기 공정에서의 적합한 제조 조건에 대해서도 상기한 제 1 실시예의 경우와 동일하다.
(제 2 접합 공정)
다음으로, 도 8의 (a)에 나타낸 바와 같이, 임시 전사 기판(26)의 열융착 시트(30) 위에 반도체 소자를 포함하는 피전사체(40)가 전사되어야 할 제 2 기판(32)을 탑재하고, 도 8의 (b)에 나타낸 바와 같이, 임시 전사 기판(26) 측으로부터 전사해야 할 피전사체(40)의 영역에만 선택적으로 광 조사를 행하여, 전사해야 할 피전사체(40)만을 제 2 기판(32)에 접합한다. 또한, 상기 공정에서의 적합한 제조 조건에 대해서도 상술한 제 1 실시예의 경우와 동일하다.
(제 2 이탈 공정)
다음으로, 임시 전사 기판(26)과 제 2 기판(32)에 양쪽을 이간시키는 방향으로 힘을 가함으로써, 임시 전사 기판(26)을 제 2 기판(32)으로부터 이탈시킨다. 이것에 의해, 도 8의 (c)에 나타낸 바와 같이, 제 2 기판(32) 위의 원하는 위치에 피전사체(40)가 전사된다.
한편, 임시 전사 기판(26)에는 전사되지 않은 피전사체(40)가 잔존한다. 그 후, 상기 제 2 접합 공정 및 제 2 이탈 공정을 반복함으로써, 제 2 기판(32) 위의 다른 위치 또는 다른 제 2 기판(32) 위의 원하는 위치에 피전사체(40)를 전사할 수 있다. 예를 들면, 전기 광학 장치(액정 표시 장치나 EL 표시 장치 등)에 이용되는 액티브 매트릭스 기판의 제조에 본 실시예의 제조 방법을 적용한 경우에는, 기판 위의 다수의 화소마다 TFT 등의 미소한 반도체 소자를 효율적으로 분산 배치할 수있게 되어, 특히 대형의 전기 광학 장치를 제조하는 경우에 적합하다.
이상과 같은 각 공정을 거쳐, 다수의 피전사체(40)를 제 2 기판(32) 위에 선택적으로 전사할 수 있다. 그 후, 피전사체(40)에 포함되는 각 반도체 소자 또는 단위 회로 등은, 잉크젯 코팅법 등 각종 방법을 이용하여 형성되는 배선을 통하여, 소자 상호간의 접속이나 제 2 기판(32) 위에 미리 설치되는 배선과의 상호간 접속이 도모된다.
이와 같이, 본 실시예의 제조 방법은, 상기 제 1 실시예와 동일한 작용 효과에 더하여, 선택적인 소자 전사의 채용에 의해 제 1 기판 위에 집중적으로(고밀도로) 형성한 반도체 소자의 각각을 제 2 기판 위의 원하는 위치에 분산시켜 전사하는 것이 가능해진다. 따라서, 소자 제조 시에서의 면적 효율을 대폭으로 향상시켜, 제조 비용의 저감이 가능해진다.
또한, 임시 전사 기판(26)을 통하지 않고, 제 1 기판(10)으로부터 제 2 기판(32)에 직접적으로 반도체 소자(피전사층)의 전사를 행하도록 할 수도 있다. 도 9는 이 경우의 제조 방법에 대해서 설명하는 도면이다. 상기 소자 형성 공정과 동일하게 하여 반도체 소자를 포함하는 피전사체(40)를 형성한 후에, 도 9의 (a)에 나타낸 바와 같이, 열융착 시트(30)를 통하여 피전사체(40)를 제 2 기판(32)에 접합한다. 다음으로, 도 9의 (b)에 나타낸 바와 같이, 제 1 기판(10)과 제 2 기판(32)의 접합체에 대하여 제 1 기판(10)의 이면 측으로부터 박리층(12)에 대하여 선택적으로 광 조사에 의한 에너지 부여를 행하고, 전사해야 할 피전사체(40)에 대응하는 영역의 박리층(12)의 층내 및/또는 계면에 박리를 일으킨다. 이것에 의해, 도 9의 (c)에 나타낸 바와 같이, 원하는 피전사체(40)가 박리층(12)으로부터 분리되어 제 2 기판(32) 위에 전사된다. 이 제조 방법에서는, 피전사체(40)에 포함되는 반도체 소자의 상하 관계가 제 1 기판(10) 위와 제 2 기판(32) 위에 역전된 관계로 되지만, 공정을 간략화하는 것이 가능해지는 이점이 있다.
<제 3 실시예>
본 발명의 제 3 실시예는, 본 발명의 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치 등을 구비한 전기 광학 장치에 관한 것이다. 전기 광학 장치의 일례로서, 유기 EL(일렉트로루미네선스) 표시 장치를 예시한다.
도 10은 제 3 실시예에서의 전기 광학 장치(100)의 구성을 설명하는 도면이다. 본 실시예의 전기 광학 장치(표시 장치)(100)는 기판 위에 박막트랜지스터(T1∼T4)를 포함하는 화소 구동 회로를 매트릭스 형상으로 배치하여 이루어지는 회로 기판(액티브 매트릭스 기판)과, 화소 구동 회로에 의해 구동되어 발광하는 발광층(OLED)과, 각 박막트랜지스터(T1∼T4)를 포함하여 이루어지는 화소 구동 회로에 구동 신호를 공급하는 드라이버(101, 102)를 포함하여 구성되어 있다. 드라이버(101)는 주사선(Vsel) 및 발광 제어선(Vgp)을 통하여 각 화소 영역에 구동 신호를 공급한다. 드라이버(102)는 데이터선(Idata) 및 전원선(Vdd)을 통하여 각 화소 영역에 구동 신호를 공급한다. 주사선(Vsel)과 데이터선(Idata)을 제어함으로써, 각 화소 영역에 대한 전류 프로그램이 실행되고, 발광층(OLED)에 의한 발광이 제어 가능하게 되어 있다. 화소 구동 회로를 구성하는 각 박막트랜지스터(T1∼T4) 및 드라이버(101, 102)는 상술한 제 1 또는 제 2 실시예의 제조 방법을 적용하여형성된다.
또한, 전기 광학 장치의 일례로서 유기 EL 표시 장치에 대해서 설명했지만, 그 이외에도, 액정 표시 장치 등 각종 전기 광학 장치에 대해서도 동일하게 하여 제조할 수 있다.
다음으로, 본 발명에 따른 전기 광학 장치(100)를 적용하여 구성되는 다양한 전자 기기에 대해서 설명한다. 도 11은 전기 광학 장치(100)를 적용할 수 있는 전자 기기의 예를 나타내는 도면이다. 도 11의 (a)는 휴대 전화에 대한 적용 예이며, 상기 휴대 전화(230)는 안테나부(231), 음성 출력부(232), 음성 입력부(233), 조작부(234), 및 본 발명의 전기 광학 장치(100)를 구비하고 있다. 이와 같이, 본 발명에 따른 전기 광학 장치는 표시부로서 이용할 수 있다. 도 11의 (b)는 비디오 카메라에 대한 적용 예이며, 상기 비디오 카메라(240)는 수상부(241), 조작부(242), 음성 입력부(243), 및 본 발명의 전기 광학 장치(100)를 구비하고 있다. 이와 같이, 본 발명에 따른 전기 광학 장치는 파인더나 표시부로서 이용할 수 있다. 도 11의 (c)는 휴대형 퍼스널 컴퓨터(소위 PDA)에 대한 적용 예이며, 상기 컴퓨터(250)는 카메라부(251), 조작부(252), 및 본 발명에 따른 전기 광학 장치(100)를 구비하고 있다. 이와 같이, 본 발명에 따른 전기 광학 장치는 표시부로서 이용할 수 있다.
도 11의 (d)는 헤드 마운트 디스플레이에 대한 적용 예이며, 상기 헤드 마운트 디스플레이(260)는 밴드(261), 광학계 수납부(262) 및 본 발명에 따른 전기 광학 장치(100)를 구비하고 있다. 이와 같이, 본 발명에 따른 전기 광학 장치는 화상 표시원으로서 이용할 수 있다. 도 11의 (e)는 리어형 프로젝터에 대한 적용 예이며, 상기 프로젝터(270)는 하우징(housing)(271)에 광원(272), 합성 광학계(273), 미러(mirror)(274, 275), 스크린(276), 및 본 발명에 따른 전기 광학 장치(100)를 구비하고 있다. 이와 같이, 본 발명에 따른 전기 광학 장치는 화상 표시원으로서 이용할 수 있다. 도 11의 (f)는 프런트형 프로젝터에 대한 적용 예이며, 상기 프로젝터(280)는 하우징(282)에 광학계(281) 및 본 발명에 따른 전기 광학 장치(100)를 구비하고, 화상을 스크린(283)에 표시할 수 있게 되어 있다. 이와 같이, 본 발명에 따른 전기 광학 장치는 화상 표시원으로서 이용할 수 있다.
또한, 본 발명에 따른 전기 광학 장치(100)는 상술한 예에 한정되지 않으며, 유기 EL 표시 장치나 액정 표시 장치 등의 표시 장치를 적용 가능한 모든 전자 기기에 적용할 수 있다. 예를 들면, 이들 이외에, 표시 기능을 구비한 팩스 장치, 디지털 카메라의 파인더, 휴대형 TV, 전자수첩, 전광게시판, 선전 광고용 디스플레이 등에도 활용할 수 있다.
<제 4 실시예>
상술한 각 실시예에 따른 제조 방법은, 전기 광학 장치의 제조 이외에도 다양한 디바이스의 제조에 적용할 수 있다. 예를 들면, FeRAM(ferroelectric RAM), SRAM, DRAM, NOR형 RAM, NAND형 RAM, 부유(浮遊) 게이트형 불휘발 메모리, 마그네틱 RAM(MRAM) 등 각종 메모리의 제조가 가능하다. 또한, 마이크로파를 이용한 비접촉형 통신 시스템에 있어서, 미소한 회로 칩(IC 칩)을 탑재한 저렴한 태그(tag)를 제조하는 경우에도 적용할 수 있다.
또한, 본 발명은 상술한 각 실시예의 내용에 한정되지 않으며, 본 발명의 요지의 범위 내에서 다양하게 변형 및 변경 실시할 수 있다. 예를 들면, 상술한 실시예에서는 반도체막의 일례로서 실리콘막을 채택하여 설명하고 있었지만, 반도체막이 이것에 한정되지는 않는다. 또한, 상술한 실시예에서는 본 발명에 따른 결정성 반도체막을 사용하여 형성되는 반도체 소자의 일례로서 박막트랜지스터를 채택하여 설명하고 있었지만, 반도체 소자는 이것에 한정되지 않아, 다른 소자(예를 들어, 박막 다이오드 등)를 형성할 수도 있다.
본 발명에 의하면, 미세하며 고성능인 박막 반도체 소자를 대면적의 기판에 용이하게 형성할 수 있도록 하는 기술을 제공할 수 있다.

Claims (17)

  1. 제 1 기판 위에 박리층을 형성하는 박리층 형성 공정과,
    상기 박리층 위에 절연막을 형성하는 절연막 형성 공정과,
    상기 절연막에 복수의 미세(微細) 구멍을 형성하는 미세 구멍 형성 공정과,
    상기 절연막 위 및 상기 미세 구멍 내에 반도체막을 형성하는 성막(成膜) 공정과,
    상기 반도체막을 열처리에 의해 용융(溶融) 결정화시켜, 상기 미세 구멍의 각각을 대략 중심으로 하는 대략 단결정(單結晶)의 결정립(結晶粒)을 함유하여 이루어지는 결정성 반도체막을 형성하는 결정화 공정과,
    상기 결정성 반도체막의 각각을 사용하여 반도체 소자를 형성하는 소자 형성 공정과,
    상기 박리층의 층내(層內) 및/또는 계면(界面)에서 박리를 일으켜 상기 반도체 소자를 상기 제 1 기판으로부터 이탈(離脫)시키고, 상기 반도체 소자를 제 2 기판에 전사(轉寫)하는 전사 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 전사 공정은,
    상기 제 1 기판 위의 상기 반도체 소자를 상기 제 2 기판에 접합하는 접합 공정과,
    상기 박리층에 에너지를 부여하여 상기 박리층의 층내 및/또는 계면에 박리를 일으키는 박리 공정과,
    상기 제 1 기판을 상기 제 2 기판으로부터 이탈시키는 이탈 공정을 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 전사 공정은,
    상기 제 1 기판 위의 상기 반도체 소자를 임시 전사 기판에 접합하는 제 1 접합 공정과,
    상기 박리층의 층내 및/또는 계면에 박리를 일으키는 제 1 박리 공정과,
    상기 제 1 기판을 상기 임시 전사 기판으로부터 이탈시키는 제 1 이탈 공정과,
    상기 임시 전사 기판 위의 상기 반도체 소자를 상기 제 2 기판에 접합하는 제 2 접합 공정과,
    상기 임시 전사 기판을 상기 제 2 기판으로부터 이탈시키는 제 2 이탈 공정을 포함하는 반도체 장치의 제조 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 박리층에 대한 에너지의 부여를 레이저 조사에 의해 행하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 기판은 적어도 반도체 웨이퍼를 처리할 수 있는 반도체 프로세스에 사용 가능한 크기, 형상 및 내열성 중 적어도 하나를 갖는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 반도체 프로세스는 LSI 제조 프로세스인 반도체 장치의 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 기판은 웨이퍼 사이즈로 형성되어 있는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 기판의 표면 거칠기(roughness)를 10㎛ 이상 30㎛ 이하로 하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 소자 형성 공정은 1개의 상기 결정성 반도체막을 사용하여 상기 반도체 소자를 복수 형성하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    복수의 상기 반도체 소자가 단위 회로를 구성하는 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 전사 공정은, 상기 제 1 기판 위에 형성된 복수의 상기 반도체 소자 중에서 전사 대상으로 하는 상기 반도체 소자만을 선택적으로 상기 제 1 기판으로부터 상기 제 2 기판에 전사하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 전사 공정은, 전사 대상으로 하는 상기 반도체 소자를 복수의 상기 결정성 반도체막의 각각마다 대응하여 선택하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 기판 위에 형성된 상기 반도체 소자 및 상기 박리층을 상기 결정성 반도체막마다 분할하는 분할 공정을 더 포함하는 반도체 장치의 제조 방법.
  14. 제 1 항에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 구비하는 전기 광학 장치.
  15. 제 1 항에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 구비하는 집적 회로.
  16. 제 1 항에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 구비하는 회로 기판.
  17. 제 1 항에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 구비하는 전자 기기.
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