KR20040085343A - 반도체소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 하부구조를 구비한 반도체기판상에 형성된 층간절연막과 식각정지막을 선택적으로 제거하여 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 결과물의 상부에 제 1 폴리실리콘층, 절연막 및 하드마스크층을 순차적으로 형성한 후 상기 하드마스크층을 패터닝하는 단계; 상기 패터닝된 하드마스크층을 이용하여 상기 절연막과 상기 제 1 폴리실리콘층을 상기 콘택플러그의 상부에 잔류하도록 제거하는 단계; 상기 잔류하는 절연막과 제 1 폴리실리콘층으로 구성된 적층구조의 양측면에 제 2 폴리실리콘층을 형성하는 단계; 상기 잔류하는 절연막을 제거하여 상기 제 1 및 제 2 폴리실리콘층으로 구성된 스토리지노드를 실린더형으로 형성하는 단계; 및 상기 실린더형 스토리지노드의 전면에 유전물질층과 상부전극물질층을 순차적으로 형성하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는 이중노광에 의해 홀타입 마스크 대신에 바아타입 마스크를 형성함으로써 충분한 공정마진을 확보하고 스토리지노드의 기울임현상을 방지할 수 있는 반도체소자의 캐패시터 형성방법에 관한 것이다.
일반적으로 캐패시터는 전하를 저장하고 반도체소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체소자가 고집적화되어짐에 따라 단위 셀의 크기는 작아지면서 소자의 동작에 필요한 캐패시턴스는 약간씩 증가하는 것이 일반적인 경향이다.
이와 같이, 반도체소자의 고집적화가 이루어짐에 따라 캐패시터의 소형화 역시 요구되어지고 있으나 전하를 저장하는 데 한계에 부딪히게 되어 캐패시터를 셀의 크기에 비해 고집적화시키는데 어려움이 표출되었으며, 이러한 점을 감안하여 각 업체에서 캐패시터의 전하를 저장하기 위한 구조를 다양하게 변화하기에 이르렀으며, 캐패시터의 전하를 증가시키는 방법에는 유전상수가 큰 물질을 사용하는 방법, 유전물질의 두께를 낮추는 방법 및 캐패시터의 표면적을 늘리는 방법등이 있으며, 최근에는 캐패시터의 표면적을 증대시키는 방법이 주로 이용되고 있다.
그러나, 이러한 종래의 반도체소자의 캐패시터 형성공정에서 홀타입 마스크를 이용하는 경우 공정마진이 취약하다는 문제점이 있다.
또한, 캐패시터의 용량 확보를 위해 스토리지노드의 높이를 높게 함에 따라 스토리지노드가 기울어 넘어지면서 이웃하는 셀과 브릿지되는 문제가 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 이중노광을 실시하여 스토리지노드 마스크를 바아타입으로 형성함으로써 충분한 공정마진을 확보하고 스토리지노드의 기울임현상을 방지할 수 있는 반도체소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 캐패시터 형성방법에 의해 스토리지노드의 기울임현상을 도시한 사진.
도 2a 내지 도 2c는 본 발명에 따른 이중노광을 이용하여 바아타입 마스크패턴을 형성하는 과정을 도시한 공정별 평면도.
도 3a 내지 도 3f는 도 2c의 라인 I-I에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정별 단면도.
(도면의 주요부분에 대한 부호설명)
100 : 반도체기판 120 : 층간절연막
140 : 식각정지막 160 : 콘택플러그
180, 180a : 제 1 폴리실리콘층 200, 200a : 캐패시터절연막
220 : 하드마스크층 240 : 포토레지스트
260 : 제 2 폴리실리콘층 270 : 실린더형 스토리지노드
280 : MPS(Metastable Phase Silicon)
상기 목적을 달성하기 위한 본 발명은, 하부구조를 구비한 반도체기판상에 형성된 층간절연막과 식각정지막을 선택적으로 제거하여 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 결과물의 상부에 제 1 폴리실리콘층, 절연막 및 하드마스크층을 순차적으로 형성한 후 상기 하드마스크층을 패터닝하는 단계; 상기 패터닝된 하드마스크층을 이용하여 상기 절연막과 상기 제 1 폴리실리콘층을 상기 콘택플러그의 상부에 잔류하도록 제거하는 단계; 상기 잔류하는 절연막과 제 1 폴리실리콘층으로 구성된 적층구조의 양측면에 제 2 폴리실리콘층을 형성하는 단계; 상기 잔류하는 절연막을 제거하여 상기 제 1 및 제 2 폴리실리콘층으로 구성된 스토리지노드를 실린더형으로 형성하는 단계; 및 상기 실린더형 스토리지노드의 전면에 유전물질층과 상부전극물질층을 순차적으로 형성하는 단계를 포함하여 구성됨을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명에 따른 이중노광에 의해 바아타입 마스크패턴을 형성하는 과정을 도시한 공정별 평면도로서, 도 2a는 4개의 유닛 셀 레이아웃으로 제 1 노광공정 진행시 다이폴 Y를 이용하여 노광한 마스크패턴(5)을 도시한 도면이며, 도 2b는 4개의 유닛 셀 레이아웃으로 제 2 노광공정 진행시 다이폴 X를 이용하여 노광한 마스크패턴(10)을 도시한 도면이며, 도 2c는 두 개의 마스크패턴(5)(10)을 이용하여 제 1 및 제 2 의 노광공정을 거친 후의 예상되는 독립된 바아타입 마스크패턴(15)을 도시한 도면이다.
도 3a 내지 도 3f는 도 2c의 라인 I-I에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정별 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체기판(미도시)상에 형성된 하부구조(100)상에 층간절연막(120)과 식각정지막(140)을 순차적으로 증착한 후 이를 선택적으로 식각하여 콘택홀(미도시)을 형성한다.
여기서, 상기 식각정지막(140)은 후속의 캐패시터산화막 및 제 1 폴리실리콘층 식각시 식각정지막 역할을 하며, 그 두께는 300 내지 1000Å으로 한다.
이어서, 상기 콘택홀을 포함한 결과물의 상부에 폴리실리콘층(160)을 증착한 후 이를 상기 식각정지막(140)의 상면이 노출될때 까지 평탄화하여 상기 층간절연막(120)내의 콘택홀내에 콘택플러그(160)를 형성한다.
그 다음, 도 3b에 도시된 바와 같이, 상기 콘택플러그(160)를 포함한 결과물의 전체 상부에 제 1 폴리실리콘층(180), 스토리지노드의 높이를 결정짓는 캐패시터산화막(200), 그리고 하드마스크층(220)을 순차적으로 증착한다.
여기서, 상기 제 1 폴리실리콘층(180)은 스토리지노드콘택과 스토리지노드를 연결시켜 주는 역할을 하며, 그 두께는 500 내지 3000Å으로 형성한다.
또한, 상기 하드마스크층(220)은 폴리실리콘, 질화물 또는 SiON등을 이용할 수 있으며, 특히 상기 폴리실리콘을 이용하는 경우에는 하드마스크층의 제거공정 없이 상기 제 1 폴리실리콘층(180)의 제거시 함께 제거할 수 있다.
이어서, 도 3c에 도시된 바와 같이, 앞서 설명한 두 개의 마스크를 이용한 이중노광공정을 진행하여 바아타입 (또는 패드타입)의 포토레지스트 패턴(240)을 형성한 후 상기 포토레지스트 패턴(240)대로 상기 하드마스크층(220)을 선택적으로 식각한다.
그 다음, 도 3d에 도시된 바와 같이, 상기 하드마스크층(220)을 마스크로 하여 상기 캐패시터산화막(200)과 상기 제 1 폴리실리콘층(180)을 선택적으로 식각하여 캐패시터산화막(200a)과 제 1 폴리실리콘층(180a)을 잔류시킨 후 상기 하드마스크층(220)을 스트립한다.
이어서, 도 3e에 도시된 바와 같이, 상기 결과물의 전체상부에 제 2 폴리실리콘층을 증착한 후 이를 블랭킷 에치백하여 상기 캐패시터산화막(200a)과 상기 제 1 폴리실리콘층(180a)의 양측벽에 제 2 폴리실리콘층(260)을 형성한다.
그 다음, 도 3f에 도시된 바와 같이, 상기 캐패시터산화막(200a)을 디핑-아웃하여 제거한 다음 상기 제 2 폴리실리콘층(260)과 상기 제 1 폴리실리콘층(180a)으로 이루어진 실린더형 스토리지노드(270)를 완성한다.
이어서, 상기 실린더형 스토리지노드(270)의 전면에 준안정성 폴리실리콘층(Metastable Phase Silicon : MPS)(280)을 증착하여 하부전극을 형성한다.
이어서, 도면에는 도시하지 않았지만, 상기 준안정성 폴리실리콘(280)의 전면에 유전물질층과 상부전극물질층을 형성하여 캐패시터를 완성한다.
상술한 바와 같이, 본 발명은 스토리지노드 마스크공정에서 다이폴 X와 Y를 이용한 이중노광을 실시함으로써 종래 보다 많은 공정마진을 확보하여 재작업률을 감소시키고 나아가 보다 개선된 TCDU를 확보할 수 있기 때문에 안정적인 수율확보가 가능하다는 효과가 있다.
또한, 스토리지노드 마스크공정에서 홀 타입이 아닌 바아 타입 마스크를 적용함으로써 스토리지노드의 기울임현상을 방지할 수 있고, 실린더형 스토리지노드의 안쪽 및 바깥쪽을 모두 사용함으로써 캐패시터 높이를 줄이면서 정전용량을 확보하고 기울임현상을 줄일 수 있다는 효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (10)
- 하부구조를 구비한 반도체기판상에 형성된 층간절연막과 식각정지막을 선택적으로 제거하여 콘택플러그를 형성하는 단계;상기 콘택플러그를 포함한 결과물의 상부에 제 1 폴리실리콘층, 절연막 및 하드마스크층을 순차적으로 형성한 후 상기 하드마스크층을 패터닝하는 단계;상기 패터닝된 하드마스크층을 이용하여 상기 절연막과 상기 제 1 폴리실리콘층을 상기 콘택플러그의 상부에 잔류하도록 제거하는 단계;상기 잔류하는 절연막과 제 1 폴리실리콘층으로 구성된 적층구조의 양측면에 제 2 폴리실리콘층을 형성하는 단계;상기 잔류하는 절연막을 제거하여 상기 제 1 및 제 2 폴리실리콘층으로 구성된 스토리지노드를 실린더형으로 형성하는 단계; 및상기 실린더형 스토리지노드의 전면에 유전물질층과 상부전극물질층을 순차적으로 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 하드마스크층은 다이폴 X와 Y를 이용한 이중노광에 의해 패터닝하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 2 항에 있어서, 상기 이중노광은 제 1 및 제 2 마스크를 이용하여 수행하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 절연막과 상기 제 1 폴리실리콘층을 제거한 후 상기 하드마스크층을 스트립하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 하드마스크층은 질화막, SiON 또는 폴리실리콘인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 5 항에 있어서, 상기 폴리실리콘 하드마스크층은 상기 제 1 폴리실리콘층 제거시 동시에 제거하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 실린더형 스토리지노드는 바아 타입인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 제 1 폴리실리콘층은 500 내지 3000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 식각정지막은 질화막 또는 SiON을 이용하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 식각정지막은 300 내지 1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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