KR20040077901A - 집적 회로와, 집적 회로를 포함하는 전자 장치, 수신기,송신기, 주변 회로, 전류 공급 회로, 필터 모듈 및 전자소자 - Google Patents
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Abstract
본 발명은 집적 회로 장치를 포함하는 전자 소자가 제공된 전자 장치에 관한 것으로, 상기 집적 회로는 반도체 기판과, 능동 소자(active component)와, 캐패시터 및 저항 등과 같은 수동 소자(passive component)를 포함한다. 저항은 높은 비저항을 갖는 재료를 포함하고, 좁은 공차 범위 내의 저항값을 갖도록 제조될 수 있다. 저항은 β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함하는 그룹으로부터 선택된 재료를 포함하다. 본 발명은 또한 송신기(transmitter), 수신기(receiver), 전자 소자, 주변 회로(peripheral circuit), 전류 공급 회로, 필터 모듈(filter module) 및 집적 회로 장치에 관한 것이다.
Description
오늘날, 캐패시터-저항 네트워크는 전자 데이터 처리 또는 이동 통신용으로 수많은 가전 제품 내에서 사용되고 있다. 이러한 네트워크는 때때로 후막 기법(thick-film technology)을 이용하여 세라믹 기판 상에 제조되기도 한다. 이 기법의 단점은 캐패시터의 캐패시턴스값 및/또는 저항의 저항값이 오로지 넓은 공차 범위로만 제조된다는 것이다. 추가하여, 예를 들면, 다이오드 등과 같은 능동 소자가 이러한 네트워크 내부에 집적될 수 없다.
예를 들어, EP 0 192 989에는 트랜지스터, 캐패시터 및 저항을 포함하는 집적 회로에 대해 개시되어 있다. 저항과 캐패시터의 2개의 전극은 폴리실리콘층에 의해서 형성된다.
폴리실리콘은 반도체의 표준 제조 공정에 적합하기 때문에, 반도체 소자 내에서 전극 또는 저항 재료로서 널리 사용된다. 전극 또는 저항 재료로서 폴리실리콘을 사용하는 경우, 폴리실리콘 층의 제조에서 폴리실리콘의 입자 크기를 제어하기 어렵다는 단점이 있다. 추가적인 단점은 도핑된 폴리실리콘 층의 제조에서 도핑의 정도를 제어하기 어렵다는 것이다.
이러한 2개의 효과로 인해서 캐패시터의 캐패시턴스값 및/또는 저항의 저항값이 오직 넓은 공차 범위로만 설정될 수 있게 된다.
또한, 폴리실리콘은 낮은 비저항(resistivity)을 갖기 때문에, 더 큰공간을 차지하는 저항 미앤더(resistance meanders)를 이용해야만 비로소 회로 내에 높은 저항값을 생성할 수 있다.
본 발명은 집적 회로를 포함하는 전자 소자를 구비하는 전자 장치에 관한 것으로, 상기 집적 회로는 적어도 하나의 능동 소자(active component)를 갖는 반도체 기판을 포함하고, 상기 반도체 기판 상에는 능동 소자에 전기적으로 접속된 적어도 하나의 캐패시터와 적어도 하나의 저항이 존재한다. 본 발명은 또한 송신기(transmitter), 수신기(receiver), 주변 회로(peripheral circuit), 전류 공급 회로, 필터 모듈(filter module), 전자 소자 및 집적 회로에 관한 것이다.
도 1 및 도 2는 각각 다이오드, MOS 캐패시터 및 저항을 구비하는 반도체 기판의 개략적인 단면도,
도 3은 다이오드, MOS 캐패시터, 저항 및 추가적인 캐패시터를 구비하는 반도체 기판의 개략적인 단면도,
도 4 및 도 5는 가능한 회로 구성을 도시하는 도면.
그러므로, 본 발명의 목적은, 반도체 기판, 적어도 하나의 능동 소자, 적어도 하나의 캐패시터 및 적어도 하나의 저항을 포함하는 개선된 집적 회로를 구비한 전자 소자를 포함하는 전자 장치를 제공하는 것이다.
이 목적은 적어도 하나의 능동 소자를 구비한 반도체 기판을 갖고, 상기 반도체 기판 위에는 능동 소자에 전기적으로 접속된 적어도 하나의 캐패시터 및 적어도 하나의 저항이 마련되어 있는 집적 회로를 포함하는 전자 소자가 제공되어 있는 전자 장치를 이용하여 달성될 수 있는데, 여기에서 저항은 β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함하는 그룹으로부터 선택된 재료를 포함한다.
이들 재료로 이루어진 층은 높은 균일성을 제공할 수 있으므로, 좁은 공차 범위 내에 속하는 저항값을 갖는 저항을 제조할 수 있다.
추가적인 이점은 이들 재료가 높은 비저항값을 갖는다는 것이다. 높은 저항값에 기인하여, 저항의 외부 치수를 감소시킬 수 있다. 그에 따라 값비싼 반도체 재료를 절약할 수 있고, 제조 비용을 더 낮게 할 수 있다. 다른 이점은 이들 재료가 0 내지 100ppm/K의 낮은 TCR(Temperature Coefficient of Resistance) 값을 갖는다는 것이다. 이것으로 또한 전자 장치의 작동 중에 저항의 저항값이 단지 미소하게 변동될 뿐이다.
캐패시터가 MOS(metal-oxide semiconductor) 캐패시터로서 유리하게 형성된다면, 이 캐패시터는 예를 들어 폴리실리콘 등의 반도체 재료로 이루어진 2개의 전극을 구비하는 캐패시터에 비해서 더 좁은 공차 범위 내에 속하는 캐패시턴스값을획득한다.
청구항 3에 기재된 바와 같은 회로 구성에 대한 유리한 실시예는 전자 소자의 적용 범위를 확장시키고, 그에 따라 전자 장치의 적용 범위가 확장될 수 있게 한다.
본 발명은 각각 집적 회로를 구비하는 전자 소자를 포함하는 송신기와 수신기, 각각 집적 회로를 포함하는 전자 소자, 주변 회로, 전류 공급 회로 및 필터 모듈에 관련될 뿐만 아니라 집적 회로 그 자체에도 관련된 것으로서, 집적 회로는 적어도 하나의 능동 소자를 구비하는 반도체 기판을 포함하고, 반도체 기판 위에는 능동 소자에 전기적으로 접속된 적어도 하나의 캐패시터와 적어도 하나의 저항이 제공되어 있는데, 여기에서 저항은 β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함하는 그룹으로부터 선택된 재료를 포함한다.
본 발명은 5개의 도면을 참조하여 이하에 보다 상세하게 설명될 것이다.
본원에 있어서, 전자 장치는 예를 들면, 컴퓨터, 랩탑(laptop) 또는 PDA (Personal Digital Assistant) 등과 같은 전자 데이터 처리를 위한 장치일 수 있다. 이와 다르게, 전자 장치는 이동 전화기 등과 같은 이동 데이터 전송 장치일 수 있다.
이동 전화기 장치는 예를 들면, 전원 공급 유닛, 디스플레이 장치, 확성기(loudspeaker), 마이크로폰(microphone), 입력 장치, 저장 장치, 안테나, 송신기, 수신기, 주변 회로, 필터 모듈 및 전류 공급 회로를 포함한다. 송신기, 수신기, 주변 회로, 필터 모듈 및 전류 공급 회로는 각각 집적 회로를 구비하는 전자 소자를 포함할 수 있는데, 이 집적 회로는 적어도 하나의 능동 소자를 구비하는 반도체 기판을 포함하고, 이 반도체 기판 위에는 능동 소자에 전기적으로 접속된 적어도 하나의 캐패시터와 적어도 하나의 저항이 제공되어 있으며, 저항은 β-탄탈륨,TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함하는 그룹으로부터 선택된 재료를 포함한다.
능동 소자는 예를 들면, 다이오드 또는 트랜지스터일 수 있다. 다이오드는 예를 들면, 회로 구성 내에서 과전압 보호 장치로서 기능한다. 다이오드는 예를 들면, pn 다이오드, 제너 다이오드(zener diode), 백-투-백 다이오드(back-to-back diode)(역직렬로 접속된 다이오드), 프론트-투-백 다이오드(front-to-back diode)(직렬로 접속된 다이오드) 또는 플로팅 다이오드((floating diode)일 수 있다.
트랜지스터는 예를 들면, 바이폴라 트랜지스터(bipolar transistor)이거나, 예를 들면, 접합 전계 효과 트랜지스터(junction field effect transistor : JFET), P채널 금속 산화물 반도체 전계 효과 트랜지스터(P-channel metal oxide semiconductor field effect transistor : PMOS-FET), N채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS-FET) 또는 상보형 금속 산화물 반도체 전계 효과 트랜지스터(complementary metal oxide semiconductor field effect transistor : CMOS-FET) 등과 같은 전계 효과 트랜지스터(field effect transistor : FET)일 수 있다.
도 1은 pn 다이오드, MOS 캐패시터 및 저항을 구비하는 반도체 기판(1)의 개략적인 단면도이다. 반도체 기판(1)은 예를 들면, 제 1 도핑 농도(n1)를 갖는 제 1 도핑 타입의 도펀트가 주입된 Si를 포함하거나, 예컨대, 제 1 도핑 농도(n1)를 갖는 제 1 도핑 타입의 도펀트가 주입된 GaAs, 제 1 도핑 농도(n1)를 갖는 제 1 도핑 타입의 도펀트가 주입된 SiC 반도체 또는 제 1 도핑 농도(n1)를 갖는 제 1 도핑 타입의 도펀트가 주입된 SiGe 반도체 등과 같은 Ⅲ/Ⅴ족 반도체를 포함한다. 반도체 기판(1) 내에는, 제 2 도핑 농도(n2)를 갖는 제 1 도핑 타입의 도펀트가 주입된 Si를 포함하거나 예를 들면, 제 2 도핑 농도(n2)를 갖는 제 1 도핑 타입의 도펀트가 주입된 GaAs 또는 제 2 도핑 농도(n2)를 갖는 제 1 도핑 타입의 도펀트가 주입된 SiC 반도체 등과 같은 Ⅲ/Ⅴ족 반도체를 포함하는 제 1 반도체 영역(2)이 존재한다. 제 1 반도체 영역(2) 내에서의 도핑 농도(n2)는 반도체 기판(1) 내에서의 도핑 농도(n1)보다 더 낮다. 제 1 반도체 영역(2) 내에는, 제 3 도핑 농도(n3)를 갖는 제 2 도핑 타입의 도펀트가 주입된 Si를 포함하거나, 예를 들면, 제 3 도핑 농도(n3)를 갖는 제 2 도핑 타입의 도펀트가 주입된 GaAs 또는 제 3 도핑 농도(n3)를 갖는 제 2 도핑 타입의 도펀트가 주입된 SiC 등과 같은 Ⅲ/Ⅴ족 반도체를 포함하는 더 작은 제 2 반도체 영역(3)이 존재한다. 사용된 제 1 도핑 타입의 도펀트는 예를 들면, B, Al 또는 Ga일 수 있고, 사용된 제 2 도핑 타입의 도펀트는 예를 들면, P, As 또는 Sb일 수 있다. 제 1 반도체 영역(2)과 제 2 반도체 영역(3)은 pn 다이오드를 형성한다.
절연층(4)은 반도체 기판(1) 위에 제공되는데, 이 절연층(4)은 예를 들면,SiO2와, 예를 들면, 붕소 산화물 또는 인 산화물(phosphorus oxide) 또는 SiN(H) 등과 같은 도핑 산화물로 도핑된 SiO2를 포함한다. 절연층(4)은 몇몇 영역에서는 차단된다. 이 영역들 내에서, 바람직하게는 SiO2를 포함하는 제 1 산화물층(5)은 반도체 기판(1) 위에 위치된다. 산화물층(5) 위에는 예를 들면, Si3N4, SixOyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), Ta2O5, (Ta2O5)x-(Al2O3)1-x(0≤x≤1), (Ta2O5)x-(TiO2)1-x(0≤x≤1), (Ta2O5)x-(Nb2O5)1-x(0≤x≤1), (Ta2O5)x-(SiO2)1-x(0≤x≤1), TiO2, ZrO2, HfO2또는 Nb2O5를 포함하는 제 1 유전층(6)이 존재한다. 제 1 유전층(6) 위에는, 예를 들면, 폴리실리콘, Ta 또는 Al을 포함할 수 있는 제 1 전기적 도전층(7)이 위치되어 있다. 바람직하게는 SiO2인 제 2 산화물층(8)은 제 1 전기적 도전층(7) 위에 제공된다. 제 2 산화물층(8) 위에는 예를 들면, Si3N4, SixOyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), Ta2O5, (Ta2O5)x-(Al2O3)1-x(0≤x≤1), (Ta2O5)x-(TiO2)1-x(0≤x≤1), (Ta2O5)x-(Nb2O5)1-x(0≤x≤1), (Ta2O5)x-(SiO2)1-x(0≤x≤1), TiO2, ZrO2, HfO2또는 Nb2O5를 포함하는 제 2 유전층(9)이 존재한다.
제 2 유전층(9) 위에는 소정의 저항값을 갖는 제 1 층(10)이 제공되는데, 이 제 1 층(10)은 예를 들면, β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함한다.
절연층(4) 위에는 제 3 유전층(11)이 위치되는데, 이 제 3 층(11)은 예를 들면, Si3N4, SixOyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), Ta2O5, (Ta2O5)x-(Al2O3)1-x(0≤x≤1), (Ta2O5)x-(TiO2)1-x(0≤x≤1), (Ta2O5)x-(Nb2O5)1-x(0≤x≤1), (Ta2O5)x-(SiO2)1-x(0≤x≤1), TiO2, ZrO2, HfO2또는 Nb2O5를 포함한다. 상기 제 3 유전층(11) 위의 몇몇 영역 내에는 소정의 저항값을 갖는 제 2 층(12)이 존재하는데, 이 제 2 층(12)은 예를 들면, β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함한다. 바람직하게는, 저항값을 갖는 제 2 층(12)은 β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1) 또는 TixNy(0≤x≤1, 0≤y≤1)를 포함한다. 예를 들어 유기 재료, 무기 재료, 무기 재료의 조합 또는 유기 재료와 무기 재료의 조합을 포함하는 보호층(13)은 전체 어셈블리에 걸쳐 제공된다. 사용된 유기 재료는 예를 들면, 폴리벤조사이클로부텐(polybenzocyclobutene) 또는 폴리이미드(polyimide)일 수 있고, 사용된 무기 재료는 예를 들면, SiN(H), SiO2또는 SixOyNz(0≤x≤1, 0≤y≤1, 0≤z≤1)일 수 있다.
pn 다이오드의 제 2 반도체 영역(3)은 제 1 전류 공급 리드(current supply lead)(14)에 의해서 회로 구성의 입력단(15) 및 제 1 전기적 도전층(7)에 전기적으로 접속된다. 저항값을 갖는 제 1 층(10)은 제 2 전류 공급 리드에 의해서 접지되어 있다. 제 1 전기적 도전층(7)은 저항값을 갖는 제 2 층(12)과 물리적 및 전기적 접속을 이루도록 구성되어 있다. 이를 위하여, 제 1 전기적 도전층(7)과 저항값을 갖는 제 2 층(12)은 부분적으로 중첩되거나 서로 인접하도록 구성될 수 있다. 저항값을 갖는 제 2 층(12)은 제 3 전류 공급 리드(17)에 의해서 회로 구성의 출력단(18)에 전기적으로 접속된다. 반도체 기판(1)은 제 4 전류 공급 리드(19)를 통해 접지되어 있다. 전류 공급 리드(14, 16, 17, 19)는 전기적 도전 재료로 충진된 컨택트 홀(contact holes)에 의해 형성된다. 여기에서, 전류 공급 리드는 예를 들어, 층 시퀀스의 형태를 갖는 하나 또는 수 개의 전기적 도전 재료를 포함할 수 있다. 그러므로, 예를 들어, 제 1 전류 공급 리드(14)는 저항값을 갖는 제 3 층(20)의 형태로 마련되는 저항값을 갖는 재료와, 예를 들면, Al, Cu로 도핑된 Al 또는 Si로 도핑된 Al 등과 같은 양호한 전기 전도성을 갖는 재료(21)로 구성될 수 있다. 또한, 제 4 전류 공급 리드(19)는 예를 들면, 저항값을 갖는 제 4 층(22)의 형태로마련되는 저항값을 갖는 재료와, 예를 들면, Al, Cu로 도핑된 Al 또는 Si로 도핑된 Al 등과 같은 양호한 전기 전도성을 갖는 재료(23)로 형성될 수 있다.
본 발명에 따른 이 실시예에서, MOS 캐패시터는 다음의 층들, 즉, 반도체 기판(1), 산화물층(5), 제 1 유전층(6), 제 1 전기적 도전층(7), 제 2 산화물층(8), 제 2 유전층(9) 및 제 1 저항층(10)으로 형성된다. 이 실시예에서의 MOS 캐패시터는 2중 적층 구조(double stack construction)를 갖는다. 여기에서, 반도체 기판(1)은 MOS 캐패시터의 제 1 전극으로서 기능하고, 제 1 저항층(10)은 MOS 캐패시터의 제 2 전극으로서 기능하며, 제 1 전기적 도전층(7)은 MOS 캐패시터의 중간 전극으로서 기능한다.
이와 다르게, 이 구성에서는 제 1 저항층(10)을 제외시킬 수 있는데, 그렇게 한 경우에 전류 공급 리드(16)는 MOS 캐패시터의 제 2 전극으로서 기능할 것이다.
또한, 제 1 전기적 도전층(7)용으로 사용된 재료에 따라서, 예를 들면, 제 2 산화물층(8)을 제외시킬 수 있다. 예를 들어, 제 1 전기적 도전층(7)을 위한 재료로 Ta 또는 Al을 사용한다면, 제 2 산화물층(8)을 제외시킬 수 있다. 추가하여, 제 1 산화물층(5)도 생략할 수 있다.
이와 다르게, MOS 캐패시터는 단일 적층 구조(single stack construction)를 가질 수 있다. 이 실시예에서, MOS 캐패시터는 예를 들면, 반도체 기판(1), 제 1 산화물층(5), 제 1 유전층(6) 및 제 1 저항층(10)으로 형성된다. 이와 다르게, 이 실시예의 MOS 캐패시터에서도 제 1 저항층(10)을 제외시킬 수 있는데, 그렇게 되면 MOS 캐패시터의 제 2 전극은 제 2 전류 공급 리드(16)로 형성될 것이다.
MOS 캐패시터는 이와 다르게 다중 적층 구조(multi-stack construction)를 가질 수 있다. MOS 캐패시터가 보유하는 적층수에 따라서, MOS 캐패시터의 제 1 전극과 제 2 전극 사이에 그에 대응되는 개수의 산화물층, 유전층 및 전기적 도전층을 증착한다. 이와 다르게, 다중 적층 구조 내에서 산화물층을 제외할 수 있고, 이 경우에는 MOS 캐패시터의 제 1 전극과 제 2 전극 사이에 적층수에 대응되는 개수의 유전층 및 전기적 도전층을 증착한다.
도 2에는 pn 다이오드, MOS 캐패시터 및 저항을 갖는 반도체 기판(1)의 개략적인 단면도가 도시되어 있는데, 여기에서 MOS 캐패시터는 단일 적층 구조를 갖는다. 이 실시예에서, 제 2 전류 공급 리드(16)는 접지되어 있지 않다.
반도체 기판(1) 내에는 제 1 반도체 영역(2)과 제 2 반도체 영역(3)으로 형성된 pn 다이오드가 존재한다. 절연층(4)은 반도체 기판(1) 상에 마련되고, 몇몇 영역 내에서는 차단되어 있다. 이들 영역 내에서는, 반도체 기판(1) 위에 제 1 유전층(6)이 놓여있다. 절연층(4) 위에는 제 3 유전층(11)이 놓여있다. 몇몇 영역 내에서는 제 3 유전층(11) 위에 제 2 저항층(12)이 놓여 있다. 유전층(11)과 제 2 저항층(12) 위에는 보호층(13)이 존재한다. 제 2 반도체 영역(3)은 제 1 전류 공급 리드(14)를 통해 회로 구성의 입력단(15)에 전기적으로 접속되어 있다. 제 2 전류 공급 리드(16)는 MOS 캐패시터의 제 2 전극을 형성한다. 추가하여, 제 2 전류 공급 리드(16)는 MOS 캐패시터를 제 2 저항층(12)에 접속시킨다. MOS 캐패시터는 전기적으로 접속되어 있는 제 1 전류 공급 리드(14) 및 제 2 전류 공급 리드(16)를 통해서 제 2 반도체 영역(3) 및 회로 구성의 입력단(15)에 전기적으로 접속된다. 제 2 저항층(12)은 제 3 전류 공급 리드(17)를 통해서 회로 구성의 출력단(18)에 접속된다. 반도체 기판(1)은 제 4 전류 공급 리드(23)에 의해서 접지되어 있다.
도 3에는 pn 다이오드, MOS 캐패시터, 저항 및 추가적인 캐패시터를 구비하는 반도체 기판(1)의 개략적인 단면도가 도시되어 있다. 본 발명에 따른 회로 구성에 대한 이 실시예에서, 제 2 전류 공급 리드(16)는 제 2 저항층(12)에 직접 전기적으로 접속되지 않고, 그 대신에 추가적인 캐패시터의 제 2 전극으로서 추가적으로 기능하도록 구성되어 있다. 제 2 저항층(12)은 한편으로는 추가적인 캐패시터의 저항으로서 기능하고, 다른 한편으로는 추가적인 캐패시터의 제 1 전극으로서 기능하도록 구성된다. 제 2 저항층(12)과, 추가적인 캐패시터의 제 2 전극으로서 기능하는 제 2 전류 공급 리드(16) 영역 사이에 존재하는 제 4 유전층(24)은 추가적인 캐패시터의 유전체를 형성한다. 제 4 유전층(24)은 예를 들면, Si3N4, SixOyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), Ta2O5, (Ta2O5)x-(Al203)1-x(0≤x≤1), (Ta2O5)x-(TiO2)1-x(0≤x≤1), (Ta2O5)x-(Nb2O5)1-x(0≤x≤1), (Ta2O5)x-(SiO2)1-x(0≤x≤1), TiO2, ZrO2, HfO2또는 Nb2O5를 포함할 수 있다. 전체 어셈블리에 걸쳐 보호층(13)이 제공된다. 이 실시예에서 제 2 전류 공급 리드는 접지되지 않는다.
이와 다르게, 하나 또는 수 개의 전류 공급 리드(14, 16, 17 또는 19)를 인덕턴스 소자(inductance elements)로서 기능하도록 구성하여, 회로 구성 내에 다이오드, MOS 캐패시터 및 저항뿐만 아니라 인덕턴스가 포함되게 할 수 있다. 이와다르게, 예를 들면 스파이럴형(spiraling) 등의 2차원 구조 또는 예를 들면 헬리컬 구조(helical structure) 등의 3차원 구조를 갖는 MEMS(Micro Electro Mechanical Systems) 인덕턴스를 보호층(13) 위에 제공하고, 제 1 및/또는 제 2 전류 공급 리드(14, 16)를 이용하여 회로 구성과 함께 집적될 수 있다.
완성된 전자 소자에, 예를 들면, 표준 반도체 하우징(standard semiconductor housing), 플립 칩 하우징(flip chip housing), 플라스틱 하우징, 칩 스케일 패키지(chip scale package) 또는 세라믹 하우징 등을 제공할 수 있다. 전자 소자의 전기적 접속은 와이어 본딩(wire bonding) 또는 범프(bumps)에 의해 영향을 받는다. 범프는 예를 들면, NiV/Cu/(Pb0.35Sn0.65), NiV/Cu(Pb0.4Sn0.6), NiCr/Cu/Ni/Au 또는 그 외의 재료이거나 납 성분이 포함되지 않은 재료의 조합을 포함할 수 있다.
도 4에는 적어도 하나의 다이오드(D), 저항(R) 및 MOS 캐패시터(CMOS)를 구비하는 네트워크의 가능한 회로 구성이 도시되어 있다. 저항(R)은 입력단(15)과 출력단(18) 사이에 존재한다. 다이오드(D)는 입력단(15)과 접지 사이에 위치된다. MOS 캐패시터(CMOS)의 제 1 접속 단자는 입력단(15)과 저항(R) 사이에 위치된다. MOS 캐패시터(CMOS)의 제 2 접속 단자는 접지되어 있다. 여기에서, n은 n=1, 2, 3, 4, ...∞가 된다. MOS 캐패시터의 구조에 따라서, m=1, 2, 3, 4, ... ∞가 된다. 예를 들면, 도 2에 도시된 것과 같은 단일 적층 구조를 갖는 MOS 캐패시터에 있어서, m=1이다. 예를 들면, 도 1에 도시된 것과 같은 이중 적층 구조를 갖는 MOS 캐패시터에 있어서, m=2이다. 다중 적층 구조를 갖는 MOS 캐패시터에 있어서, m=3, 4, ... ∞이다.
다이오드(D), 저항(R) 및 MOS 캐패시터(CMOS)를 이와 다른 상이한 구성으로 나타낼 수 있다.
도 5는 적어도 하나의 다이오드(D), 저항(R), MOS 캐패시터(CMOS) 및 추가적인 캐패시터(CA)를 구비하는 네트워크의 가능한 회로 구성을 도시한다. 저항(R)은 입력단(15)과 출력단(18) 사이에 위치된다. 추가적인 캐패시터(CA)는 입력단(15)과 저항(R) 사이에 존재한다. 다이오드(D)는 입력단(15)과 접지 사이에서 접속된다. 캐패시터(CMOS)의 제 1 접속 단자는 입력단(15)과 추가적인 캐패시터(CA) 사이에 위치된다. 캐패시터(CMOS)의 제 2 접속 단자는 접지에 접속된다. n은 n=1, 2, 3, 4, ... ∞가 된다. MOS 캐패시터의 구조에 따라서, m=1, 2, 3, 4, ... ∞가 된다.
또한, 다이오드(D), 저항(R), MOS 캐패시터(CMOS) 및 추가적인 캐패시터(CA)는 이와 다른 상이한 구성을 가질 수 있다.
(실시예)
도 4에 도시된 바와 같이, 회로 구성의 입력단(15)과 출력단(18) 사이에 정렬된 저항(R)과, 입력단(15)과 접지 사이에 정렬된 MOS 캐패시터(CMOS)와, 입력단(15)과 접지 사이에 정렬된 pn 다이오드(D)를 포함하는 회로 구성을 가지고 도 1에도시된 것과 같은 전자 소자는, 제 1 도핑 농도(n1)를 갖는 제 1 도핑 타입의 도펀트로서 B가 주입되어 있는 Si로 이루어진 반도체 기판(1)을 포함한다. 반도체 기판(1)은 제 2 도핑 농도(n2)를 갖는 제 1 도핑 타입의 도펀트로서 B가 주입되어 있는 Si를 포함하는 제 1 반도체 영역(2)을 갖는다. 도핑 농도(n1)는 도핑 농도(n2)보다 더 크다. 더 작은 제 2 반도체 영역(3)은 각각의 제 1 반도체 영역(2) 내에 존재하고, 제 3 도핑 농도(n3)를 갖는 제 2 도핑 타입의 도펀트로서 P가 주입되어 있는 Si를 포함한다. 반도체 기판(1) 위에 SiO2로 이루어진 절연층(4)을 제공한다.
절연층(4)은 몇몇 영역 내에서 차단된다. 이 영역 내에서, SiO2로 이루어진 제 1 산화물층(5)은 반도체 기판(1) 위에 존재한다. Si3N4로 이루어진 제 1 유전층(6)은 산화물층(5) 위에 위치된다. 폴리실리콘으로 이루어진 제 1 전기적 도전층(7)은 제 1 유전층(6) 위에 위치되고, SiO2로 이루어진 제 2 산화물층(8)은 제 1 전기적 도전층(7) 위에 제공된다. Si3N4로 이루어진 제 2 유전층(9)은 제 2 산화물층(8) 위에 제공된다. 소정의 저항값을 갖고, β-탄탈륨으로 이루어진 제 1 층(10)은 제 2 유전층(9) 위에 제공된다.
Si3N4로 이루어진 제 3 유전층(11)은 절연층(4) 위에 존재하고, 소정의 저항값을 갖고 β-탄탈륨으로 이루어진 제 2 층(12)은 몇몇 영역 내에서 제 3 유전층(11) 위에 존재한다. Si3N4로 이루어진 보호층(13)은 전체 어셈블리에 걸쳐 제공된다.
제 2 반도체 영역(3)의 pn 다이오드는 제 1 전류 공급 리드(14)에 의해서 회로 구성의 입력단(15) 및 제 1 전기적 도전층(7)에 전기적으로 접속된다. 제 1 전류 공급 리드(14)는 β-탄탈륨으로 이루어진 제 3 저항층(20)과, 양호한 도전 재료(21)의 역할을 하는 Si로 도핑된 Al층의 층 시퀀스로 구성된다. 소정의 저항값을 갖는 제 1 층(10)은 제 2 전류 공급 리드(16)를 통해 접지된다. 제 1 전기적 도전층(7)은 소정의 저항값을 갖는 제 2 층(12)과 부분적으로 중첩되도록 구성된다. 소정의 저항값을 갖는 제 2 층(12)은 Si로 도핑된 Al로 이루어진 제 3 전류 공급 리드(17)에 의해서 회로 구성의 출력단(18)에 전기적으로 접속된다. 반도체 기판(1)은 소정의 저항값을 갖는 제 4 층(22)으로 구성되고, 전기적으로 양호한 도전 재료(23)로서 기능하는 β-탄탈륨 및 Si로 도핑된 Al로 이루어지는 제 4 전류 공급 리드(19)에 의해서 접지된다.
이동 전화기 장치 내에서, 이러한 회로 구성은 로우-패스 필터(low-pass filter)로서 사용된다.
Claims (10)
- 집적 회로를 포함하는 전자 소자를 구비하는 전자 장치로서,상기 집적 회로는 적어도 하나의 능동 소자(active component)를 갖는 반도체 기판을 포함하고,상기 반도체 기판 상에는 상기 능동 소자에 전기적으로 접속된 적어도 하나의 캐패시터와 적어도 하나의 저항이 존재하되,상기 저항은 β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함하는 그룹으로부터 선택된 재료를 포함하는전자 장치.
- 제 1 항에 있어서,상기 캐패시터는 MOS(Metal Oxide Semiconductor) 캐패시터인 전자 장치.
- 제 1 항에 있어서,상기 회로는 저항, 캐패시터 및 인덕터(inductors)로 이루어진 그룹으로부터 선택된 적어도 하나의 추가적인 수동 소자(passive component)를 더 포함하는 전자 장치.
- 집적 회로를 포함하는 전자 소자를 구비하는 수신기로서,상기 집적 회로는 적어도 하나의 능동 소자를 갖는 반도체 기판을 포함하고,상기 반도체 기판 상에는 상기 능동 소자에 전기적으로 접속된 적어도 하나의 캐패시터와 적어도 하나의 저항이 존재하되,상기 저항은 β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함하는 그룹으로부터 선택된 재료를 포함하는수신기.
- 집적 회로를 포함하는 전자 소자를 구비하는 송신기로서,상기 집적 회로는 적어도 하나의 능동 소자를 갖는 반도체 기판을 포함하고,상기 반도체 기판 상에는 상기 능동 소자에 전기적으로 접속된 적어도 하나의 캐패시터와 적어도 하나의 저항이 존재하되,상기 저항은 β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함하는 그룹으로부터 선택된 재료를 포함하는송신기.
- 집적 회로를 포함하는 주변 회로(peripheral circuit)로서,상기 집적 회로는 적어도 하나의 능동 소자를 갖는 반도체 기판을 포함하고,상기 반도체 기판 상에는 상기 능동 소자에 전기적으로 접속된 적어도 하나의 캐패시터와 적어도 하나의 저항이 존재하되,상기 저항은 β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함하는 그룹으로부터 선택된 재료를 포함하는주변 회로.
- 집적 회로를 포함하는 전류 공급 회로로서,상기 집적 회로는 적어도 하나의 능동 소자를 갖는 반도체 기판을 포함하고,상기 반도체 기판 상에는 상기 능동 소자에 전기적으로 접속된 적어도 하나의 캐패시터와 적어도 하나의 저항이 존재하되,상기 저항은 β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1),TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함하는 그룹으로부터 선택된 재료를 포함하는전류 공급 회로.
- 집적 회로를 포함하는 필터 모듈(filter module)로서,상기 집적 회로는 적어도 하나의 능동 소자를 갖는 반도체 기판을 포함하고,상기 반도체 기판 상에는 상기 능동 소자에 전기적으로 접속된 적어도 하나의 캐패시터와 적어도 하나의 저항이 존재하되,상기 저항은 β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함하는 그룹으로부터 선택된 재료를 포함하는필터 모듈.
- 집적 회로를 포함하는 전자 소자로서,상기 집적 회로는 적어도 하나의 능동 소자를 갖는 반도체 기판을 포함하고,상기 반도체 기판 상에는 상기 능동 소자에 전기적으로 접속된 적어도 하나의 캐패시터와 적어도 하나의 저항이 존재하되,상기 저항은 β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함하는 그룹으로부터 선택된 재료를 포함하는전자 소자.
- 적어도 하나의 능동 소자를 갖는 반도체 기판을 포함하는 집적 회로로서,상기 반도체 기판 상에는 상기 능동 소자에 전기적으로 접속된 적어도 하나의 캐패시터와 적어도 하나의 저항이 존재하되,상기 저항은 β-탄탈륨, TaxNy(0≤x≤1, 0≤y≤1), Ta1-x-ySixNy(0≤x≤1, 0≤y≤1), Ta1-x-yAlxNy(0≤x≤1, 0≤y≤1), NixCry(0≤x≤1, 0≤y≤1), NixCryAlz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryOz(0≤x≤1, 0≤y≤1, 0≤z≤1), SixCryNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixWy(0≤x≤1, 0≤y≤1), TixWyNz(0≤x≤1, 0≤y≤1, 0≤z≤1), TixNy(0≤x≤1, 0≤y≤1) 및 CuxNiy(0≤x≤1, 0≤y≤1)를 포함하는 그룹으로부터 선택된 재료를 포함하는집적 회로.
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