KR20040076140A - Method for manufacturing of mos transistor - Google Patents
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Abstract
Description
본 발명은 MOS 트랜지스터의 제조 방법에 관한 것으로, 보다 상세하게는 게이트 전극에 가까울수록 소오스/드레인 접합 영역의 깊이가 점진적으로 감소되도록 하여 접합 영역간의 거리를 멀어지게 하여 채널 영역을 증가시킴으로써, 전류 구동은 일정하게 유지하면서 펀치 쓰루 및 스탠 바이 전류를 감소시켜 소자 동작의 안정화를 이룰 수 있도록 하는 MOS 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method of fabricating a MOS transistor, and more particularly, to drive a current by increasing the channel region by increasing the distance between the junction regions by gradually decreasing the depth of the source / drain junction region closer to the gate electrode. The invention relates to a method of fabricating a MOS transistor that reduces the punch-through and standby currents while maintaining a constant, thereby achieving stabilization of device operation.
일반적으로 반도체 소자의 고집적화, 미세화가 진행됨에 따라 회로의 선폭을 미세화하여 소자를 제조하는 것이 중용한 관건이 되고 있는 실정이다. 그러나, 로직 소자의 제조 공정 중 0.15㎛급 이하의 소자에서는 회로 선폭 감소에 따라 소자의 특성이 열화되고 있다.In general, as the integration and miniaturization of semiconductor devices progress, it is important to manufacture devices by miniaturizing the line width of circuits. However, in the device of 0.15 占 퐉 or less in the logic device manufacturing process, the characteristics of the device deteriorate as the circuit line width decreases.
특히, 트랜지스터의 경우 소오스/드레인 이온 주입 공정 후 형성되는 접합 영역이 후속 열처리 공정에 의해 서로 가까워지면서 숏채널 효과(short channel effect)가 발생하게 될 뿐만 아니라 내부 전계가 커져 장기간에 걸쳐 안정적으로 디바이스를 작동시키는데 어렵게 된다.Particularly, in the case of transistors, as the junction regions formed after the source / drain ion implantation process are brought closer to each other by a subsequent heat treatment process, not only a short channel effect occurs, but also an internal electric field increases, thereby stably maintaining the device for a long time. It becomes difficult to operate.
이러한 트랜지스터의 단채널 효과로 인해 발생되는 문제가 펀치쓰루(punch-through) 현상이다. 펀치 쓰루 현상이란 게이트전극에 바이어스 전압을 인가하지 않더라도 공핍 영역(depletion region)이 서로 중첩하게 되어 전류가드리프트(drift)되는 것이다.A problem caused by the short channel effect of such transistors is a punch-through phenomenon. In the punch-through phenomenon, even when a bias voltage is not applied to the gate electrode, the depletion regions overlap each other, so that the current drifts.
그래서 펀치 쓰루 현상을 방지하기 위해 LDD 이온주입시 추가로 카운터 도핑(counter doping)을 실시하고 있다. 이는 LDD 이온 주입시 사용되는 불순물과 반대되는 타입으로 소정의 각도(보통 25°∼35°)를 주어 카운터 도핑을 실시하여 LDD 영역의 기판 농도를 높임으로써 펀치 쓰루 현상을 억제하는데 도움을 주는 것이다. 이러한 이온 주입을 LATIPS(Large Angle Tilt Implanted Punch-through Stopper), 포켓(pocket), 할로(halo) 등으로 명명하는데, 이하에서는 할로 공정이라 한다. 이러한 할로 공정을 이용한 펀치 쓰루 방지 방법에 의하면, 오히려 문턱 전압을 증가시키게 되어 근본적인 문제 해결은 되지 않는 문제점이 있었다.Therefore, in order to prevent the punch-through phenomenon, counter doping is additionally performed during LDD ion implantation. This is the type opposite to the impurity used in the LDD ion implantation, which helps to suppress the punch-through phenomenon by increasing the substrate concentration in the LDD region by performing counter doping with a predetermined angle (usually 25 ° to 35 °). Such ion implantation is referred to as a large angle tilted punch-through stopper (LATIPS), a pocket, a halo, and the like, hereinafter referred to as a halo process. According to the punch-through prevention method using the halo process, there is a problem that the fundamental voltage problem is not solved by increasing the threshold voltage.
이하, 첨부한 도면을 참조하여, 상기와 같은 종래 기술에 의한 MOS 트랜지스터 제조 방법에서 나타나는 문제점을 더욱 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings, it will be described in more detail the problems appearing in the prior art MOS transistor manufacturing method.
도1a 내지 도1d는 종래 기술에 의한 MOS 트랜지스터의 제조 방법을 나타낸 단면도이다.1A to 1D are cross-sectional views showing a method for manufacturing a MOS transistor according to the prior art.
우선, 실리콘 기판(100) 상에 소자 분리막(101)을 형성함으로써 액티브와 필드 영역을 구분한 후 MOS 트랜지스터가 형성될 영역에 이온 주입 공정을 진행하여 웰 영역(미도시함)을 형성한다.First, a device isolation layer 101 is formed on the silicon substrate 100 to separate active and field regions, and then an ion implantation process is performed in a region where a MOS transistor is to be formed to form a well region (not shown).
그리고, 상기 실리콘 기판(100) 상에 게이트 산화막(102) 및 게이트 폴리실리콘(103)을 순차 형성 한 후 이에 대해, 감광막을 이용한 사진 식각 공정을 진행함으로써, 게이트 전극 패턴(G)을 형성하게 된다.In addition, the gate oxide layer 102 and the gate polysilicon 103 are sequentially formed on the silicon substrate 100, and then the gate electrode pattern G is formed by performing a photolithography process using a photosensitive layer. .
이어서, 도1b에 도시된 바와 같이 게이트 에지부 하부의 실리콘 기판(100)표면 내에 저농도의 불순물 이온 주입을 진행함으로써 LDD(lightly Doped Drain : 104) 영역을 형성한다.Subsequently, as shown in FIG. 1B, lightly doped drain (LDD) regions are formed by implanting low concentrations of impurity ions into the surface of the silicon substrate 100 under the gate edge portion.
이후, 도1c에 도시된 바와 같이 게이트 전극 패턴의 측벽 및 실리콘 기판에 버퍼 산화막(105)을 형성하는바, 후속 게이트 스페이서로 증착되는 나이트라이드막과 반도체 기판(100)과의 스트레스 차이에 의한 실리콘 기판의 스트레스를 방지할 수 있게된다.Subsequently, as shown in FIG. 1C, a buffer oxide film 105 is formed on the sidewall of the gate electrode pattern and the silicon substrate, and the silicon is caused by the stress difference between the nitride film deposited as a subsequent gate spacer and the semiconductor substrate 100. It is possible to prevent the stress of the substrate.
한편, 상기 버퍼산화막(105)을 형성한 결과물 상에 나이트 라이드막을 증착하고 건식 식각 공정을 진행함으로써 게이트 스페이서(106)를 형성한다.Meanwhile, the gate spacer 106 is formed by depositing a nitride film on the resultant of the buffer oxide film 105 and performing a dry etching process.
그리고 나서, 도1d에 도시된 바와 같이 게이트 전극 및 게이트 스페이서를 마스크로 불순물 이온 주입 공정을 진행하여 소오스/드레인(107) 접합 영역을 형성하고, 열공정을 진행함으로써 접합 영역을 활성화시킨다. 이때, 소오스/드레인 접합 영역을 활성화 시키기 위한 어닐링 공정시 접합 영역이 게이트 전극의 하부 방향으로 확장됨으로써 채널 영역이 감소되어 이로 인한 펀치 쓰루에 대한 마진이 감소하게 된다.Then, as shown in FIG. 1D, the impurity ion implantation process is performed using the gate electrode and the gate spacer as a mask to form a source / drain 107 junction region, and the thermal process is performed to activate the junction region. At this time, during the annealing process for activating the source / drain junction region, the junction region extends downward to the gate electrode, thereby reducing the channel region, thereby reducing the margin for punch through.
이와 같이 종래 기술에 의한 MOS 트랜지스터 제조 방법에 의하면, 소오스.드레인 접합 영역 활성화를 위한 열공정시 채널 길이가 감소하는 숏 채널 효과에 따라 펀치 쓰루가 증가하게 되고, 특히 PMOS 트랜지스터의 경우 게이트에서의 보론 확산 효과에 의해 스탠 바이(Stand-by) 전류가 증가되어 안정적인 소자 동작의 확보가 어려운 문제점이 있었다.As described above, according to the MOS transistor manufacturing method according to the related art, the punch-through is increased according to the short channel effect of decreasing the channel length during the thermal process for activating the source / drain junction region. The stand-by current is increased by the effect, making it difficult to secure stable device operation.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트 전극 형성후 SOG 방식으로 게이트 전극에 가까울수록 절연막이 두껍게 형성되도록 한 후, 소오스/드레인 이온 주입을 실시함으로써 게이트 전극에 가까울수록 접합 깊이가 감소되도록 하여 채널 영역을 증가시키게 되는바, 전류 성능은 일정하게 유지하면서 트랜지스터의 펀치 쓰루 및 스탠 바이 전류를 감소시켜 소자 동작의 안정화를 향상시키도록 하는 MOS 트랜지스터의 제조 방법을 제공하기 위한 것이다.The present invention for solving the above problems is to form a thicker insulating film closer to the gate electrode in the SOG method after forming the gate electrode, and then to reduce the junction depth closer to the gate electrode by performing a source / drain ion implantation Increasing the channel area provides a method of fabricating a MOS transistor that reduces the punch-through and standby current of the transistor while improving current stability while maintaining a constant current performance.
도1a 내지 도1d는 종래 기술에 의한 MOS 트랜지스터의 제조 방법을 나타낸 단면도이다.1A to 1D are cross-sectional views showing a method for manufacturing a MOS transistor according to the prior art.
도2a 내지 도2e는 본 발명에 의한 MOS 트랜지스터의 제조 공정의 제 1 실시예를 나타낸 단면도들이다.2A to 2E are cross-sectional views showing a first embodiment of the manufacturing process of the MOS transistor according to the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
200 ; 실리콘 기판 201 : 소자 분리막200; Silicon Substrate 201: Device Separator
202 : 게이트 산화막 203 : 게이트 폴리실리콘202: gate oxide film 203: gate polysilicon
204 : LDD 영역 205 : 버퍼 산화막204: LDD region 205: buffer oxide film
206 : 게이트 스페이서 207 : SOG 산화막206: gate spacer 207: SOG oxide film
208 : 소오스/드레인 접합 영역208 source / drain junction region
상기와 같은 목적을 실현하기 위한 본 발명의 제 1 실시예에 의하면, 반도체 기판 상에 소정의 하부 구조 및 게이트 전극을 형성하는 단계와; 상기 게이트 전극 측벽에 게이트 스페이서를 형성하는 단계와; 상기 게이트 전극에 가까울수록 절연막이 두껍게 형성되도록 하는 단계와; 상기 절연막을 형성한 결과물에 이온 주입 공정을 진행하여 소오스/드레인 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법을 제공한다.According to a first embodiment of the present invention for achieving the above object, a step of forming a predetermined structure and a gate electrode on a semiconductor substrate; Forming a gate spacer on sidewalls of the gate electrode; Making the insulating film thicker as it is closer to the gate electrode; And forming a source / drain junction region by performing an ion implantation process on the resultant of the insulating film.
본 발명에 의한 MOS 트랜지스터 제조 방법에서, 상기 절연막은 SOG 방식 또는 BARC 방식으로 형성함으로써 게이트 전극으로 가까울수록 절연막이 두껍게 형성되도록 한다.In the MOS transistor manufacturing method according to the present invention, the insulating film is formed in the SOG method or the BARC method so that the insulating film is formed thicker closer to the gate electrode.
본 발명에 의한 MOS 트랜지스터 제조 방법에서, 상기 게이트 스페이서 형성 공정 이전에 게이트 전극 측벽과 기판 상에 버퍼 산화막 형성 공정을 더 진행함으로써, 게이트 스페이서로 이용되는 나이트라이드막과 실리콘 기판 사이의 스트레스 차이에 의한 실리콘 기판의 손상을 방지하는 것이 바람직하다.In the MOS transistor manufacturing method according to the present invention, a buffer oxide film forming process is further performed on the gate electrode sidewall and the substrate prior to the gate spacer forming process, thereby causing stress difference between the nitride film and the silicon substrate used as the gate spacer. It is desirable to prevent damage to the silicon substrate.
또한, 상기와 같은 목적을 실현하기 위한 본 발명의 제 2 실시예에 의하면, 반도체 기판 상에 소정의 하부 구조 및 게이트 전극을 형성하는 단계와; 상기 게이트 전극 측벽에 게이트 스페이서를 형성하는 단계와; 상기 게이트 스페이서를 형성한 결과물에 대해 포토레지스트를 도포하는 단계와; 상기 게이트 전극에 가까울수록 포토레지스트가 두껍게 형성되도록 상기 포토레지스트에 에치백 공정을 실시하는 단계와; 상기 포토레지스트를 형성한 결과물에 이온 주입 공정을 진행하여 소오스/드레인 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법을 제공한다.In addition, according to a second embodiment of the present invention for realizing the above object, a step of forming a predetermined structure and a gate electrode on a semiconductor substrate; Forming a gate spacer on sidewalls of the gate electrode; Applying a photoresist to the resultant of forming the gate spacers; Performing an etch back process on the photoresist such that the photoresist is formed closer to the gate electrode; And a source / drain junction region formed by performing an ion implantation process on the resultant of the photoresist.
본 발명의 MOS 트랜지스터 제조 방법에서, 상기 포토레지스트 에치백 공정은 산소 또는 산화 질소를 혼합한 플라즈마를 이용한 에치백 공정으로 진행함으로서 게이트 전극에 가까울수록 포토레지스트가 두껍게 형성되도록 함으로써 후속 소오스/드레인 접합 형성시 접합 깊이가 게이트 전극에 가까울수록 점진적으로 감소되도록 하는 것이 바람직하다.In the method of manufacturing the MOS transistor of the present invention, the photoresist etch back process proceeds to an etch back process using a plasma mixed with oxygen or nitrogen oxide to form a thicker photoresist closer to the gate electrode to form subsequent source / drain junctions. It is desirable to gradually reduce the time junction depth closer to the gate electrode.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도2a 내지 도2e는 본 발명에 의한 MOS 트랜지스터의 제조 공정의 제 1 실시예를 나타낸 단면도들이다.2A to 2E are cross-sectional views showing a first embodiment of the manufacturing process of the MOS transistor according to the present invention.
우선, 실리콘 기판(200) 상에 소자 분리막을 형성함으로써 액티브 영역과 필드 영역을 구분한 후 MOS 트랜지스터가 형성될 영역에 이온 주입 공정을 진행하여 웰 영역(미도시함)을 형성한다.First, a device isolation layer is formed on the silicon substrate 200 to classify an active region and a field region, and a well region (not shown) is formed by performing an ion implantation process in a region where a MOS transistor is to be formed.
그리고, 상기 실리콘 기판(200) 상에 게이트 산화막(202) 및 게이트 폴리실리콘(203)을 순차 형성 한 후 이에 대해, 감광막을 이용한 사진 식각 공정을 진행함으로써, 게이트 전극 패턴(G)을 형성하게 된다.In addition, the gate oxide layer 202 and the gate polysilicon 203 are sequentially formed on the silicon substrate 200, and then the gate electrode pattern G is formed by performing a photolithography process using a photosensitive layer. .
이어서, 도2b에 도시된 바와 같이 게이트 에지부 하부의 실리콘 기판(200) 표면 내에 저농도의 불순물 이온 주입을 진행함으로써 LDD(lightly Doped Drain : 204) 영역을 형성한다.Subsequently, as shown in FIG. 2B, a lightly doped drain (LDD) region is formed by performing a low concentration of impurity ion implantation into the surface of the silicon substrate 200 under the gate edge portion.
이후, 도2c에 도시된 바와 같이 게이트 전극 패턴의 측벽 및 실리콘 기판에 버퍼 산화막(205)을 형성하는바, 후속 게이트 스페이서로 증착되는 나이트라이드막과 반도체 기판(200)과의 스트레스 차이에 의한 실리콘 기판의 스트레스를 방지할 수 있게된다.Thereafter, as shown in FIG. 2C, a buffer oxide film 205 is formed on the sidewall of the gate electrode pattern and the silicon substrate, and the silicon is caused by the stress difference between the nitride film deposited as a subsequent gate spacer and the semiconductor substrate 200. It is possible to prevent the stress of the substrate.
한편, 상기 버퍼산화막(205)을 형성한 결과물 상에 나이트 라이드막을 증착하고 건식 식각 공정을 진행함으로써 게이트 스페이서(206)를 형성한다.Meanwhile, the gate spacer 206 is formed by depositing a nitride film on the resultant of the buffer oxide film 205 and performing a dry etching process.
이어서, 상기 게이트 스페이서를 형성한 결과물 전면에 도2d에 도시된 바와 같이 SOG(Spin On Glass) 방식의 절연막(207)을 300Å의 두께로 증착한다. 이때, 스핀 코팅 방식을 이용하여 절연막을 증착함으로써 액티브의 상부에는 균일하게 막이 형성되나, 게이트의 스페이서로 갈수록 절연막이 두껍게 형성된다. 결국, 후속소오스/드레인 이온 주입 공정시 고에너지와 고농도의 이온 주입에 대한 액티브 손상을 방지할 뿐만 아니라, 게이트 전극 상부에는 산화막이 존재하지 않게 되는바, 게이트 폴리실리콘에 대한 도핑 효율 저하를 방지할 수 있게된다.Subsequently, as illustrated in FIG. 2D, an SOG (Spin On Glass) insulating film 207 is deposited to a thickness of 300 에 on the entire surface of the resultant of the gate spacer. At this time, by depositing an insulating film using a spin coating method, a film is formed uniformly on the active part, but the insulating film is formed thicker toward the spacer of the gate. As a result, in the subsequent source / drain ion implantation process, not only the active damage to the high energy and high concentration of ion implantation is prevented, but the oxide layer does not exist on the gate electrode, thereby preventing the doping efficiency deterioration of the gate polysilicon. Will be.
또한, 상기의 SOG 방식을 이용한 절연막 증착 방법을 이용하는 대신 스핀 코팅의 일반적인 방식인 BARC(Bottom Anti Reflective Coating)막을 증착 방식을 이용할 수 있다.In addition, instead of using the insulating film deposition method using the SOG method, a BARC (Bottom Anti Reflective Coating) film which is a general method of spin coating may be used.
상기의 절연막(207) 증착 후 도2e에 도시된 바와 같이 이온 주입 공정을 진행하여 소오스/드레인(208) 접합 영역을 형성한 후 열공정을 진행함으로써 소오스/드레인 접합 영역을 활성화시킨다. 이때, 게이트 전극으로 갈수록 점진적으로 절연막이 두껍게 형성되어 있어, 소오스/드레인 접합 영역의 깊이는 게이트 전극으로 갈수록 감소되어, 채널 길이의 감소를 방지할 수 있게된다. 또한, 소오스/드레인 액티브 영역에 고 농도 이온 주입을 실시함으로써 전류 성능을 유지할 수 있다.After deposition of the insulating film 207, as shown in FIG. 2E, an ion implantation process is performed to form a source / drain 208 junction region, and then a thermal process is performed to activate the source / drain junction region. At this time, the insulating film is gradually thickened toward the gate electrode, so that the depth of the source / drain junction region decreases toward the gate electrode, thereby preventing the channel length from decreasing. In addition, current performance can be maintained by applying a high concentration of ion implantation into the source / drain active region.
이하, 도시되지는 않지만 본 발명에 의한 MOS 트랜지스터 제조 방법의 제 2 실시예를 설명하면 다음과 같다.Hereinafter, although not shown, a second embodiment of the MOS transistor manufacturing method according to the present invention will be described.
우선, 실리콘 기판 상에 소자 분리막을 형성함으로써 액티브 영역과 필드 영역을 구분한 후 MOS 트랜지스터가 형성될 영역에 이온 주입 공정을 진행하여 웰 영역을 형성한다.First, a device isolation layer is formed on a silicon substrate to separate the active region from the field region, and then a well region is formed by performing an ion implantation process in the region where the MOS transistor is to be formed.
그리고, 상기 실리콘 기판 상에 게이트 산화막 및 게이트 폴리실리콘을 순차 형성 한 후 이에 대해, 감광막을 이용한 사진 식각 공정을 진행함으로써, 게이트 전극 패턴을 형성하게 된다.The gate oxide layer and the gate polysilicon are sequentially formed on the silicon substrate, and then a gate electrode pattern is formed by performing a photolithography process using a photosensitive layer.
이어서, 게이트 에지부 하부의 실리콘 기판 표면 내에 저농도의 불순물 이온 주입을 진행함으로써 LDD(lightly Doped Drain) 영역을 형성한다.Subsequently, lightly doped drain (LDD) regions are formed by performing a low concentration of impurity ion implantation into the silicon substrate surface under the gate edge portion.
이후, 게이트 전극 패턴의 측벽 및 실리콘 기판에 버퍼 산화막을 형성한 다음, 나이트 라이드막을 증착하고 건식 식각 공정을 진행함으로써 게이트 스페이서를 형성한다.Thereafter, a buffer oxide film is formed on the sidewall of the gate electrode pattern and the silicon substrate, and then a nitride film is deposited and a dry etching process is performed to form a gate spacer.
상기 게이트 스페이서를 형성한 결과물 전면에 포토레스트를 도포한 후 산소 또는 산화 질소를 혼합한 플라즈마를 이용한 에치백 공정을 진행함으로써 게이트 전극에 가까울수록 포토레지스트가 두껍게 형성되도록 한다.The photoresist is coated on the entire surface of the resultant after the gate spacer is formed, and then an etch back process using a plasma mixed with oxygen or nitrogen oxide is performed to make the photoresist thicker as it is closer to the gate electrode.
이어서, 소오스/드레인 접합 영역을 형성하고, 열공정을 진행함으로써 소오스/드레인 접합 영역을 활성화시킨다. 이때, 게이트 전극으로 갈수록 포토레지스트가 두껍게 형성되어 있어, 소오스/드레인 접합 영역의 깊이는 게이트 전극으로 갈수록 감소된다.Then, the source / drain junction region is formed and the source / drain junction region is activated by performing a thermal process. At this time, the photoresist is formed thicker toward the gate electrode, and the depth of the source / drain junction region decreases toward the gate electrode.
이와 같이 본 발명에 의하면, 게이트 스페이서 형성후 SOG 방식의 절연막 증착 또는 스핀 방식의 BARC막을 증착하여 게이트 전극에 가까울수록 절연막이 두껍게 형성되도록 한 후 이온 주입 공정을 진행함으로써 게이트 전극 하부에 가까울수록 접합 깊이가 감소되도록 함으로써 채널 영역을 증가시켜 펀치 쓰루 및 스탠바이 전류의 증가를 방지할 수 있다.As described above, according to the present invention, after the gate spacer is formed, the SOG insulating film deposition or the spin type BARC film is deposited, and the closer to the gate electrode, the thicker the insulating film is formed. By decreasing the number, the channel area can be increased to prevent an increase in punch-through and standby current.
상기한 바와 같이 본 발명은 게이트 전극에 가까울수록 접합 깊이가 감소되도록 접합 영역을 형성함으로써 채널 영역을 증가시켜 전류 성능을 일정하게 유지시킬 수 있는 이점이 있다.As described above, the present invention has an advantage that the current region can be kept constant by increasing the channel region by forming the junction region so that the junction depth decreases closer to the gate electrode.
또한, 후속 열공정에 의한 채널 영역 감소를 방지함으로써 펀치 쓰루 및 스탠 바이 전류를 감소시켜 소자 동작을 안정화를 확보할 수 있는 이점이 있다.In addition, by reducing the channel area due to the subsequent thermal process, there is an advantage that can reduce the punch-through and standby current to stabilize the device operation.
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