KR20010019663A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자 제조방법에 관한 것으로, 보다 상세하게는 제조공정을 단순화하여 원가절감을 이루도록 한 반도체소자 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device to achieve a cost reduction by simplifying the manufacturing process.
일반적으로, 핫캐리어효과(hot carrier effect)는 드레인부근의 핀치오프(pinch off) 영역에 발생하는 고전계에 기인하고 있으나 그 전계는 드레인과 채널 사이에 저농도로 또는 완만한 프로파일을 가진 n+층을 형성함에 따라 전계를 감소시켜 핫캐리어효과를 완화할 수 있다. 이러한 구조를 LDD(lightly doped drain) 구조라고 하는데 이는 n- 드레인영역의 도입에 따라 전계를 낮추어 억제하고 또한 드레인방향으로 확산하는 효과로 기판전류의 발생이나 소자열화를 감소시킬 수 있다. 그러나, n- 드레인은 저농도이므로 이 영역의 저항이 기생저항으로 작용하여 드라이브전류를 감소시킨다. 따라서, n-드레인의 농도는 제어성이 양호하고 또 가능한 한 고농도로 설정할 필요가 있다. 그래서, 최근에는 RIE(reactive ion etching)에 의해 게이트측벽에 산화막을 자기정합적으로 형성하는 방법이 널리 사용되고 있다.In general, the hot carrier effect is due to the high electric field occurring in the pinch off region near the drain, but the electric field has an n + layer having a low concentration or gentle profile between the drain and the channel. As a result, the electric field can be reduced to alleviate the hot carrier effect. Such a structure is referred to as a lightly doped drain (LDD) structure, which reduces the electric field according to the introduction of the n-drain region and also diffuses in the drain direction, thereby reducing the generation of substrate current or device degradation. However, since the n-drain is low concentration, the resistance in this region acts as a parasitic resistance, thereby reducing the drive current. Therefore, the concentration of n-drain needs to be set as high as possible and controllable. Therefore, in recent years, a method of self-aligning the oxide film on the gate sidewall by reactive ion etching (RIE) has been widely used.
지금까지는 LDD 구조의 n, p 모스트랜지스터 제조방법을 도 1 내지 도 7에 도시된 바와 같이 실시하여 왔다.Until now, the n, p morph transistor manufacturing method of the LDD structure has been performed as shown in FIGS. 1 to 7.
즉, 도 1에 도시된 바와 같이, 먼저, 실리콘기판(10)의 영역 A, B 중 필드영역에 아이솔레이션층(11)을 형성하고, 아이솔레이션층(11)을 제외한 나머지 영역 A, B의 실리콘기판(10)에 게이트산화막(13)을 성장시킨다. 여기서, 영역 A, B는 n, p모스트랜지스터를 위한 실리콘기판(10)의 영역이다.That is, as shown in FIG. 1, first, an isolation layer 11 is formed in a field region among regions A and B of the silicon substrate 10, and the silicon substrates of the remaining regions A and B except the isolation layer 11 are formed. The gate oxide film 13 is grown at 10. Here, regions A and B are regions of the silicon substrate 10 for n and p morph transistors.
이어서, 게이트산화막(13)을 포함한 아이솔레이션층(11) 상에 게이트전극을 위한 도핑된 다결정실리콘층을 적층하고 이를 사진식각공정에 의해 영역 A, B 중 게이트전극(15),(16)을 위한 영역에만 남기고 그 나머지 영역의 다결정실리콘층을 제거함으로써 게이트전극(15),(16)을 형성한다.Subsequently, a doped polysilicon layer for the gate electrode is stacked on the isolation layer 11 including the gate oxide layer 13, and the photo-etch process is performed on the gate electrodes 15 and 16 of the regions A and B. FIG. The gate electrodes 15 and 16 are formed by leaving only the region and removing the polysilicon layer in the remaining region.
도 2에 도시된 바와 같이, 그런 다음, 사진공정을 이용하여 영역 B 상에만 이온주입 마스크인 감광막(17)의 패턴을 형성하고 영역 A를 노출시킨다. 저농도(n-)의 LDD영역을 위해 감광막(17)의 패턴과 게이트전극(15)을 마스크로 이용하여 n형 불순물 이온을 영역 A의 노출된 실리콘기판(10)에 이온주입한다.As shown in Fig. 2, a pattern of the photoresist film 17, which is an ion implantation mask, is formed only on the region B using the photolithography process, and then the region A is exposed. N-type impurity ions are implanted into the exposed silicon substrate 10 in the region A using the pattern of the photosensitive film 17 and the gate electrode 15 as a mask for the low concentration (n−) LDD region.
도 3에 도시된 바와 같이, 이후, 도 3의 감광막(17)의 패턴을 제거하고 나서 사진공정을 이용하여 영역 A 상에만 이온주입 마스크인 감광막(19)의 패턴을 형성하고 영역 B를 노출시킨다. 저농도(p-)의 LDD영역을 위해 감광막(19)의 패턴과 게이트전극(16)을 마스크로 이용하여 p형 불순물 이온을 영역 B의 노출된 실리콘기판(10)에 이온주입한다.As shown in FIG. 3, the pattern of the photoresist film 17 of FIG. 3 is then removed, and then a pattern of the photoresist film 19, which is an ion implantation mask, is formed only on the region A by using a photographic process, and the region B is exposed. . For the low concentration (p−) LDD region, p-type impurity ions are implanted into the exposed silicon substrate 10 in the region B by using the pattern of the photosensitive film 19 and the gate electrode 16 as a mask.
도 4에 도시된 바와 같이, 이어서, 도 4의 감광막(19)의 패턴을 제거하고 나서 게이트전극(15),(16)을 포함한 실리콘기판(10)의 전면에 절연막을 적층하고, 상기 절연막과 그 아래의 게이트산화막(13)을 에치백공정에 의해 영역 A, B의 실리콘기판(10)의 표면이 노출될 때까지 이방성 식각하여 게이트전극(15),(16)의 양측면에 스페이서(21),(22)를 형성한다.As shown in FIG. 4, after removing the pattern of the photosensitive film 19 of FIG. 4, an insulating film is laminated on the entire surface of the silicon substrate 10 including the gate electrodes 15 and 16, and the insulating film and the insulating film. The gate oxide film 13 below is anisotropically etched by the etch back process until the surface of the silicon substrate 10 in the regions A and B is exposed, so that the spacers 21 are formed on both sides of the gate electrodes 15 and 16. And (22).
도 5에 도시된 바와 같이, 그런 다음, 사진공정을 이용하여 영역 B 상에만 이온주입 마스크인 감광막(23)의 패턴을 형성하고 영역 A를 노출시킨다. 고농도(n+)의 소오스/드레인영역을 위해 감광막(23)의 패턴과 게이트전극(15)을 마스크로 이용하여 n형 불순물 이온을 영역 A의 노출된 실리콘기판(10)에 이온주입한다.As shown in FIG. 5, a pattern of the photoresist film 23, which is an ion implantation mask, is formed only on the region B using the photolithography process, and the region A is exposed. N-type impurity ions are implanted into the exposed silicon substrate 10 of the region A by using the pattern of the photoresist layer 23 and the gate electrode 15 as a mask for a high concentration (n +) source / drain region.
도 6에 도시된 바와 같이, 이후, 도 5의 감광막(23)의 패턴을 제거하고 나서 사진공정을 이용하여 영역 A 상에만 이온주입 마스크인 감광막(35)의 패턴을 형성하고 영역 B를 노출시킨다. 고농도(p+)의 소오스/드레인영역을 위해 감광막(25)의 패턴과 게이트전극(16)을 마스크로 이용하여 p형 불순물 이온을 영역 B의 노출된 실리콘기판(10)에 이온주입한다.As shown in FIG. 6, the pattern of the photoresist film 23 of FIG. 5 is then removed, and then a pattern of the photoresist film 35, which is an ion implantation mask, is formed only on the region A by using a photographic process, and the region B is exposed. . P-type impurity ions are implanted into the exposed silicon substrate 10 in the region B by using the pattern of the photoresist layer 25 and the gate electrode 16 as a mask for a high concentration (p +) source / drain region.
도 7에 도시된 바와 같이, 마지막으로, 도 6의 감광막(25)의 패턴을 제거하고 나서 상기 결과 구조물 상에 절연막(도시 안됨)을 적층한 후 열처리공정을 이용하여 기 이온주입된 이온들을 활성화함으로써 영역 A, B의 실리콘기판(10)에 LDD구조의 소오스/드레인영역(27),(29)을 자기정합적으로 형성한다.As shown in FIG. 7, finally, after removing the pattern of the photoresist layer 25 of FIG. 6, an insulating film (not shown) is stacked on the resultant structure, and then the ion implanted ions are activated using a heat treatment process. Thus, the source / drain regions 27 and 29 of the LDD structure are formed in the silicon substrate 10 of the regions A and B in a self-aligning manner.
그러나, 종래에는 이온주입공정을 이용하여 LDD구조의 소오스/드레인영역을 형성하기 때문에 n, p모스트랜지스터에 각각 해당하는 별개의 마스크를 필요로 한다. 이로써, 제조공정이 복잡하고 제조비용이 높은 문제점이 있다.However, since the source / drain regions of the LDD structure are conventionally formed by using an ion implantation process, separate masks corresponding to n and p morph transistors are required. Thus, there is a problem in that the manufacturing process is complicated and the manufacturing cost is high.
따라서, 본 발명의 목적은 제조공정이 단순화하고 제조비용이 절감 가능하도록 한 반도체소자 제조방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device, which simplifies the manufacturing process and reduces manufacturing costs.
도 1 내지 도 7은 종래 기술에 의한 LDD 구조의 n, p 모스트랜지스터 제조방법을 나타낸 공정도.1 to 7 is a process chart showing a n, p morph transistor manufacturing method of the LDD structure according to the prior art.
도 8 내지 도 14는 본 발명에 의한 반도체소자 제조방법에 적용된 LDD 구조의 n, p 모스트랜지스터 제조방법을 나타낸 공정도.8 to 14 are process charts showing n, p morph transistor manufacturing method of the LDD structure applied to the semiconductor device manufacturing method according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자 제조방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
제 1 도전형과 제 2 도전형의 모스트랜지스터를 위한 실리콘기판의 영역에 게이트산화막을 형성하고 그 위에 게이트전극을 선택적으로 형성하는 단계;Forming a gate oxide film in a region of the silicon substrate for the first and second conductivity type MOS transistors, and selectively forming a gate electrode thereon;
상기 게이트산화막의 양측벽에 절연막 스페이서를 형성하는 단계;Forming insulating film spacers on both sidewalls of the gate oxide film;
상기 절연막 스페이서의 측벽에 제 1 도전형의 불순물이 도핑된 다결정실리콘층 스페이서를 형성하는 단계;Forming a polysilicon layer spacer doped with an impurity of a first conductivity type on a sidewall of the insulation spacer;
상기 다결정실리콘층 스페이서의 아래에 위치한 실리콘기판에 제 1 도전형 모스트랜지스터의 소오스/드레인 확장영역을 형성함과 아울러 제 2 모스트랜지스터의 펀치스루 스토퍼를 형성하는 단계를 포함하는 것을 특징으로 한다.And forming a source / drain extension region of the first conductivity type MOS transistor on the silicon substrate positioned under the polysilicon layer spacer and forming a punch-through stopper of the second MOS transistor.
바람직하게는 상기 다결정실리콘층 스페이서를 상기 제 1 도전형 불순물을 인시튜상태로 도핑한다. 또한, 상기 제 1 도전형 불순물로서 p형과 n형 중 어느 하나의 불순물을 인시튜상태로 도핑할 수 있다.Preferably, the polysilicon layer spacer is doped with the first conductivity type impurities in situ. In addition, any one of p-type and n-type impurities may be doped in situ as the first conductivity type impurity.
따라서, 본 발명은 이온주입공정 대신에 인시튜상태로 도핑된 다결정실리콘층 스페이서를 이용하여 LDD구조의 n, p 모스트랜지스터를 형성함으로써 공정단순화을 이루어 반도체소자의 특성 안정화와 함께 제조원가 절감을 얻을 수 있다.Therefore, the present invention can simplify the process by forming n, p morph transistors of LDD structures using in-situ doped polysilicon layer spacers instead of the ion implantation process, thereby achieving the stabilization of the characteristics of the semiconductor device and reducing the manufacturing cost. .
이하, 본 발명에 의한 반도체소자 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구조와 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same function as the conventional part.
도 8 내지 도 14는 본 발명에 의한 반도체소자의 제조방법에 적용된 LDD 구조의 n, p 모스트랜지스터 제조방법을 나타낸 공정도이다.8 to 14 are process diagrams showing n, p morph transistor manufacturing method of the LDD structure applied to the semiconductor device manufacturing method according to the present invention.
도 8을 참조하면, 먼저, 실리콘기판(10)의 영역 A, B 중 필드영역에 아이솔레이션층(11)을 형성하고, 아이솔레이션층(11)을 제외한 나머지 영역 A, B의 실리콘기판(10)에 게이트산화막(13)을 성장시킨다. 여기서, 영역 A는 제 1 도전형인 n 모스트랜지스터를 위한 실리콘기판(10)의 영역이고, 영역 B는 제2 도전형인 p 모스트랜지스터를 위한 실리콘기판(10)의 영역이다.Referring to FIG. 8, first, an isolation layer 11 is formed in a field region among regions A and B of the silicon substrate 10, and the silicon substrate 10 in the remaining regions A and B except the isolation layer 11 is formed. The gate oxide film 13 is grown. Here, the region A is the region of the silicon substrate 10 for the n MOS transistor of the first conductivity type, and the region B is the region of the silicon substrate 10 for the p MOS transistor of the second conductivity type.
이어서, 게이트산화막(13)을 포함한 아이솔레이션층(11) 상에 게이트전극을 위한 도핑된 다결정실리콘층을 적층하고 이를 사진식각공정에 의해 영역 A, B 중 게이트전극(15),(16)을 위한 영역에만 남기고 그 나머지 영역의 다결정실리콘층을 제거함으로써 게이트전극(15),(16)을 형성한다.Subsequently, a doped polysilicon layer for the gate electrode is stacked on the isolation layer 11 including the gate oxide layer 13, and the photo-etch process is performed on the gate electrodes 15 and 16 of the regions A and B. FIG. The gate electrodes 15 and 16 are formed by leaving only the region and removing the polysilicon layer in the remaining region.
그런 다음, 게이트전극(15),(16)을 포함한 실리콘기판(10)의 전면에 절연막, 예를 들어 산화막을 적층하고, 상기 절연막과 그 아래의 게이트산화막(13)을 에치백공정에 의해 실리콘기판(10)의 표면이 노출될 때까지 이방성 식각하여 게이트전극(15),(16)의 양측면에 스페이서(21),(22)를 형성한다.Then, an insulating film, for example, an oxide film is stacked on the entire surface of the silicon substrate 10 including the gate electrodes 15 and 16, and the insulating film and the gate oxide film 13 thereunder are etched back by silicon etching. The spacers 21 and 22 are formed on both sides of the gate electrodes 15 and 16 by anisotropic etching until the surface of the substrate 10 is exposed.
도 9에 도시된 바와 같이, 이후, LDD구조의 트랜지스터를 형성하기 위해 인시튜(in-situ) 상태로 n형 도펀트인 포스핀(phosphine)이 도핑되는 다결정실리콘층(31)을 영역 A, B의 상기 결과 구조물 상에 적층한다.As shown in FIG. 9, regions A and B are then formed with a polysilicon layer 31 doped with an n-type dopant phosphine in-situ to form an LDD transistor. Lay on the resulting structure.
이와 달리, LDD구조의 트랜지스터를 형성하기 위해 인시튜(in-situ) 상태로 p형 도펀트가 도핑되는 다결정실리콘층을 영역 A, B의 상기 결과 구조물 상에 적층할 수도 있다.Alternatively, a polysilicon layer doped with a p-type dopant in-situ to form a transistor having an LDD structure may be stacked on the resultant structures of regions A and B.
도 10에 도시된 바와 같이, 이어서, 다결정실리콘층(31)을 에치백공정에 의해 영역 A, B의 실리콘기판(10)이 노출될 때까지 이방성 식각하여 스페이서(21),(22)의 양측면에 다결정실리콘층의 스페이서(33),(34)를 형성한다.As shown in FIG. 10, the polysilicon layer 31 is then anisotropically etched until the silicon substrate 10 of the regions A and B is exposed by an etch back process, so that both sides of the spacers 21 and 22 are etched. The spacers 33 and 34 of the polysilicon layer are formed on the substrate.
도 11에 도시된 바와 같이, LDD구조의 트랜지스터를 형성하기 위해 어닐링공정을 이용하여 스페이서(33),(34)의 도펀트를 그 아래의 실리콘기판(10)으로 확산하여 n모스트랜지스터의 소오스/드레인 확장영역(35)을 형성함과 아울러 p모스트랜지스터의 펀치스루 스토퍼(36)를 형성한다.As shown in FIG. 11, the dopants of the spacers 33 and 34 are diffused into the silicon substrate 10 below by using an annealing process to form an LDD structure transistor. The extension region 35 is formed, and the punch-through stopper 36 of the p MOS transistor is formed.
따라서, 본 발명은 LDD구조를 위한 n모스트랜지스터의 소오스/드레인 확장영역 및 p모스트랜지스터의 펀치스루 스토퍼를 형성하는 종래의 사진공정과 이온주입공정을 대체할 수 있으므로 제조공정이 단순화되고 나아가 안정된 소오스/드레인 확장영역의 접합 깊이와 길이를 제어할 수 있다. 이는 반도체소자의 특성 안정화를 가져온다.Therefore, the present invention can replace the conventional photolithography process and ion implantation process of forming the source / drain extension region of the n-morph transistor for the LDD structure and the punch-through stopper of the p-MOS transistor, thus simplifying the manufacturing process and further securing a stable source. You can control the junction depth and length of the drain extension area. This brings about stabilization of characteristics of the semiconductor device.
또한, 본 발명은 듀얼 게이트산화막을 적용한 제조공정에서 얇은 게이트산화막과 두꺼운 게이트산화막의 문턱전압과, 드레인전류, 항복전압과 같은 트랜지스터와 관련한 전기적 테스트 변수를 다르게 관리하는 경우에 사진공정과 이온주입공정의 스텝을 단축할 수 있다. 이로써, 제조공정의 안정화와 더불어 공정 단순화에 따른 생산성 향상이 가능하다.In addition, the present invention is a photo process and an ion implantation process in the case of managing the electrical test parameters related to the transistor, such as the threshold voltage, drain current, breakdown voltage of the thin gate oxide and thick gate oxide in the manufacturing process applying the dual gate oxide film differently The step of can be shortened. As a result, it is possible to improve productivity by stabilizing the manufacturing process and simplifying the process.
한편, LDD구조의 트랜지스터를 형성하기 위해 인시튜(in-situ) 상태로 p형 도펀트가 도핑되는 다결정실리콘층의 스페이서를 이용하는 경우, p모스트랜지스터의 소오스/드레인 확장영역을 형성함과 아울러 n모스트랜지스터의 펀치스루 스토퍼를 형성할 수도 있다.On the other hand, in the case of using the spacer of the polysilicon layer doped with the p-type dopant in-situ to form the transistor of the LDD structure, the source / drain extension region of the p-MOS transistor is formed and the n-MOS The punch-through stopper of the transistor may be formed.
도 12에 도시된 바와 같이, 그런 다음, 사진공정을 이용하여 영역 B 상에만 이온주입 마스크인 감광막(37)의 패턴을 형성하고 영역 A를 노출시킨다. 고농도(n+)의 소오스/드레인영역을 위해 감광막(37)의 패턴과 게이트전극(15) 및 스페이서(21),(33)을 마스크로 이용하여 n형 불순물 이온을 영역 A의 노출된 실리콘기판(10)에 이온주입한다.As shown in Fig. 12, a pattern of the photoresist film 37, which is an ion implantation mask, is formed only on the region B using the photolithography process, and then the region A is exposed. For the high concentration (n +) source / drain regions, the n-type impurity ions are exposed to the silicon substrate of the region A by using the pattern of the photoresist layer 37 and the gate electrodes 15 and the spacers 21 and 33 as masks. 10) Ion implantation.
도 13에 도시된 바와 같이, 이후, 도 12의 감광막(37)의 패턴을 제거하고 나서 사진공정을 이용하여 영역 A 상에만 이온주입 마스크인 감광막(39)의 패턴을 형성하고 영역 B를 노출시킨다. 고농도(p+)의 소오스/드레인영역을 위해 감광막(39)의 패턴과 게이트전극(16) 및 스페이서(22),(34)를 마스크로 이용하여 p형 불순물 이온을 영역 B의 노출된 실리콘기판(10)에 이온주입한다.As shown in FIG. 13, after that, the pattern of the photosensitive film 37 of FIG. 12 is removed, and then a pattern of the photosensitive film 39 which is an ion implantation mask is formed only on the region A using the photolithography process, and the region B is exposed. . For the high concentration (p +) source / drain region, the p-type impurity ions are exposed to the silicon substrate of the region B by using the pattern of the photoresist layer 39 and the gate electrodes 16 and the spacers 22 and 34 as masks. 10) Ion implantation.
도 14에 도시된 바와 같이, 마지막으로, 도 13의 감광막(39)의 패턴을 제거하고 나서 상기 결과 구조물 상에 절연막(도시 안됨)을 적층한 후 열처리공정을 이용하여 기 이온주입된 이온들을 활성화함으로써 영역 A, B의 실리콘기판(10)에 LDD구조의 소오스/드레인영역(41),(43)을 자기정합적으로 형성한다.As shown in FIG. 14, finally, after removing the pattern of the photoresist film 39 of FIG. 13, an insulating film (not shown) is stacked on the resultant structure, and then the ion implanted ions are activated using a heat treatment process. As a result, the source / drain regions 41 and 43 of the LDD structure are formed in the silicon substrate 10 of the regions A and B in a self-aligning manner.
이상에서 살펴본 바와 같이, 본 발명에 의하면, n, p모스트랜지스터를 위한 영역의 실리콘기판에 게이트산화막과 그 위에 게이트전극을 형성하고, 게이트전극의 측벽에 산화막 스페이서를 형성하고, 산화막 스페이서의 측벽에 인시튜(in-situ) 상태로 도핑된 다결정실리콘층의 스페이서를 형성하고 이를 확산소스로 이용하여 n모스트랜지스터의 소오스/드레인 확장영역을 형성함과 아울러 p모스트랜지스터의 펀치스루 스토퍼를 형성한다. 이후, 각각의 이온주입공정을 이용하여 n, p모스트랜지스터를 위한 고농도의 소오스/드레인영역을 실리콘기판에 형성한다.As described above, according to the present invention, a gate oxide film and a gate electrode are formed on a silicon substrate in a region for n and p morph transistors, an oxide spacer is formed on a sidewall of the gate electrode, and a sidewall of the oxide spacer is formed on a sidewall of the oxide spacer. The spacer of the doped polysilicon layer is formed in-situ state, and the source / drain extension region of the n MOS transistor is formed using the spacer as a diffusion source, and the punch-through stopper of the p MOS transistor is formed. Subsequently, high concentration source / drain regions for n and p morph transistors are formed on the silicon substrate by using each ion implantation process.
따라서, 본 발명은 인시튜 도핑된 다결정실리콘층 스페이서를 이용하여 소오스/드레인 확장영역과 펀치스루 스토퍼를 동시에 형성하므로 이온주입공정을 이용하는 종래에 비하여 제조공정을 단순화하고 제조비용을 절감할 수 있다.Therefore, the present invention simultaneously forms a source / drain extension region and a punch-through stopper using an in-situ doped polysilicon layer spacer, thereby simplifying the manufacturing process and reducing the manufacturing cost as compared with the conventional ion implantation process.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990036202A KR20010019663A (en) | 1999-08-30 | 1999-08-30 | Method for manufacturing semiconductor device |
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| KR1019990036202A KR20010019663A (en) | 1999-08-30 | 1999-08-30 | Method for manufacturing semiconductor device |
Publications (1)
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|---|---|
| KR20010019663A true KR20010019663A (en) | 2001-03-15 |
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ID=19609159
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010019663A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100973091B1 (en) * | 2003-02-24 | 2010-07-29 | 매그나칩 반도체 유한회사 | Method for manufacturing of mos transistor |
-
1999
- 1999-08-30 KR KR1019990036202A patent/KR20010019663A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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