KR101099560B1 - Method for manufacturing high voltage transistor - Google Patents

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Abstract

본 발명은 항복 전압(BVdss) 및 오프 전류(Ioff) 특성을 향상시키기 위한 고전압 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 방법은, 고전압 웰이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 표면내에 선택적으로 불순물을 이온주입한 후, 열확산 공정을 수행하여 각각의 드리프트 영역을 형성하는 단계; 상기 반도체 기판에 소자영역을 한정하는 필드 산화막을 형성하는 단계; 상기 드리프트 영역 사이의 기판 상에 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴의 양측 하부의 드리프트 영역에 선택적으로 산화막을 형성하는 단계; 상기 게이트 전극 패턴의 양측벽에 스페이서를 형성하는 단계; 및 상기 결과의 기판 표면내에 선택적으로 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다. The present invention discloses a method of manufacturing a high voltage transistor for improving breakdown voltage BVdss and off current Ioff characteristics. The disclosed method includes providing a semiconductor substrate equipped with a high voltage well; Selectively implanting impurities into the surface of the semiconductor substrate, and then performing a thermal diffusion process to form respective drift regions; Forming a field oxide film on the semiconductor substrate, the field oxide film defining a device region; Forming a gate electrode pattern on the substrate between the drift regions; Selectively forming an oxide film on drift regions under both sides of the gate electrode pattern; Forming spacers on both sidewalls of the gate electrode pattern; And selectively implanting high concentration impurities into the resulting substrate surface to form source / drain regions.

Description

고전압 트랜지스터 제조방법{METHOD FOR MANUFACTURING HIGH VOLTAGE TRANSISTOR}High voltage transistor manufacturing method {METHOD FOR MANUFACTURING HIGH VOLTAGE TRANSISTOR}

도 1a 내지 도 1c는 종래의 기술에 따른 고전압 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.1A to 1C are cross-sectional views illustrating processes for manufacturing a high voltage transistor according to the related art.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 고전압 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.2A through 2D are cross-sectional views of processes for describing a method of manufacturing a high voltage transistor according to an exemplary embodiment of the present invention.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

30 : 반도체 기판 31 : 감광막패턴30 semiconductor substrate 31 photosensitive film pattern

32 : 드리프트 영역 33 : 필드 산화막32: drift region 33: field oxide film

34 : 게이트 산화막 35 : 게이트 폴리실리콘막34: gate oxide film 35: gate polysilicon film

36 : 게이트 전극 패턴 37 : 산화막36: gate electrode pattern 37: oxide film

38 : 스페이서 39, 40 : 소오스/드레인 영역38: spacer 39, 40: source / drain region

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 항복 전압(BVdss) 및 오프 전류(Ioff) 특성을 향상시키기 위한 고전압 트랜지스터 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a high voltage transistor for improving breakdown voltage (BVdss) and off current (Ioff) characteristics.

일반적인 고전압 트랜지스터(High Voltage Transistor)는 애벌런치 접합 브레이크다운 전압(Avalanch Breakdown Voltage)을 향상시키기 위하여 고농도의 불순물로 도핑(Dopping)된 소오스/드레인(Source/Drain) 영역과 저농도의 불순물로 도핑된 드리프트(Drift) 영역을 형성하여 DDD(Double Diffused Drain) 접합 구조를 사용하고 있다. Typical high voltage transistors are source / drain regions doped with high concentrations of impurities and drift doped with low concentrations of impurities to improve the avalanche junction breakdown voltage. A (Drift) region is formed to use a double diffused drain (DDD) junction structure.

한편, 상기 드리프트 영역은 접합 깊이(Junction Depth)를 깊게 형성하여 전계(Electric Field)를 분산시킴으로서 전계 집중에 의한 접합 항복 전압(Breakdown Voltage)을 증가시키고 있다. On the other hand, the drift region increases the junction breakdown voltage due to electric field concentration by dispersing an electric field by forming a junction depth deep.

이러한 DDD(Double Diffused Drain) 접합 구조를 이용한 종래의 고전압 트랜지스터 제조방법에 대하여 도 1a 내지 도 1c를 참조하여 간략하게 설명하면 다음과 같다. A conventional method of manufacturing a high voltage transistor using a double diffused drain (DDD) junction structure will be briefly described with reference to FIGS. 1A to 1C.

도 1a 내지 도 1c는 종래의 고전압 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.1A to 1C are cross-sectional views of processes for explaining a conventional method of manufacturing a high voltage transistor.

종래의 고전압 트랜지스터 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 고전압 웰(High Voltage Well)(미도시)이 구비된 반도체 기판(10)을 제공한다. 그런다음, 상기 반도체 기판(10) 상에 드리프트(Drift) 형성영역(미도시)을 한정하는 감광막패턴(11)을 형성한다. 이어서, 상기 감광막패턴(11)을 이온주입 마스크로 이용하여 상기 반도체 기판(10)의 전면에 불순물을 이온주입한 후, 열확산 공정을 수행하여 상기 불순물을 확산시켜 상기 반도체 기판(10)의 표면내에 각각의 드리프트(Drift) 영역(12)을 형성한다. A conventional high voltage transistor manufacturing method, as shown in FIG. 1A, first provides a semiconductor substrate 10 provided with a high voltage well (not shown). Then, a photoresist pattern 11 defining a drift forming region (not shown) is formed on the semiconductor substrate 10. Subsequently, an ion is implanted into the entire surface of the semiconductor substrate 10 using the photoresist pattern 11 as an ion implantation mask, and then a thermal diffusion process is performed to diffuse the impurity into the surface of the semiconductor substrate 10. Each drift region 12 is formed.

그런다음, 도 1b에 도시된 바와 같이, 상기 감광막패턴을 제거한 후, 상기 반도체 기판(10)에 로코스(LOCOS : Local Oxidation of Silicon) 공정에 의해 소자영역(미도시)을 한정하는 필드 산화막(13)을 형성한다. 그리고나서, 상기 결과물 상에 게이트 산화막(14) 및 게이트 폴리실리콘막(15)을 차례로 형성한다. Next, as shown in FIG. 1B, after removing the photoresist pattern, a field oxide film (not shown) defining a device region (not shown) is formed on the semiconductor substrate 10 by a LOCOS (Local Oxidation of Silicon) process. 13). Then, the gate oxide film 14 and the gate polysilicon film 15 are sequentially formed on the resultant.

이어서, 도 1c에 도시된 바와 같이, 상기 게이트 폴리실리콘막(15) 및 게이트 산화막(14)을 선택적으로 식각하여 상기 드리프트 영역(12) 사이의 기판(10) 상에 게이트 전극 패턴(16)을 형성한다. Subsequently, as illustrated in FIG. 1C, the gate polysilicon layer 15 and the gate oxide layer 14 may be selectively etched to form a gate electrode pattern 16 on the substrate 10 between the drift regions 12. Form.

다음으로, 상기 게이트 전극 패턴(16)의 양측벽에 스페이서(17)를 형성한다. 이후, 상기 결과의 반도체 기판(10) 표면내에 선택적으로 고농도 불순물을 이온주입하여 상기 드리프트 영역(12) 내에 소오스/드레인 영역(18, 19)을 형성한다. Next, spacers 17 are formed on both sidewalls of the gate electrode pattern 16. Thereafter, a high concentration of impurities are selectively implanted into the surface of the resulting semiconductor substrate 10 to form source / drain regions 18 and 19 in the drift region 12.

그러나, 종래의 기술에서는 게이트 전극 패턴 양측의 기판에 바로 드리프트 영역이 형성되어 있기 때문에 직렬(Series) 저항이 작아져서 항복 전압(BVdss) 및 오프 전류(Ioff) 특성이 저하되는 문제점이 발생된다.However, in the related art, since the drift region is formed directly on the substrates on both sides of the gate electrode pattern, the series resistance becomes small, resulting in a problem that the breakdown voltage BVdss and the off current Ioff characteristics are deteriorated.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 게이트 전극 패턴 양측의 기판에 바로 드리프트 영역이 형성되어 있는 것으로 인해 항복 전압 및 오프 전류 특성이 저하되는 것을 방지할 수 있는 고전압 트랜지스터 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and the high voltage transistor can be prevented from deteriorating the breakdown voltage and off current characteristics due to the drift region is formed directly on the substrate on both sides of the gate electrode pattern. The purpose is to provide a method.

상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 고전압 트랜지스터 제조방법은, 고전압 웰이 구비된 반도체 기판을 제공하는 단계, 상기 반도체 기판의 표면내에 선택적으로 불순물을 이온주입한 후, 열확산 공정을 수행하여 각각의 드리프트 영역을 형성하는 단계, 상기 반도체 기판에 소자영역을 한정하는 필드 산화막을 형성하는 단계, 상기 드리프트 영역 사이의 기판 상에 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴의 양측 하부의 드리프트 영역에 O2 이온주입 공정을 실시하여 선택적으로 산화막을 형성하는 단계, 상기 게이트 전극 패턴의 양측벽에 스페이서를 형성하는 단계 및 상기 반도체 기판 표면내에 선택적으로 고농도 불순물을 이온주입하여 상기 산화막과 일정 간격 이격된 소오스/드레인 영역을 형성하는 단계를 포함한다. In the method of manufacturing a high voltage transistor according to an embodiment of the present invention for achieving the above object, the step of providing a semiconductor substrate provided with a high voltage well, after ion implantation selectively into the surface of the semiconductor substrate, a thermal diffusion process Forming respective drift regions, forming a field oxide film defining a device region on the semiconductor substrate, forming a gate electrode pattern on the substrate between the drift regions, and both sides of the gate electrode pattern. Selectively forming an oxide film by performing an O2 ion implantation process on a lower drift region, forming a spacer on both sidewalls of the gate electrode pattern, and selectively implanting a high concentration of impurities into the surface of the semiconductor substrate to To form source / drain regions spaced apart It includes the system.

여기서, 상기 산화막은 상기 게이트 전극 패턴에 인접하는 상기 드리프트 영역의 일측에 형성하거나, 상기 드리프트 영역의 중간측에 형성한다. Here, the oxide film is formed on one side of the drift region adjacent to the gate electrode pattern or on the middle side of the drift region.

본 발명에 따르면, 드리프트 영역 내의 소정 부분에 선택적으로 산화막을 형성하여 직렬(Series) 저항을 증가시키고, 이를 통해, 실제 채널에 가해지는 바이어스(Bias)를 감소시켜 항복 전압(BVdss) 및 오프 전류(Ioff) 특성을 향상시킬 수 있다. According to the present invention, an oxide film is selectively formed in a predetermined portion of the drift region to increase the series resistance, thereby reducing the bias applied to the actual channel, thereby reducing the breakdown voltage BVdss and the off current ( Ioff) characteristics can be improved.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 고전압 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.2A through 2D are cross-sectional views illustrating processes of manufacturing a high voltage transistor according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 고전압 트랜지스터 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 고전압 웰(High Voltage Well)(미도시)이 구비된 반도체 기판(30)을 제공한다. 다음으로, 상기 반도체 기판(30) 상에 드리프트(Drift) 형성영역(미도시)을 한정하는 감광막패턴(31)을 형성한다. In the method of manufacturing a high voltage transistor according to an exemplary embodiment of the present invention, as shown in FIG. 2A, first, a semiconductor substrate 30 having a high voltage well (not shown) is provided. Next, a photosensitive film pattern 31 defining a drift forming area (not shown) is formed on the semiconductor substrate 30.

이어서, 상기 감광막패턴(31)을 이온주입 마스크로 이용하여 상기 반도체 기판(30)의 전면에 불순물을 이온주입한 후, 열확산 공정을 수행하여 상기 불순물을 확산시켜 상기 반도체 기판(30)의 표면내에 드리프트(Drift) 영역(32)을 형성한다. Subsequently, an ion is implanted into the entire surface of the semiconductor substrate 30 using the photoresist pattern 31 as an ion implantation mask, and then a thermal diffusion process is performed to diffuse the impurities into the surface of the semiconductor substrate 30. The drift region 32 is formed.

그런다음, 도 2b에 도시된 바와 같이, 상기 감광막패턴을 제거한 후, 상기 반도체 기판(30)의 일정 영역에 소자격리를 위해 로코스(LOCOS : Local Oxidation of Silicon) 공정에 의해 필드 산화막(33)을 형성한다. 그리고나서, 상기 결과물 상에 게이트 산화막(34) 및 게이트 폴리실리콘막(35)을 차례로 형성한다. Then, as shown in FIG. 2B, after removing the photoresist pattern, the field oxide layer 33 is subjected to a local oxide of silicon (LOCOS) process to isolate a device in a predetermined region of the semiconductor substrate 30. To form. Then, a gate oxide film 34 and a gate polysilicon film 35 are sequentially formed on the resultant.

이어서, 도 2c에 도시된 바와 같이, 상기 게이트 폴리실리콘막(35) 및 게이트 산화막(34)을 선택적으로 식각하여 상기 드리프트 영역(32) 사이의 기판(30) 상에 게이트 전극 패턴(36)을 형성한다. Subsequently, as shown in FIG. 2C, the gate polysilicon layer 35 and the gate oxide layer 34 are selectively etched to form the gate electrode pattern 36 on the substrate 30 between the drift regions 32. Form.

다음으로, 상기 게이트 전극 패턴(36)의 양측 하부의 드리프트 영역(32)에 선택적으로 O2 이온주입 공정을 실시하여 산화막(37)을 형성한다. 이때, 상기 산화막(37)은 상기 게이트 전극 패턴(36)에 인접하는 드리프트 영역(32)의 일측에 형성하거나, 상기 드리프트 영역(32)의 중간측에 형성한다. Next, an oxide film 37 is formed by selectively performing an O 2 ion implantation process on the drift regions 32 below both sides of the gate electrode pattern 36. In this case, the oxide layer 37 is formed on one side of the drift region 32 adjacent to the gate electrode pattern 36 or on the middle side of the drift region 32.

여기서, 상기 산화막(37)은 직렬(Series) 저항을 증가시키는데, 이는 드레인(Drain)에 바이어스(Bias) 전압이 인가될 때에, 실제 채널(Channel)에는 상기 산화막(37)에 의해 증가된 저항에 걸리는 전압만큼 감소되어 바이어스가 인가되기 때문에 항복 전압(BVdss) 및 오프 전류(Ioff) 특성이 개선된다. 즉, 상기 산화막(37)은 실제 채널에 상대적으로 낮은 바이어스가 가해지도록 하여 항복 전압(BVdss) 및 오프 전류(Ioff) 특성을 개선시켜주는 역할을 한다. Here, the oxide layer 37 increases the series resistance. When the bias voltage is applied to the drain, the oxide layer 37 is applied to the resistance increased by the oxide layer 37 in the actual channel. The breakdown voltage BVdss and the off current Ioff characteristics are improved because the bias is applied by decreasing the applied voltage. That is, the oxide layer 37 serves to improve the breakdown voltage BVdss and the off current Ioff by applying a relatively low bias to the actual channel.

그리고나서, 도 2d에 도시된 바와 같이, 상기 게이트 전극 패턴(36)의 양측벽에 스페이서(38)를 형성한다. 이후, 상기 결과의 반도체 기판(30) 표면내에 선택적으로 고농도 불순물을 이온주입하여 상기 드리프트 영역(32) 내에 소오스/드레인 영역(39, 40)을 형성한다. Then, as illustrated in FIG. 2D, spacers 38 are formed on both sidewalls of the gate electrode pattern 36. Thereafter, a high concentration of impurities are selectively implanted into the surface of the resultant semiconductor substrate 30 to form source / drain regions 39 and 40 in the drift region 32.

이상에서와 같이, 본 발명은 고전압 트랜지스터를 제조함에 있어서, 게이트 전극 패턴의 양측 하부에 형성된 드리프트 영역 내의 소정 부분에 선택적으로 O2 이온주입 공정을 통한 산화막을 형성함으로써 직렬(Series) 저항을 증가시키고, 이를 통해, 실제 채널에 가해지는 바이어스(Bias)를 감소시켜 항복 전압(BVdss) 및 오프 전류(Ioff) 특성을 향상시킬 수 있다. As described above, in manufacturing the high voltage transistor, the series resistance is increased by selectively forming an oxide film through an O 2 ion implantation process in a predetermined portion in the drift region formed on both lower sides of the gate electrode pattern, As a result, the breakdown voltage BVdss and the off current Ioff may be improved by reducing the bias applied to the actual channel.

Claims (4)

고전압 웰이 구비된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate with a high voltage well; 상기 반도체 기판의 표면내에 선택적으로 불순물을 이온주입한 후, 열확산 공정을 수행하여 각각의 드리프트 영역을 형성하는 단계; Selectively implanting impurities into the surface of the semiconductor substrate, and then performing a thermal diffusion process to form respective drift regions; 상기 반도체 기판에 소자영역을 한정하는 필드 산화막을 형성하는 단계;Forming a field oxide film on the semiconductor substrate, the field oxide film defining a device region; 상기 드리프트 영역 사이의 기판 상에 게이트 전극 패턴을 형성하는 단계;Forming a gate electrode pattern on the substrate between the drift regions; 상기 게이트 전극 패턴의 양측 하부의 드리프트 영역에 O2 이온주입 공정을 실시하여 선택적으로 산화막을 형성하는 단계;Selectively forming an oxide film by performing an O2 ion implantation process on drift regions under both sides of the gate electrode pattern; 상기 게이트 전극 패턴의 양측벽에 스페이서를 형성하는 단계; 및Forming spacers on both sidewalls of the gate electrode pattern; And 상기 반도체 기판 표면내에 선택적으로 고농도 불순물을 이온주입하여 상기 산화막과 일정 간격 이격된 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.And selectively implanting a high concentration of impurities into a surface of the semiconductor substrate to form a source / drain region spaced apart from the oxide film at a predetermined interval. 삭제delete 제 1항에 있어서, 상기 산화막은 상기 게이트 전극 패턴에 인접하는 상기 드리프트 영역의 일측에 형성하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.The method of claim 1, wherein the oxide layer is formed on one side of the drift region adjacent to the gate electrode pattern. 제 1항에 있어서, 상기 산화막은 상기 드리프트 영역의 중간측에 형성하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.The method of claim 1, wherein the oxide film is formed at an intermediate side of the drift region.
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US20020084490A1 (en) * 2001-01-03 2002-07-04 Ming-Dou Ker ESD protection networks with NMOS-bound or PMOS-bound diode structures in a shallow-trench-isolation (STI) CMOS process

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