KR100958623B1 - Method for measuring depth of depletion region in trasistor, pattern for measuring the depth, and method for manufacturing the pattern - Google Patents

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Abstract

트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 패턴의 제조 방법이 개시된다. 이 측정 방법은, 반도체 기판 상에 형성된 게이트와 연결된 제1 패드 및 반도체 기판과 연결된 제2 패드를 이용하여, 트랜지스터의 구동 전압 및 누적 전압에서 제1 및 제2 커패시턴스들을 각각 측정하는 단계와, 오픈된 제3 패드 및 반도체 기판과 연결된 제4 패드를 이용하여, 구동 전압 및 누적 전압에서 제3 및 제4 커패시턴스들을 각각 측정하는 단계 및 제1 내지 제4 커패시턴스들을 이용하여 트랜지스터의 공핍층의 깊이를 산출하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 두 가지 타입의 측정 패턴에 따른 네 개의 패드들을 이용하여 네 개의 커패시턴스들을 산출하고, 산출된 네 개의 커패시턴스들을 이용하여 공핍층의 깊이를 산출하므로, 패드에 의해 야기되는 기생 커패시턴스의 오차의 영향을 최소화시키면서 공핍층의 깊이를 보다 정확하게 측정할 수 있고, 공정 기술 개발 및 제품 개발에 공핍층의 정확한 깊이가 이용될 수 있도록 하여 즉, 트랜지스터의 특성을 정밀하게 분석 및 산출할 수 있도록 하는 효과를 갖는다.Disclosed are a method of measuring a depletion layer depth of a transistor, a measurement pattern, and a method of manufacturing the pattern. The measuring method includes measuring first and second capacitances at a driving voltage and a cumulative voltage of a transistor, respectively, using a first pad connected to a gate formed on a semiconductor substrate and a second pad connected to a semiconductor substrate; Measuring the third and fourth capacitances at the driving voltage and the accumulated voltage, respectively, using the third pad and the fourth pad connected to the semiconductor substrate, and using the first to fourth capacitances to determine the depth of the depletion layer of the transistor. It is characterized by comprising the step of calculating. Therefore, four capacitances are calculated using four pads according to two types of measurement patterns, and the depths of the depletion layer are calculated using the calculated four capacitances, and thus the influence of the parasitic capacitance error caused by the pads is obtained. It is possible to measure the depth of the depletion layer more accurately while minimizing the efficiency of the depletion layer, and to use the accurate depth of the depletion layer for process technology development and product development, that is, to accurately analyze and calculate the characteristics of the transistor. Have

트랜지스터, 공핍층, 깊이, 측정 Transistor, Depletion Layer, Depth, Measurement

Description

트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 그 패턴의 제조 방법{Method for measuring depth of depletion region in trasistor, pattern for measuring the depth, and method for manufacturing the pattern}Method for measuring depth of depletion layer of transistor, measuring pattern and method for manufacturing the pattern {Method for measuring depth of depletion region in trasistor, pattern for measuring the depth, and method for manufacturing the pattern}

본 발명은 트랜지스터와 같은 반도체 소자에 관한 것으로서, 특히, 트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 패턴의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices such as transistors, and more particularly, to a method for measuring a depletion layer depth of a transistor, a measurement pattern, and a method for manufacturing the pattern.

반도체 소자의 모스(MOS:Metal Oxide Semiconductor) 트랜지스터는 다음과 같이 제작된다.A metal oxide semiconductor (MOS) transistor of a semiconductor device is manufactured as follows.

먼저, 반도체 기판(미도시)에 웰 영역(미도시)을 형성하고, 웰 영역을 포함하는 반도체 기판의 상부 전면에 게이트 절연층(미도시)과 폴리 실리콘(미도시)을 순차적으로 적층하여 형성한다. 이때, 사진 및 식각 공정에 의해 게이트 절연층과 폴리 실리콘을 패터닝하여 게이트 절연막과 게이트로 이루어지는 게이트 패턴을 형성한다. 이후, 게이트 패턴을 마스크로 이용하는 이온 주입 공정을 수행하여, 소스/드레인 영역(미도시)을 형성한다. 이후, 게이트, 소스 및 드레인 영역을 포함하는 반도체 기판의 전면에 층간 절연층(미도시)을 형성하고, 층간 절연층의 비아 홀에 금속을 매립하여 콘텍 플러그(미도시)를 형성하고, 플러그의 상부에 금속 배 선(미도시)을 형성한다.First, a well region (not shown) is formed on a semiconductor substrate (not shown), and a gate insulating layer (not shown) and polysilicon (not shown) are sequentially formed on an upper front surface of the semiconductor substrate including the well region. do. In this case, the gate insulating layer and the polysilicon are patterned by photolithography and etching to form a gate pattern including the gate insulating layer and the gate. Thereafter, an ion implantation process using a gate pattern as a mask is performed to form a source / drain region (not shown). Subsequently, an interlayer insulating layer (not shown) is formed on the entire surface of the semiconductor substrate including the gate, source, and drain regions, and a contact plug (not shown) is formed by embedding a metal in a via hole of the interlayer insulating layer. Metal wires (not shown) are formed on top.

전술한 바와 같이 형성되는 트랜지스터의 채널에서 공핍층의 깊이를 측정하기 위해, 일반적인 방법은 게이트와 금속을 통해 연결되는 하나의 패드와 반도체 기판과 금속을 통해 연결되는 다른 하나의 패드를 이용하였다. 즉, 두 개의 패드를 이용하여 커패시턴스를 측정하고, 측정된 커패시턴스를 이용하여 공핍층의 깊이를 산출하였다. 그러나, 두 개의 패드의 면적이 매우 큼에 따라 상당한 크기의 기생 커패시턴스가 발생할 수 있다.In order to measure the depth of the depletion layer in the channel of the transistor formed as described above, the general method used one pad connected through the gate and the metal and another pad connected through the metal with the semiconductor substrate. That is, capacitance was measured using two pads, and the depth of the depletion layer was calculated using the measured capacitance. However, as the area of the two pads is very large, significant parasitic capacitances can occur.

결국, 전술한 일반적인 공핍층 깊이 측정 방법은 공핍층의 깊이를 정확하게 측정할 수 없는 문제점을 갖는다. 이로 인해, 공핍층의 깊이를 이용하여 트랜지스터의 특성을 파악할 때, 트랜지스터의 특성을 제대로 파악할 수 없도록 하는 문제점이 있다.As a result, the above-described general depletion layer depth measurement method has a problem in that the depth of the depletion layer cannot be accurately measured. For this reason, when determining the characteristics of the transistor by using the depth of the depletion layer, there is a problem in that the characteristics of the transistor cannot be properly understood.

본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 트랜지스터의 공핍층 깊이를 측정할 때 사용되는 패드로 야기되는 기생 커패시턴스의 영향을 최소화시키면서 트랜지스터의 공핍층의 깊이를 정확하게 측정할 수 있는 트랜지스터의 공핍층 깊이 측정 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention provides a depletion layer of a transistor capable of accurately measuring the depth of a depletion layer of a transistor while minimizing the influence of parasitic capacitance caused by a pad used when measuring the depth of a depletion layer of a transistor of a semiconductor device. To provide a depth measurement method.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 공핍층 깊이 측정 방법을 위한 공핍층 깊이 측정 패턴 및 패턴의 제조 방법을 제공하는 데 있다.Another technical problem to be achieved by the present invention is to provide a depletion layer depth measurement pattern and a method of manufacturing the pattern for the depletion layer depth measuring method.

상기 과제를 이루기 위한 본 발명에 의한 트랜지스터의 공핍층 깊이 측정 방법은, 반도체 기판 상에 형성된 게이트와 연결된 제1 패드 및 상기 반도체 기판과 연결된 제2 패드를 이용하여, 상기 트랜지스터의 구동 전압 및 누적 전압에서 제1 및 제2 커패시턴스들을 각각 측정하는 단계와, 오픈된 제3 패드 및 상기 반도체 기판과 연결된 제4 패드를 이용하여, 상기 구동 전압 및 상기 누적 전압에서 제3 및 제4 커패시턴스들을 각각 측정하는 단계 및 상기 제1 내지 제4 커패시턴스들을 이용하여 상기 트랜지스터의 공핍층의 깊이를 산출하는 단계로 이루어지는 것이 바람직하다.In accordance with an aspect of the present invention, there is provided a method for measuring a depth of a depletion layer of a transistor by using a first pad connected to a gate formed on a semiconductor substrate and a second pad connected to the semiconductor substrate. Measuring first and second capacitances respectively, and measuring third and fourth capacitances at the driving voltage and the accumulated voltage, respectively, by using an open third pad and a fourth pad connected to the semiconductor substrate, respectively. And calculating the depth of the depletion layer of the transistor by using the first to fourth capacitances.

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본 발명에 의한 트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 패턴의 제조 방법은 두 가지 타입의 측정 패턴에 따른 네 개의 패드들을 이용하여 네 개의 커패시턴스들을 산출하고, 산출된 네 개의 커패시턴스들을 이용하여 공핍층의 깊이를 산출하므로, 패드에 의해 야기되는 기생 커패시턴스의 오차의 영향을 최소화시키면서 공핍층의 깊이를 보다 정확하게 측정할 수 있고, 공정 기술 개발 및 제품 개발에 공핍층의 정확한 깊이가 이용될 수 있도록 하여 즉, 트랜지스터의 특성을 정밀하게 분석 및 산출할 수 있도록 하는 효과를 갖는다.According to the present invention, the method for measuring the depth of the depletion layer of the transistor, the measuring pattern, and the manufacturing method of the pattern calculate four capacitances by using four pads according to two types of measuring patterns, and use the calculated four capacitances. By calculating the depth of the pip layer, it is possible to measure the depth of the depletion layer more accurately while minimizing the influence of the parasitic capacitance error caused by the pad, so that the exact depth of the depletion layer can be used for process technology development and product development. In other words, it has the effect of enabling accurate analysis and calculation of the characteristics of the transistor.

이하, 본 발명에 의한 트랜지스터의 공핍층 깊이 측정 방법을 실현하기 위한 본 발명에 의한 측정 패턴을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, a measurement pattern according to the present invention for realizing a depletion layer depth measuring method of a transistor according to the present invention will be described as follows with reference to the accompanying drawings.

도 1a 및 도 1b은 트랜지스터의 공핍층 깊이 측정을 위해 사용될 본 발명에 의한 측정 패턴의 단면도를 나타낸다.1A and 1B show cross-sectional views of a measurement pattern according to the present invention to be used for measuring the depletion layer depth of a transistor.

도 1a를 참조하면, 제1 패드(60)는 반도체 기판(10) 상에 형성된 게이트(20)와 금속(또는, 금속 배선)(14)을 통해 연결되어 있다. 금속(14)와 전기적으로 연결되는 게이트(20)는 반도체 기판(10)상에 형성된 게이트 절연막(22)의 상부에 형성되고, 게이트 절연막(22)은 반도체 기판(10)의 웰(well) 영역(12)의 상부에 형성되어 있다. 여기서, 반도체 기판(10)은 웰 영역(12)을 가질 수도 있고 갖지 않을 수도 있다. 반도체 기판(10)이 웰 영역(12)을 갖지 않을 경우, 게이트 절연막(22)은 반도체 기판(10) 상에 형성되어 있다. 이와 같이, 게이트(20), 게이트 절연막(22) 및 웰 영역(12)은 금속-산화막-실리콘의 구조를 갖는다.Referring to FIG. 1A, the first pad 60 is connected to the gate 20 formed on the semiconductor substrate 10 through a metal (or metal wiring) 14. The gate 20 electrically connected to the metal 14 is formed on the gate insulating film 22 formed on the semiconductor substrate 10, and the gate insulating film 22 is a well region of the semiconductor substrate 10. It is formed in the upper part of (12). Here, the semiconductor substrate 10 may or may not have a well region 12. When the semiconductor substrate 10 does not have the well region 12, the gate insulating film 22 is formed on the semiconductor substrate 10. As such, the gate 20, the gate insulating film 22, and the well region 12 have a structure of metal-oxide film-silicon.

제2 패드(62)는 반도체 기판(10)과 금속 배선(16)을 통해 연결되어 있다. 만일, 도 1a에 도시된 바와 같이, 고농도 도핑 영역(18)이 웰 영역(18)의 내부에 형성될 경우, 제2 패드(62)는 금속 배선(16)을 통해 고농도 도핑 영역(18)과 연결된다.The second pad 62 is connected to the semiconductor substrate 10 through the metal wire 16. 1A, when the heavily doped region 18 is formed inside the well region 18, the second pad 62 may be formed through the metal wire 16 and the heavily doped region 18. Connected.

도 1b를 참조하면, 전기적으로 오픈(open)된 형태로 제3 패드(64)가 형성되어 있다. 제4 패드(66)는 금속 배선(30)을 통해 반도체 기판(10)과 연결된다. 만일, 도 1b에 도시된 바와 같이, 고농도 도핑 영역(32)이 웰 영역(12)의 내부에 형성된 경우, 제4 패드(66)는 금속 배선(30)을 통해 고농도 도핑 영역(32)과 연결된다.Referring to FIG. 1B, a third pad 64 is formed in an electrically open form. The fourth pad 66 is connected to the semiconductor substrate 10 through the metal wire 30. 1B, when the heavily doped region 32 is formed in the well region 12, the fourth pad 66 is connected to the heavily doped region 32 through the metal wire 30. do.

도 1a 및 도 1b에서, 웰 영역(12)과 고농도 도핑 영역(18 또는 32)은 동일한 도전 형태를 가질 수 있다. 예를 들어, 웰 영역(12)이 P형 웰인 경우, 고농도 도핑 영역(18 또는 32)도 P+ 형이다.1A and 1B, well region 12 and heavily doped region 18 or 32 may have the same conductivity form. For example, when the well region 12 is a P type well, the heavily doped region 18 or 32 is also P + type.

이하, 전술한 본 발명에 의한 트랜지스터의 공핍층 깊이 측정 패턴의 제조 방법을 도 1a 및 도 1b를 참조하여 다음과 같이 설명한다.Hereinafter, the method of manufacturing the depletion layer depth measurement pattern of the transistor according to the present invention described above will be described with reference to FIGS. 1A and 1B.

먼저, 반도체 기판(10) 상에 게이트 절연층 및 폴리 실리콘을 순차적으로 적층하여 형성한다. 게이트 절연층은 실리콘 산화막(SiO2)일 수 있다. 사진 및 식각 공정에 의해 게이트 절연층과 폴리 실리콘을 패터닝하여, 게이트 절연막(22) 및 게이트(20)를 형성한다.First, a gate insulating layer and polysilicon are sequentially stacked on the semiconductor substrate 10. The gate insulating layer may be a silicon oxide layer (SiO 2 ). The gate insulating layer and the polysilicon are patterned by photolithography and etching to form the gate insulating layer 22 and the gate 20.

이때, 게이트 절연층과 폴리 실리콘을 형성하기 전에, 반도체 기판(10)에 웰 영역(12)을 형성할 수 있다. 이하, 반도체 기판(10)에 웰 영역(12)이 형성된 것으로 가정하여 설명하지만 본 발명은 이에 국한되지 않는다.In this case, before forming the gate insulating layer and the polysilicon, the well region 12 may be formed in the semiconductor substrate 10. Hereinafter, assuming that the well region 12 is formed in the semiconductor substrate 10, the present invention is not limited thereto.

게이트 절연막(22)과 게이트(20)를 형성한 후에, 게이트(20)에 전기적으로 연결되는 금속 배선(14)을 형성하고, 형성된 금속 배선(14)의 상부에 제1 패드(60)를 형성한다.After the gate insulating layer 22 and the gate 20 are formed, the metal wire 14 electrically connected to the gate 20 is formed, and the first pad 60 is formed on the formed metal wire 14. do.

본 발명에 의하면, 반도체 기판(10)의 웰 영역(12)에 고농도의 불순물 이온을 주입하여 고농도 도핑 영역(18)을 형성할 수 있다. 고농도 도핑 영역(18)에 전기적으로 연결되는 금속 배선(16)을 형성하고, 형성된 금속 배선(16)의 상부에 제2 패드(62)를 형성한다.According to the present invention, a high concentration doped region 18 may be formed by implanting a high concentration of impurity ions into the well region 12 of the semiconductor substrate 10. A metal wiring 16 is formed to be electrically connected to the heavily doped region 18, and a second pad 62 is formed on the formed metal wiring 16.

제3 패드(64)는 전기적으로 오픈되도록 형성한다. 즉, 제3 패드(64)의 주변 은 유전체가 존재할 수 있다. 반도체 기판(10)의 웰 영역(12)에 고농도의 불순물 이온을 주입하여 고농도 도핑 영역(32)을 형성하고, 고농도 도핑 영역(32)에 전기적으로 연결되는 금속 배선(30)을 형성하고, 형성된 금속 배선(30)의 상부에 제4 패드(66)를 형성한다.The third pad 64 is formed to be electrically open. That is, a dielectric may exist around the third pad 64. A high concentration doped region 32 is implanted by implanting a high concentration of impurity ions into the well region 12 of the semiconductor substrate 10, and a metal wiring 30 electrically connected to the high concentration doped region 32 is formed. The fourth pad 66 is formed on the metal wiring 30.

전술한 금속 배선들(14, 16 및 30)은 동시에 형성될 수 있고, 제1 내지 제4 패드들(60, 62, 64 및 66)은 동시에 형성될 수 있다.The metal lines 14, 16, and 30 described above may be formed at the same time, and the first to fourth pads 60, 62, 64, and 66 may be formed at the same time.

이하, 전술한 패턴을 이용하여 본 발명에 의한 트랜지스터의 공핍층 깊이를 측정하는 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, a method of measuring the depletion layer depth of a transistor according to the present invention using the above-described pattern will be described as follows with reference to the accompanying drawings.

도 2 및 도 3은 본 발명에 의한 공핍층 깊이 측정 방법을 설명하기 위한 도면으로서, 측정 패턴과 계측기(100)가 연결된 외부 모습을 개략적으로 나타낸다.2 and 3 are diagrams for explaining the depletion layer depth measuring method according to the present invention, schematically showing an external appearance in which the measurement pattern and the measuring device 100 are connected.

도 2는 도 1a에 도시된 측정 패턴을 계측부(100)에 연결한 모습을 나타내고, 도 3은 도 1b에 도시된 측정 패턴을 계측부(100)에 연결한 모습을 나타낸다.2 illustrates a state in which the measurement pattern illustrated in FIG. 1A is connected to the measurement unit 100, and FIG. 3 illustrates a state in which the measurement pattern illustrated in FIG. 1B is connected to the measurement unit 100.

도 2에 도시된 바와 같이 제1 패드(60) 및 제2 패드(62)가 연결되어 있을 때, 계측기(100)는 트랜지스터의 구동 전압(driving voltage)에서 제1 커패시턴스(CAP_inv)를 측정한다. 여기서, 구동 전압이란, 일반적으로 트랜지스터의 드레인에 인가되는 전압으로서, 트랜지스터의 정격 전압을 의미할 수 있다. 예를 들어, 구동 전압은 트랜지스터의 드레인으로부터 소스로 전류가 흐를 수 있도록, 트랜지스터에 인가되는 전압을 의미한다.As illustrated in FIG. 2, when the first pad 60 and the second pad 62 are connected, the meter 100 measures the first capacitance CAP_inv at a driving voltage of the transistor. Here, the driving voltage is generally a voltage applied to the drain of the transistor and may mean a rated voltage of the transistor. For example, the driving voltage means a voltage applied to the transistor so that current can flow from the drain of the transistor to the source.

또한, 도 2에 도시된 바와 같이 제1 패드(60) 및 제2 패드(62)가 연결되어 있을 때, 계측기(100)는 트랜지스터의 누적 전압(accumulation voltage)에서 제2 커패시턴스(CAP_acc)를 측정한다. 여기서, 누적 전압이란, 구동 전압과는 반대의 정격 전압이다. 즉, 누적 전압이 트랜지스터에 인가될 때, 소스로부터 드레인으로 역 전류(reverse current)가 흐른다.Also, as shown in FIG. 2, when the first pad 60 and the second pad 62 are connected, the meter 100 measures the second capacitance CAP_acc from an accumulation voltage of the transistor. do. Here, the cumulative voltage is a rated voltage opposite to the driving voltage. That is, when a cumulative voltage is applied to the transistor, reverse current flows from the source to the drain.

한편, 도 3에 도시된 바와 같이 제3 패드(64) 및 제4 패드(66)가 연결되어 있을 때, 계측기(100)는 구동 전압에서 제3 커패시턴스(CAP_padinv)를 측정한다. 또한, 도 3에 도시된 바와 같이 제3 패드(64) 및 제4 패드(66)가 연결되어 있을 때, 계측기(100)는 누적 전압에서 제4 커패시턴스(CAP_padacc)를 측정한다.Meanwhile, as shown in FIG. 3, when the third pad 64 and the fourth pad 66 are connected, the meter 100 measures the third capacitance CAP_padinv at the driving voltage. In addition, as shown in FIG. 3, when the third pad 64 and the fourth pad 66 are connected, the meter 100 measures the fourth capacitance CAP_padacc at the accumulated voltage.

이와 같이, 제1 내지 제4 커패시터들(CAP_inv, CAP_acc, CAP_padinv 및 CAP_padacc)을 측정한 후, 계측기(100)는 제1 내지 제4 커패시턴스들(CAP_inv, CAP_acc, CAP_padinv 및 CAP_padacc)을 이용하여 트랜지스터의 공핍층의 깊이를 산출한다.As such, after measuring the first to fourth capacitors CAP_inv, CAP_acc, CAP_padinv, and CAP_padacc, the meter 100 uses the first to fourth capacitances CAP_inv, CAP_acc, CAP_padinv, and CAP_padacc. Calculate the depth of the depletion layer.

본 발명에 의하면, 전술한 게이트 절연막(22)이 실리콘 산화막(SiO2)으로 형성된 경우, 계측기(100)는 트랜지스터의 공핍층의 깊이를 다음과 같이 산출할 수 있다.According to the present invention, when the above-described gate insulating film 22 is formed of a silicon oxide film (SiO 2 ), the measuring instrument 100 can calculate the depth of the depletion layer of the transistor as follows.

먼저, 제1 커패시턴스(CAP_inv) 및 제3 커패시턴스(CAP_padinv)를 이용하여 산화막(22)과 공핍층의 제5 커패시턴스(C1)를 산출한다. 부연하면, 산화막(22)에 대한 커패시터와 공핍층에 대한 커패시터가 직렬 연결되어 있다고 할 때, 이들 커패시터들의 등가 커패시턴스가 제5 커패시턴스(C1)에 해당한다. 제5 커패시턴스(C1)는 다음 수학식 1과 같이, 제1 커패시턴스(CAP_inv)로부터 제3 커패시턴 스(CAP_padinv)를 감산한 결과에 해당할 수 있다.First, the fifth capacitance C 1 of the oxide layer 22 and the depletion layer is calculated using the first capacitance CAP_inv and the third capacitance CAP_padinv. In other words, when the capacitor for the oxide film 22 and the capacitor for the depletion layer are connected in series, the equivalent capacitance of these capacitors corresponds to the fifth capacitance C 1 . The fifth capacitance C 1 may correspond to a result of subtracting the third capacitance CAP_padinv from the first capacitance CAP_inv as shown in Equation 1 below.

Figure 112007093054855-pat00001
Figure 112007093054855-pat00001

또한, 제2 커패시턴스(CAP_acc) 및 제4 커패시턴스(CAP_padacc)를 이용하여 산화막(22)의 제6 커패시턴스(C2)를 산출한다. 제6 커패시턴스(C2)는 다음 수학식 2와 같이 제2 커패시턴스(CAP_acc)로부터 제4 커패시턴스(CAP_padacc)를 감산한 결과에 해당할 수 있다.In addition, the sixth capacitance C 2 of the oxide film 22 is calculated using the second capacitance CAP_acc and the fourth capacitance CAP_padacc. The sixth capacitance C 2 may correspond to a result of subtracting the fourth capacitance CAP_padacc from the second capacitance CAP_acc as shown in Equation 2 below.

Figure 112007093054855-pat00002
Figure 112007093054855-pat00002

이후, 제5 및 제6 커패시턴스(C1 및 C2)를 이용하여, 트랜지스터의 공핍층의 깊이를 산출한다. 예를 들어, 수학식 1 및 2와 같이, 제5 및 제6 커패시턴스들(C1 및 C2)이 산출될 경우, 공핍층의 깊이(W)는 다음 수학식 3과 같이 산출될 수 있다.The depth of the depletion layer of the transistor is then calculated using the fifth and sixth capacitances C 1 and C 2 . For example, when the fifth and sixth capacitances C 1 and C 2 are calculated as in Equations 1 and 2, the depth W of the depletion layer may be calculated as in Equation 3 below.

Figure 112007093054855-pat00003
Figure 112007093054855-pat00003

여기서, A는 게이트(20)의 표면적을 의미하고, ε0는 진공 상태에서의 유전율을 나타내고, ε1는 ε0의 계수를 의미한다.Here, A means the surface area of the gate 20, ε 0 represents the dielectric constant in a vacuum state, ε 1 means the coefficient of ε 0 .

전술한 바와 같이, 제1 내지 제4 커패시턴스들(CAP_inv, CAP_acc, CAP_padinv 및 CAP_padacc)을 측정하기 위해, 계측부(100)는 'HIGH' 단자를 통해 전류를 제공하고, LOW 단자를 통해 입력되는 전류를 받은 후, 제공한 전류와 받은 전류를 이용하여 커패시턴스, 저항, 인덕턴스 등을 산출하는 LCR 미터(meter)(미도시)를 포함할 수 있다.As described above, in order to measure the first to fourth capacitances CAP_inv, CAP_acc, CAP_padinv, and CAP_padacc, the measurement unit 100 provides a current through the 'HIGH' terminal, and measures the current input through the LOW terminal. After receiving, it may include an LCR meter (not shown) that calculates capacitance, resistance, inductance, etc. using the provided current and the received current.

전술한 본 발명에 의한 트랜지스터의 공핍층 깊이 측정 방법은 측정 패턴에 트랜지스터의 소스 및 드레인 영역이 형성되어 있지 않을 때, 공핍층의 깊이를 측정하였다. 그러나, 본 발명은 이에 국한되지 않고 트랜지스터에 소스와 드레인 영역이 형성된 경우에도 전술한 바와 같은 동일한 방법으로 공핍층의 깊이를 측정할 수 있다. 이 경우, 본 발명에 의한 패턴의 제조 방법에 의하면, 게이트 패턴(20 및 22)의 양측의 반도체 기판(10)에 소스 및 드레인 영역들이 형성된다. 예를 들어, 게이트 패턴(20 및 22)과 고농도 도핑 영역(18 또는 32)의 사이에 소스 영역(또는, 드레인 영역)이 형성되고, 게이트 패턴(20 및 22)의 왼쪽 측부의 반도체 기판(10)에 드레인(또는, 소스 영역)이 형성될 수 있다.In the method for measuring a depletion layer depth of a transistor according to the present invention described above, the depth of the depletion layer was measured when the source and drain regions of the transistor were not formed in the measurement pattern. However, the present invention is not limited thereto, and even when the source and drain regions are formed in the transistor, the depth of the depletion layer can be measured by the same method as described above. In this case, according to the method of manufacturing a pattern according to the present invention, source and drain regions are formed in the semiconductor substrate 10 on both sides of the gate patterns 20 and 22. For example, a source region (or a drain region) is formed between the gate patterns 20 and 22 and the heavily doped region 18 or 32, and the semiconductor substrate 10 on the left side of the gate patterns 20 and 22 is formed. ), A drain (or a source region) may be formed.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

도 1a 및 도 1b은 트랜지스터의 공핍층 깊이 측정을 위해 사용될 본 발명에 의한 측정 패턴의 단면도를 나타낸다.1A and 1B show cross-sectional views of a measurement pattern according to the present invention to be used for measuring the depletion layer depth of a transistor.

도 2 및 도 3은 본 발명에 의한 공핍층 깊이 측정 방법을 설명하기 위한 도면이다.2 and 3 are diagrams for explaining the depletion layer depth measuring method according to the present invention.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

10 : 반도체 기판 12 : 웰 영역10 semiconductor substrate 12 well region

14, 16, 30 : 금속 배선 60, 62, 64, 66 : 패드14, 16, 30: metal wiring 60, 62, 64, 66: pad

20 : 게이트 22 : 게이트 절연막20 gate 22 gate insulating film

18, 32 : 고농도 도핑 영역 100 : 계측기18, 32: high concentration doping area 100: measuring instrument

Claims (7)

트랜지스터의 공핍층 깊이 측정 방법에 있어서,In the method of measuring the depletion layer depth of a transistor, 반도체 기판 상에 형성된 게이트와 연결된 제1 패드 및 상기 반도체 기판과 연결된 제2 패드를 이용하여, 상기 트랜지스터의 구동 전압 및 누적 전압에서 제1 및 제2 커패시턴스들을 각각 측정하는 단계;Measuring first and second capacitances at a driving voltage and a cumulative voltage of the transistor using a first pad connected to a gate formed on a semiconductor substrate and a second pad connected to the semiconductor substrate, respectively; 오픈된 제3 패드 및 상기 반도체 기판과 연결된 제4 패드를 이용하여, 상기 구동 전압 및 상기 누적 전압에서 제3 및 제4 커패시턴스들을 각각 측정하는 단계; 및Measuring third and fourth capacitances at the driving voltage and the accumulated voltage, respectively, by using an open third pad and a fourth pad connected to the semiconductor substrate; And 상기 제1 내지 제4 커패시턴스들을 이용하여 상기 트랜지스터의 공핍층의 깊이를 산출하는 단계를 구비하는 것을 특징으로 하는 트랜지스터의 공핍층 깊이 측정 방법.Calculating the depth of the depletion layer of the transistor using the first to fourth capacitances. 제1 항에 있어서, 상기 게이트와 상기 반도체 기판 사이에 게이트 절연막이 개재되는 것을 특징으로 하는 트랜지스터의 공핍층 깊이 측정 방법.The method of claim 1, wherein a gate insulating film is interposed between the gate and the semiconductor substrate. 제2 항에 있어서, 상기 깊이를 산출하는 단계는The method of claim 2, wherein calculating the depth 상기 제1 커패시턴스 및 상기 제3 커패시턴스를 이용하여 상기 게이트 절연막과 상기 공핍층의 제5 커패시턴스를 산출하는 단계;Calculating a fifth capacitance of the gate insulating layer and the depletion layer using the first capacitance and the third capacitance; 상기 제2 커패시턴스 및 상기 제4 커패시턴스를 이용하여 상기 게이트 절연 막의 제6 커패시턴스를 산출하는 단계; 및Calculating a sixth capacitance of the gate insulating layer using the second capacitance and the fourth capacitance; And 상기 제5 및 상기 제6 커패시턴스를 이용하여 상기 공핍층의 깊이를 산출하는 단계를 구비하는 것을 특징으로 하는 트랜지스터의 공핍층 깊이 측정 방법.Calculating a depth of the depletion layer using the fifth and sixth capacitances. 제3 항에 있어서, 상기 제5 커패시턴스는 상기 제1 커패시턴스로부터 상기 제3 커패시턴스를 감산한 결과에 해당하고, 상기 제6 커패시턴스는 상기 제2 커패시턴스로부터 상기 제4 커패시턴스를 감산한 결과에 해당하는 것을 특징으로 하는 트랜지스터의 공핍층 깊이 측정 방법.The method of claim 3, wherein the fifth capacitance corresponds to a result of subtracting the third capacitance from the first capacitance, and the sixth capacitance corresponds to a result of subtracting the fourth capacitance from the second capacitance. A method for measuring the depletion layer depth of a transistor. 제3 항에 있어서, 상기 공핍층의 깊이는 아래와 같이 산출되는 것을 특징으로 하는 트랜지스터의 공핍층 깊이 측정 방법.The method of claim 3, wherein the depth of the depletion layer is calculated as follows.
Figure 112007093054855-pat00004
Figure 112007093054855-pat00004
 (여기서, A는 상기 게이트의 표면적이고, 상기 ε0는 진공 상태에서의 유전율을 나타내고, ε1는 ε0의 계수이고, CAP1은 상기 제5 커패시턴스에 해당하고, 상기 CAP2는 상기 제6 커패시턴스에 해당한다.)Where A is the surface of the gate, ε 0 represents the dielectric constant in vacuum, ε 1 is the coefficient of ε 0 , CAP 1 corresponds to the fifth capacitance, and CAP 2 is the sixth Corresponds to capacitance.) 삭제delete 삭제delete
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* Cited by examiner, † Cited by third party
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KR20050019361A (en) * 2003-08-18 2005-03-03 주식회사 케이이씨 Transistor and its manufacturing method
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010082665A (en) * 2000-02-15 2001-08-30 마츠시타 덴끼 산교 가부시키가이샤 Semiconductor memory device, method for driving the same and method for fabricating the same
KR20050019361A (en) * 2003-08-18 2005-03-03 주식회사 케이이씨 Transistor and its manufacturing method
KR20050108201A (en) * 2004-05-12 2005-11-16 매그나칩 반도체 유한회사 Method for manufacturing high voltage transistor

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