KR20040075010A - 픽셀 셔플러와, 이를 포함하는 매트릭스 디스플레이디바이스 및 비디오 데이터 재배열 방법 - Google Patents

픽셀 셔플러와, 이를 포함하는 매트릭스 디스플레이디바이스 및 비디오 데이터 재배열 방법 Download PDF

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KR20040075010A
KR20040075010A KR10-2004-7009536A KR20047009536A KR20040075010A KR 20040075010 A KR20040075010 A KR 20040075010A KR 20047009536 A KR20047009536 A KR 20047009536A KR 20040075010 A KR20040075010 A KR 20040075010A
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shuffler
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KR10-2004-7009536A
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고른스테인빅토르엘
딘존이
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Publication date
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Abstract

본 발명은 디지털 비디오 시스템에서 비디오 데이터 라인을 재배열하는 픽셀 셔플러(10)를 제공한다. 후속하는 비디오 데이터 라인의 픽셀 그룹들의 어드레스를 결정하기에 적합한 알고리즘을 사용하여, 재배열 동안 비디오 데이터를 저장하는 데 필요한 비디오 메모리(12)가 감소될 수 있다. 비디오 메모리(12)는 판독 수정 기록 모드로 동작한다. 이 셔플러(10)는 섹션화된 비디오 입력부를 갖는 반사성 액정 디스플레이 패널과 같은 섹션화된 매트릭스 디스플레이 패널을 갖는 매트릭스 디스플레이 디바이스에서 사용된다. 이 픽셀 셔플러(10)는 매트릭스 디스플레이 디바이스의 섹션화된 비디오 입력들을 정합하도록 후속하는 라인의 픽셀 그룹의 시퀀스를 재배열한다.

Description

픽셀 셔플러와, 이를 포함하는 매트릭스 디스플레이 디바이스 및 비디오 데이터 재배열 방법{PIXEL SHUFFLER FOR REORDERING VIDEO DATA}
반사성 액정 디스플레이(RLCD) 패널과 같은 매트릭스 디스플레이는 섹션화된 디지털 비디오 입력부를 갖도록 구축된다. 가령, 1280*1024 픽셀을 갖는 이전에 알려진 RLCD 패널은 각각이 320*1024 픽셀을 갖는 4 개의 섹션 각각을 위해 디지털 비디오 신호용 인터페이스를 갖는다. 각 섹션은 짝수 픽셀 및 홀수 픽셀을 위한 독립적인 8 비트 비디오 입력부들을 갖는다. 이를 위해서, 디지털 비디오 입력 신호의 매 비디오 라인(every video line)의 픽셀들을 섹션화된 디지털 비디도 입력부 내부에서 재배열할 필요가 있다. 이는 통상적으로 3 개의 주요한 요소들, 즉 인터리버(interleaver), 픽셀 셔플러(a pixel shuffler) 및 코너 턴너(a corner turner)를 포함하는 전자 장치, 이른바 리맵퍼(remapper)를 재배열함으로써 구현된다.
인터리버는 오직 짝수 비디오 픽셀 또는 오직 홀수 비디오 픽셀의 32 비트 쿼드 픽셀 그룹(quad-pixel group)("쿼드리트(quadlet)"로 알려져 있으며, 이후부터는 이와 같이 지칭됨)을 생성한다. 이러한 인터리빙은 청색, 녹색, 적색 각각에 대해서 수행된다. 이 인터리버는 각 청색, 녹색, 적색을 위한 32 비트 출력을 가지며, 각 출력은 비디오 라인마다 320 개의 쿼드리트를 제공한다. 픽셀 셔플러는 그의 세 개의 입력부 각각에서 0, 1, 2, 3, 4, ... , 319로 순차적으로 번호화된 쿼드리트를 수신하여 이들을 0, 1, 80, 81, 160, 161, 240, 241, 2, 3, 82, 83, ... , 238, 239, 318, 319의 순서로 출력한다. 전방 영사 모드보다는 후방 영사 모드가 구현되는 RLCD 프로젝터에서, 매 비디오 라인은 미러 반사되며(mirror-reflected) 셔플러는 319, 318, 239, 238, 159, 158, 79, 78, ..., 81, 80, 1, 0의 순서로 쿼드리트를 출력한다. 이어서, 코너 터너는 8 개의 인접하는 쿼드리트 그룹 각각 내부에서 8 비트 비디오 픽셀을 재배열한다.
픽셀 셔플러에 의해 실행된 동작은 행렬 전치(a matrix transposition) 연산으로 표현될 수 있다. 40*4 행렬은 전치되어야 하는데 여기서 두 개의 인접하는 쿼드리트는 상기 행렬의 한 성분을 나타낸다. 이 행렬의 4 개의 행 각각은 40 개의 인접하는 쿼드리트 쌍들을 포함한다. 통상적으로 방식(즉, 이른바 핑 퐁 방식 : Ping Pong method)으로 동작하는 픽셀 셔플러는 각각이 320*96 SRAM을 갖는 두 개의 메모리 뱅크를 갖는 비디오 메모리를 포함한다. 비디오 라인 주기 동안 이 뱅크 중 하나는 320 개의 쿼드리트로 특정 순서로 채워지며 다른 뱅크는 판독 어드레스 순서 0, 1, 80, 81, 160, 161, 240, 241, 2, 3, 82, 83, ... , 238, 239, 318, 319로 판독된다. 세 색상 각각이 32 비트 쿼드리트를 갖기 때문에, 상기 메모리 내의 320 개의 위치 각각에 대해서는 3*32 = 96 비트가 저장되어야 한다. 이러한 핑 퐁 방법은 매우 신뢰할만하지만, 이 방법은 60K 비트 SRAM을 필요로 하며 따라서 매우 비용이 많이 든다.
발명의 개요
본 발명의 목적은 보다 작은 메모리를 필요로 하는 픽셀 셔플러를 제공하는 것이다.
본 발명은 독립항에서 규정된다. 종속항들은 유리한 실시예들을 규정한다.
다음의 바람직한 실시예에 대한 상세한 설명 부분을 독해하면 보다 쉽게 이해될 바와 같이, 본 발명은 비디오 메모리로 하여금 판독-수정-기록 모드(a read-modify-write mode)로 동작하게 하는 어드레스 생성기를 포함하는 픽셀 셔플러로 구현된다. 이로써, 비디오 메모리 내의 임의의 어드레스 위치도 판독되며 새로운 데이터로 즉시 오버라이트(overwrite)될 수 있다. 이러한 셔플러는 오직 하나의 320*96 SRAM 메모리 뱅크를 필요로 한다. 이 경우에, 새로운 비디오 라인의 픽셀 그룹의 데이터는 이전의 라인과 비교할 때 상이한 순서로 저장되며 이로써 새로운 어드레스 배열기를 필요로 한다. 이로써, 구현된 바와 같이, 본 발명은 픽셀 셔플링 동작이 통상적인 시스템의 메모리 용량 중 절반만을 필요로 하면서 수행될 수 있게 한다.
본 발명의 이들 측면 및 다른 측면이 이제 첨부 도면을 참조하여 상세하게 설명될 것이다.
본 발명은 전반적으로 디지털 비디오 처리 분야에 관한 것이며 특히 섹션화된 비디오 입력부를 갖는 매트릭스 디스플레이를 구동하기 위해 디지털 비디오 데이터를 재배열(reordering)하는 방법에 관한 것이다.
도 1은 본 발명의 어드레싱 기술을 사용하는 27 개의 연속적인 비디오 라인들의 어드레스 시퀀스의 실례 도면,
도 2는 도 1의 실례에서 각 비디오 라인의 미러 반사에 대응하는 어드레스 시퀀스의 도면,
도 3은 본 발명의 어드레스 생성기를 포함하는 셔플러의 바람직한 실시예의 블록도,
도 4는 도 3의 어드레스 생성기의 개략도,
도 5 및 도 6은 각기 수평 미러 반사를 갖는 어드레스 생성기 동작과 수평 미러 반사를 갖지 않는 어드레스 생성기 동작을 도시한 타이밍 도면.
상술한 바와 같이, 판독-수정-기록 모드로 동작하는 단일 SRAM 메모리 뱅크의 경우에는 매 새로운 비디오 라인은 새로운 어드레스 배열을 필요로 한다. 이 메모리 뱅크는 저장될 80*4 쿼드리트 각각에 대한 어드레스 위치를 갖는다. 320 개의 위치 각각을 어드레스할 수 있기 위해서는 9 어드레스 비트가 필요하다. 9 어드레스 비트의 최하위 비트가 무시되고, 가령 쿼드리트 318 및 319와 같은 인접하는 쿼드리트 쌍이 80*4 쿼드리트 행렬의 동일한 성분의 부분들이고, 이 어드레스의 8 개의 최상위 비트가 동일하다면, 어드레스 배열은 도 1에 도시된 바와 같이 변화될 것이다. 이러한 시뮬레이션에서 볼 수 있드시, 26 개의 고유한 어드레스 배열(라인 0 내지 25)이 생성되며 반복된다(비디오 라인 26은 비디오 라인 0에 대한 어드레스 배열을 반복한다). 숫자는 40*4 = 160 쿼드리트 쌍들의 행렬 성분 번호를 표시한다. 이 비디오 라인들의 미러 반사가 구현되면, 어드레스 시퀀스는 도 2에 도시된 바와 같이 된다.
어드레스를 위한 알고리즘은 다음과 같은 등식으로 표현된다. 도 1에 도시된 시뮬레이션의 어드레스는 다음과 같이 표현된다.
Ani= Int[A(n-1)i/4] + 40*Remainder[A(n-1)i/4],
여기서, n은 비디오 라인 개수이며 i는 0 내지 159 범위의 행렬 성분 번호이다.
미러 반사의 경우의 어드레스(도 2)는 다음과 같이 표현된다.
Ani= Int[B(n-1)i/4] + 40*Remainder[B(n-1)i/4],
여기서, B(n-1)i= 159 - A(n-1)i이다.
셔플러(10)의 바람직한 실시예의 블록도가 도 3에 도시된다. 이 셔플러(10)는 본 실시예에서는 이중 포트 320*96 SRAM 단일 메모리 뱅크를 포함하는 비디오 메모리(12), 어드레스 생성기(14), 9 비트 어드레스 레지스터(16), D 플립 플롭 및 로직 요소를 포함한다. 셔플러(10)는 (입력 활성 비디오 데이터ViR,ViG,ViB에 대해) 3 개의 클록 주기만큼 이른(advanced) 수평 동기화 펄스 및 수직 동기화 펄스로 동기화되는데, 여기서 1 클록 주기 길이의 동기화 펄스(활성 로우(active low) 상태임)가 대응하는 셔플러 입력 AdvH 및 AdvV에 인가된다. 이 수평 동기화 펄스 및 수직 동기화 펄스는 도 3에서 도시된 바와 같이 각기 대응하는 출력 Ho(18) 및 Vo(20)에서 제 1 활성 비디오 출력 VoR, VoG, VoB을 선행하는 클록 주기에서 활성 상태이다. 이들 출력 Ho, Vo는 코너 터너와 같은 다음의 회로 블록을 동기화하는 데 사용된다. 메모리(12)의 판독 동작 및 기록 동작은 각각의 데이터 포트에서 독립적으로 동시에 구현된다. 어드레스가 비디오 메모리(12)의 판독 어드레스 입력부에 접속된 어드레스 생성기(14)의 어드레스 출력부 Addr에서 출현하면, 비디오 메모리(12)는 이 어드레스에서 비디오 데이터 ViR,ViG,ViB의 쿼드리트의 형태로 데이터를 판독한다. 다음 클록 주기에서, 이 어드레스는 어드레스 레지스터(16) 내부로 기록되고 비디오 메모리(12)는 그의 기록 어드레스 입력부에서 이 어드레스를 수신하고 동일한 어드레스에서 새로운 비디오 데이터 쿼드리트를 다운로드한다.
어드레스 생성기(14)의 바람직한 실시예가 도 4에 도시된다. 어드레스 생성기(14)는 소형 이중 포트 160*8 SRAM 어드레스 메모리(22), 픽셀 카운터(24), 라인 카운터(26), 조합 변환기(combinatorial converter)(28), 계산 블록(30)(159-X), 두 개의 멀티플렉서(32,34), 두 개의 디코더(36,38), 플립 플롭 및 로직 요소를 포함한다. 이미지의 제 1 비디오 라인(라인 카운트 = 0) 동안, 어드레스는 픽셀 카운터(24)로부터 취해지며 쿼드리트(0, 1 , 2, 3 , ...., 319)의 제 1 라인의 어드레스가 어드레스 출력부 Addr로 전송된다. 이와 동시에, 제 1 라인의 어드레스의 8 개의 최상위 비트는 조합 변환기(28)에 의해서 변환되고 어드레스 메모리(22)로 다운로드된다. 이미지의 제 1 비디오 라인 동안, SRAM(22)의 메모리 위치 0, 1, 2, 3, 4, ..., 159는 다음 라인 주기 동안 비디오 메모리(12)로부터 판독될 쿼드리트의 쌍의 어드레스 시퀀스인 데이터 0, 40, 80, 120, 1, ... , 159로 채워진다. 제 1 비디오 라인이 아닌 다른 매 비디오 라인 동안, 어드레스 출력부 Addr은 SRAM(22)으로부터 자신의 데이터를 수신하고 SRAM(22)으로부터의 데이터는 변환기(28)에 의해서 변환되며 SRAM(22) 내부로 다시 기록된다. 도 4에 도시된 바과 같이, 변환기(28)는 두 개의 입력(A,B)을 수신하고 출력 "Y"에 대한 값을 (제 1 입력 + 연속적인 값들의 시퀀스(0, 1, 2, 3)에 대해 사전결정된 수(0, 40, 80, 120))의 함수로서 확립한다. 소정 실시예에서, B = 0 일때 Y = A 이며, B = 1 일때, Y = A + 40 이며, B = 2 일때, Y = A + 80 이며, B = 3 일때 Y = A + 120 이다. 제 2 비디오 라인 동안, 동일한 SRAM(22) 위치에 0, 10, 20, 30, ... , 159가 기록된다. 출력 어드레스의 최하위 비트는 이 비디오 라인 주기 동안 간단하게 토글링하며(toggling) 픽셀 카운터(24)의 최하위 비트로부터 획득된다. 입력 "B"은 최하위 비트 부분을 나타내며 이는 본 실시예에서는 8 비트 어드레스 부분의 두 개의 최하위 비트이다. 이 두 개의 최하위 비트는 앞에서 언급된 공식의 항 "Remainder[A(n-1)i/4]에 대응한다.
마찬가지로, 입력 "A"는 최상위 비트 부분을 나타내며 이는 본 실시예에서는 8 비트 어드레스 부분의 5 개의 최상위 비트이다. 이 5 개의 최상위 비트는 앞에서 언급된 공식의 항 "Int[A(n-1)i/4]에 대응한다. 마지막으로, 변환기(28)의 출력 "Y"는 공식에서 Ani에 대응하며 이로써 Y = A + 40B이다.
"반사" 입력부 R1이 활성 상태이면, 수평 미러 반사가 구현된다. 이 경우에, 변환기(28)를 위한 데이터는 계산 블록(30)을 통해 SRAM(22)의 출력부로부터 취해지며 이로써 "159 - X" 연산을 구현한다. 여기서 "X"는 계산 블록(30)의 입력이며 상기 공식에서 "A(n-1)i"에 대응한다. 계산 블록(30)의 출력은 상기 공식에서 "B(n-1)i"에 대응한다. "B(n-1)i"을 변환기(28)에 제공함으로써, 변환기(28)는 미러 반사 공식을 실행한다. 또한, 소정 비디오 라인 동안 최하위 어드레스 비트 토글링의 위상은 항상 이전의 비디오 라인의 해당 위상과 반대가 되어야 한다. 이는 수평 반사 모드로 동작할 때에 두 개의 인접하는 쿼드리트 중 먼저 메모리 내부로 다운로드된 것은 다음 비디오 라인 동안 상기 메모리로부터 판독될 최종 쿼드리트가 되어야 한다는 사실과 관련이 있다. 가령, 쿼드리트(318)가 쿼드리트(319)보다 먼저 메모리 내부로 기록되지만, 미러 반사 모드가 동작되면 쿼드리트(319)가 다음 비디오 라인 동안 쿼드리트(318)보다 먼저 판독된다. 이러한 최하위 비트 토글링 위상 변화는 비디오 라인 카운터(26)의 최하위 비트에 접속된 입력(42)을 갖는 배타적 OR 게이트(40)에 의해 제공된다.
본 발명의 다른 측면 및 특징은 도면, 본 명세서 및 첨부된 청구 범위를 살펴보면 획득될 수 있다.
수평 미러 반사 구현이 있는 경우와 없는 경우의 어드레스 생성기(14) 동작의 타이밍 도면이 도 5 및 도 6에 각기 도시된다. 도 4의 도면 상의 지점들은 도 5 및 도 6의 타이밍 도면 상의 대응하는 라인과 (원형 내부의) 동일한 문자로 표시되며, 이로써 본 기술 분야의 당업자는 모든 신호들을 정확하게 타이밍하면서 어드레스 생성기(14)의 동작을 구현할 수 있음을 이해할 것이다.
상술된 실시예들은 본 발명을 한정하기 보다는 예시적으로 설명하는 것이며 본 기술 분야의 당업자는 첨부된 청구 범위 내에서 수 많은 수정 및 변경을 설계할 수 있다. 청구 범위에서, 괄호 내부의 참조 부호는 그 청구항을 한정하는 것이 아니다. 용어 "포함한다"는 그 청구항에서 열거된 단계 또는 요소 이외의 단계 또는 요소의 존재를 배제하지 않는다. 본 발명은 몇 개의 구별된 요소들을 포함하는 하드웨어 및 적절하게 프로그램될 수 있는 컴퓨터에 의해서 구현될 수 있다. 몇 개의 수단을 열거하는 디바이스 청구항에서, 이 수단들 중 몇몇은 하나의 동일한 하드웨어 개체에 의해서 구현될 수 있다. 소정의 방법들이 서로 상이한 종속항에서 인용된다는 사실이 이 방법들의 조합이 유리하게 사용될 수 없음을 나타내지는 않는다.

Claims (12)

  1. 픽셀 그룹들로 구성된 이미지 라인들을 나타내는 비디오 데이터를 재배열(reorder)하는 픽셀 셔플러(a pixel shuffler)(10)에 있어서,
    라인 내의 픽셀 그룹들의 비디오 데이터를 저장하는 어드레스를 갖는 메모리 위치들을 포함하는 비디오 메모리(12)와,
    어드레스 생성기(14)를 포함하되,
    상기 어드레스 생성기(14)는,
    a) 적어도 하나의 어드레스 입력부(Radr), 데이터 입력부(D) 및 상기 비디오 메모리(12)에 접속되어 상기 어드레스를 제공하는 적어도 하나의 데이터 출력부(Q)를 갖고, 상기 어드레스의 시퀀스(a sequence)를 저장하는 어드레스 메모리(22)와,
    b) 상기 데이터 출력부(Q)로부터 현재 라인의 픽셀 그룹들의 위치들의 어드레스를 수신하여 이 수신된 어드레스를 후속 라인의 픽셀 그룹들의 메모리 위치들의 재배열된 어드레스로 변환하는 조합 변환기(a combinatorial converter)(28)━상기 변환기(28)의 출력부는 상기 데이터 입력부(D)에 접속되어 상기 후속 라인의 픽셀 그룹들의 어드레스를 상기 어드레스 메모리(22)에 다시 기록하며 이로써 상기 변환기(28)는 상기 비디오 메모리(12)를 제어함━를 포함하는
    픽셀 셔플러.
  2. 제 1 항에 있어서,
    상기 조합 변환기(28)는 상기 데이터 출력부(Q)로부터 수신된 어드레스를 최상위 비트 부분과 최하위 비트 부분으로 분할하고 상기 최상위 비트 부분을 상기 최하위 비트 부분과 일정한 정수 피승수(a constant integer multiplicand)의 적(product)에 가산하는
    픽셀 셔플러.
  3. 제 1 항에 있어서,
    상기 픽셀 그룹들의 쌍들이 상기 어드레스의 최하위 비트를 무시함으로써 재배열되는
    픽셀 셔플러.
  4. 제 1 항에 있어서,
    상기 어드레스 메모리(22)의 상기 적어도 하나의 어드레스 입력부(Radr)에 접속된 출력부를 갖는 픽셀 카운터(24)를 더 포함하는
    픽셀 셔플러.
  5. 제 4 항에 있어서,
    상기 픽셀 카운터(24)의 출력부에 접속된 한 쌍의 디코더(36,38)를 더 포함하는
    픽셀 셔플러.
  6. 제 1 항에 있어서,
    상기 어드레스 생성기(14)로부터 상기 어드레스를 수신하고 이어서 상기 어드레스를 상기 비디오 메모리(12)로 제공하는 어드레스 레지스터(16)를 더 포함하는
    픽셀 셔플러.
  7. 매트릭스 디스플레이 디바이스에 있어서,
    제 1 항에 따른 픽셀 셔플러와,
    비디오 입력부를 갖는 섹션화된 매트릭스 디스플레이 패널을 포함하되,
    상기 조합 변환기(28)는 상기 섹션화된 매트릭스 디스플레이 패널의 상기 비디오 입력부에 대응하여 재배열된 어드레스를 제공하는
    매트릭스 디스플레이 디바이스.
  8. 제 7 항에 있어서,
    상기 조합 변환기(28)에 의해 수신된 상기 어드레스의 배열을 반대로 바꾸어서 상기 디스플레이 패널 상에 미러 이미지(a mirror image)를 제공하는 계산 블록(a computing block)(30)을 더 포함하는
    매트릭스 디스플레이 디바이스.
  9. 제 7 항에 있어서,
    상기 매트릭스 디스플레이 패널은 반사성 액정 디스플레이(RLCD) 패널인
    매트릭스 디스플레이 디바이스.
  10. 제 9 항에 있어서,
    상기 어드레스 생성기(14)는 상기 RLCD 패널의 수평 동기화 신호에 접속된 리셋 입력부 및 상기 어드레스 메모리(22)에 접속된 출력부를 갖는 픽셀 카운터(24)를 더 포함하는
    매트릭스 디스플레이 디바이스.
  11. 제 10 항에 있어서,
    상기 어드레스 생성기(14)는 상기 RLCD 패널의 수직 동기화 신호에 접속된 리셋 입력부를 갖는 라인 카운터(26)를 더 포함하는
    매트릭스 디스플레이 디바이스.
  12. 픽셀 그룹들로 구성된 이미지 라인들을 나타내는 비디오 데이터를 재배열하는 방법에 있어서,
    제 1 이미지 라인의 픽셀 그룹들의 비디오 데이터를 포함하는 비디오 메모리(12)의 메모리 위치들의 어드레스를 어드레스 메모리에 저장하는 단계와,
    현재 라인의 픽셀 그룹들의 비디오 데이터가 메모리 위치로부터 판독되었다면, 상기 현재 라인의 다음 픽셀 그룹의 데이터가 상기 비디오 메모리(12)로부터 판독되기 이전에 후속 라인의 픽셀 그룹에 대응하는 데이터가 상기 판독된 메모리 위치에 기록되도록, 상기 후속 라인의 픽셀 그룹의 메모리 위치들의 재배열된 어드레스를 계산하는 단계와,
    상기 재배열된 어드레스로 상기 비디오 메모리(12)를 어드레스하는 단계를 포함하는
    비디오 데이터 재배열 방법.
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