CN1605095A - 用于重排序视频数据的像素混洗器 - Google Patents

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Abstract

在数字视频系统中，像素混洗器(10)重排序视频数据行。通过应用用于确定视频数据连续行的像素组地址的适当算法，可以减小在重排序期间用于存储该视频数据所需要的视频存储器(12)。该视频存储器(12)操作在读－改－写模式中。该混洗器(10)可用在具有分区矩阵显示面板诸如具有分区视频输入的反射式液晶面板的矩阵显示装置中。该像素混洗器(10)重排序连续行的像素组的顺序，以便与该矩阵显示面板的分区视频输入相匹配。

Description

用于重排序视频数据的像素混洗器
技术领域
本发明一般涉及数字视频处理，并且更具体地涉及重排序用于驱动具有分区(sectionized)视频输入的矩阵显示器的数字视频数据。
背景技术
诸如反射式液晶显示(RLCD)面板的矩阵显示器可利用分区数字视频输入来制造。例如，以前公知的1280×1024像素的RLCD面板具有用于四个区域(section)中每一区域的数字视频信号的接口，该每一区域具有320×1024像素。每个区域具有用于奇像素与偶像素的独立的8比特视频输入。因此，必须重排序输入到分区数字视频输入的数字视频输入信号的每一视频行的像素。这一般利用通常包括以下三个主要元件的重排序电子设备或所谓的重映射器来实现：交织器、像素混洗器(shuffler)和角旋转器。
该交织器创建只有奇视频像素或只有偶视频像素的32比特四像素组(下文中也称为术语“四部段(quadlet)”)。对三种颜色(红、绿和蓝)的每一种执行这样的交织。对于该三种颜色的每一种，交织器具有一32比特输出，每一输出提供每视频行320个四部段。该混洗器在其三个输入之中的每一个上接收顺序编号为0、1、2、3...319的四部段并以0、1、80、81、160、161、240、241、2、3、82、83...238、239、318、319的顺序输出它们。在RLCD投影机中，实施前投射模式而不实施后投射模式，每一视频行被镜像反射，并且该混洗器以下列顺序输出四部段：319、318、239、238、159、158、79、78...81、80、1、0。然后，该角旋转器在由八个相邻的四部段构成的每个组内重排序8比特视频像素。
利用该像素混洗器执行的操作可以表示为矩阵转置。那么，一个40×4的矩阵应被转置，其中两个相邻的四部段表示该矩阵的一个元素。该矩阵的四行中的每一行包括40对相邻四部段。以常规方式(即，通过所谓的乒乓方法)操作的像素混洗器包括视频存储器，该视频存储器具有两个均包括SRAM 320×96的存储体。在一视频行周期期间，一个存储体被特定序列中的320个四部段填充，而利用读地址顺序0、1、80、81、160、161、240、241、2、3、82、83...238、239、318、319读另一存储体。由于这三种颜色的每一种都具有32比特四部段，因此，对于该存储器中的320个位置中的每一个，必须存储3×32＝96比特。虽然像素混洗的乒乓方法非常可靠，但它要求60K比特的SRAM并因此是非常存储器昂贵的。
发明内容
本发明的一个目的是提供需要较少存储器的像素混洗器。
本发明利用独立权利要求来限定。从属权利要求限定有利的实施例。
正如从下面关于优选实施例的详细说明中将更容易了解和充分理解的，本发明具体化为像素混洗器，该像素混洗器结合被称为地址发生器的装置，允许视频存储器操作在读-改-写模式中。这意味着该视频存储器的任何地址位置被读取并且立即利用新数据进行重写。这样的混洗器只需要一个320×96 SRAM的存储体。在这种情况中，一新视频行的像素的数据将以不同于前一行的顺序进行存储，并因此将需要新的地址顺序。因而，在实现时，本发明允许利用传统系统的一半存储容量来执行该像素混洗功能。
附图说明
本发明的这些以及其他方面从附图中将是显而易见的并将参照这些附图予以说明，其中：
图1是使用本发明的寻址技术的27个连续视频行的地址序列的一个示例；
图2是对应于图1的示例中的每一视频行的镜像反射的地址序列；
图3是结合本发明的地址发生器的混洗器的优选实施例的方框图；
图4是图3的地址发生器的电气示意图；以及
图5和图6分别是没有水平镜像反射和具有水平镜像反射的地址发生器操作的定时图。
具体实施方式
正如以前所提及的，利用操作在读-改-写模式中的SRAM的单个存储体，每一新视频行都将需要一新地址顺序。该存储体对于将要存储的80×4个四部段中的每一个都有地址位置。为了能够寻址320个位置中的每一个，需要9个地址比特。如果忽略9个地址比特中的最低有效位，举例来说，例如，四部段318与319，这是一对相邻的四部段，是80×4个四部段的矩阵的同一元素的一部分，并且它们的地址的八个最高有效位相同，该地址顺序将以图1表示的方式改变。正如从该仿真中所看到的，产生26个唯一地址顺序(行0至25)，并且随后重复这些顺序(视颜行26重复视频行0的地址顺序，等等)。如果实施视频行的镜像反射，则数字表示40×4＝160对四部段的矩阵元素编号，该地址序列将如图2中所示的。
用于该地址的算法利用下列等式来表示。用于图1中示出的仿真的地址可表示为：
Ani＝Int[A(n-1)i/4]+40*Remainder[A(n-1)i/4]
其中n是一个视频行数，i是从0至159的矩阵元素编号。
用于镜像反射的地址(图2)则表示为：
Ani＝Int[B(n-1)i/4]+40*Remainder[B(n-1)i/4]
其中B(n-1)i＝159-A(n-1)i。
在图3中示出该混洗器的一优选实施例的方框图，一般用标号10表示。混洗器10包括一个视频存储器12(在该实施例中，该视频存储器包含双端口SRAM320×96的单个存储体)、地址发生器14、9比特地址寄存器16、D触发器以及逻辑单元。混洗器10与超前三个时钟周期(相对于输入有效视频数据ViR，ViG，ViB)的水平和垂直同步脉冲同步、与施加到相应的混洗器输入AdvH与AdvV的、长度为一时钟周期的同步脉冲(有效低)同步。水平与垂直同步脉冲在相应的输出Ho与Vo上是有效的，如分别在第一有效视频输出VoR、VoG、VoB之前的时钟周期上利用标号18与20在图3中表示的。这些输出Ho，Vo用于同步下一个电路块，例如角旋转器。存储器12的读和写操作在各自的数据端口上独立地且同时执行。当一地址出现在耦合到该视频存储器12的一读地址输入的地址发生器14的地址输出Addr上时，视频存储器12在该地址上以视频数据ViR、ViG、ViB的四部段的形式读取该数据。在下一个时钟周期上，将该地址写入地址寄存器16中，而该视频存储器12在它的写地址输入上接收该地址并且下载在该相同的地址上视频数据的一个新的四部段。
在图4中示出地址发生器14的优选实施例的示意图。地址发生器14包括小型双端口SRAM 160×8，这是利用标号22表示的一地址存储器，该地址发生器14还包括像素计数器24、行计数器26、组合转换器28、计算块30(159-X)、两个多路复用器32与34、两个解码器36与38、触发器以及逻辑单元。在一图像的第一视频行(行计数＝0)期间，该地址从像素计数器24中取出并且将四部段(0、1、2、3、4...319)的第一行的地址发送至地址输出Addr。同时，第一行的地址中的八个最高有效位被组合转换器28转换并被下载到地址存储器22。在一图像的第一视频行期间，SRAM22的位置0、1、2、3、4...159被利用数据0、40、80、120、1...159填充，数据0、40、80、120、1...159是在下一行周期期间将从该视频存储器12中读出的四部段对的地址序列。在除了第一行之外的每一视频行期间，该地址输出Addr从SRAM 22接收其数据；来自SRAM22的数据也被转换器28转换并被写回到该SRAM 22中。如该图(图4)上所示，转换器28接收两个标记为“A”和“B”的输入，并为输出“Y”建立一个值，用于第二输入的一连续值序列(0、1、2、3)，作为第一输入加上-预定数(0、40、80、120)的函数。在给出的该示例中，当B＝0时，Y＝A；当B＝1时，Y＝A+40；当B＝2时，Y＝A+80，且当B＝3时，Y＝A+120。在该第二视频行期间，将利用0、10、20、30、40...159重写相同的SRAM 22位置。该输出地址的最低有效位只在该视频行期间进行双态转换并且能够从像素计数器24的最低有效位中获得。该输入“B”表示最低有效位部分，在该实施例中，表示8比特地址部分的两个最低有效位。这两个比特对应于前面提到的公式的项“Remainder[A(n-1)i/4]”。
同样地，输入“A”对应于最高有效位部分，在该示例中为8比特地址部分的五个最高有效位。这五个比特对应于前面提到的公式的项“Int[A(n-1)i/4]”。最后，该转换器28的输出“Y”对应于该公式中的Ani，所以Y＝Z+40B。
如果“反射”输入RI是有效的，则执行水平镜像反射。在该情况下，用于该转换器28的数据经过计算块30从SRAM 22的输出中取出，从而执行“159-X”运算。“X”是该计算块30的输入并且对应于前面提到的公式中的项“A(n-1)i”。该计算块30的输出是前面提到的公式中的项“B(n-1)i”。通过将“B(n-1)i”提供给该转换器28，该转换器执行镜像反射的公式。另外，对于给定视频行双态转换的最低有效地址位的相位应该总是与前一视频行的相反。这与以下事实有关：当操作在水平镜像反射模式时，两个相邻四部段之中被首先下载到存储器中的那个四部段是在下一视频行期间最后从该存储器中读出的。例如，四部段318先于四部段319被写入该存储器中；然而，如果实施镜像反射，则在下一视频行期间四部段319先于四部段318被读出。该最低有效位双态转换相位的改变由异OR门40来提供，该异OR门40具有连接到视频行计数器26的最低有效位的输入42。
可从这些附图、该说明书以及所附权利要求书的研究中获得本发明的其它方面和特点。
在图5与6中分别示出没有执行水平镜像反射与执行水平镜像反射时地址发生器14操作的定时图。在示意图(图4)上的点利用与图5和6的定时图上的相应行相同的字母(在黑体圆里面)进行标记，从而使本领域的技术人员能够理解并利用所有信号的精确定时来完成地址发生器14的操作。
应注意，上述实施例是说明本发明而非限制本发明，并且本领域的技术人员将能够设计出许多不超出所附权利要求书范围的替换实施例。在权利要求书中，任何放置在括号中的标号不应该解释为限制该权利要求。词“包括”不排除在权利要求中所列出的那些之外的元件或步骤的存在。在元件前面的词“一(个)”不排除存在多个这样的元件。可利用包括几个不同元件的硬件和利用适当编程的计算机来实现本发明。在装置权利要求中列举几个装置，这些装置中的几个装置可利用硬件的同一项来实施。在相互不同的从属权利要求中列举某些措施的纯粹事实不表示这些措施的组合不具有优势。

Claims (12)

1.一种像素混洗器(10)，用于重排序表示图像行的视频数据，这些行由像素组构成，该混洗器(10)包括：
一个视频存储器(12)，其包括存储位置，这些存储位置具有用于存储一行中的像素组的视频数据的地址；以及
一个地址发生器(14)，其包括：
a)一个地址存储器(22)，用于存储地址序列，该地址存储器具有至少一个地址输入(Radr)、一个数据输入(D)以及至少一个耦合到该视频存储器(12)的用于提供地址的数据输出(Q)；以及
b)一个组合转换器(28)，被耦合以便从该数据输出(Q)接收当前行的像素组的位置的地址，从而将这些地址转换为一后续行的像素组的存储位置的重排序地址，该转换器(28)的输出被耦合到该数据输入(D)，以便将该后续行的像素组的地址写回到所述地址存储器(22)，该转换器用于控制该视频存储器(12)。
2.根据权利要求1的像素混洗器(10)，其中所述组合转换器(28)适用于将从该数据输出(Q)接收的地址划分为一个最高有效位部分和一个最低有效位部分，并且适用于将该最高有效位部分加到该最低有效位部分与一恒定整数被乘数的乘积上。
3.根据权利要求1的像素混洗器(10)，其中通过忽略这些地址的最低有效位来重排序像素组对。
4.根据权利要求1的像素混洗器(10)，还包括一像素计数器(24)，该像素计数器具有耦合到该地址存储器(22)的至少一个地址输入(Radr)的输出。
5.根据权利要求4的像素混洗器(10)，还包括连接到所述像素计数器(24)的输出的一对解码器(36，38)。
6.根据权利要求1的像素混洗器(10)，还包括一地址寄存器(16)，该地址寄存器用于从所述地址发生器(14)接收所述地址和顺序地将所述地址提供给所述视频存储器(12)。
7.一种矩阵显示装置，包括权利要求1的像素混洗器；以及具有视频输入的分区矩阵显示面板，该组合转换器(28)提供对应于该分区矩阵显示面板的视频输入的重排序地址。
8.根据权利要求7的矩阵显示装置，还包括一个计算块(30)，该计算块适用于反转由该组合转换器(28)接收的地址，以便在该显示面板上提供镜像图像。
9.根据权利要求7的矩阵显示装置，其中该矩阵显示面板是反射式液晶显示(RLCD)面板。
10.根据权利要求9的矩阵显示装置，其中所述地址发生器(14)还包括一像素计数器(24)，该像素计数器具有连接到所述RLCD面板的水平同步信号的一个复位输入和连接到所述地址存储器(22)的一个输出。
11.根据权利要求10的矩阵显示装置，其中所述地址发生器(14)还包括一个行计数器(26)，该行计数器具有连接到所述RLCD面板的垂直同步信号的复位输入。
12.重排序表示图像行的视频数据的一种方法，这些行由像素组构成，该方法包括：
在一地址存储器中存储一个视频存储器(12)的存储位置的地址，该视频存储器包括图像的第一行像素组的视频数据；
计算一后续行的像素组的存储位置的重排序地址。因此，一旦从一存储位置中读出当前行的像素组的视频数据，在从该视频存储器(12)中读出该当前行的下一像素组的数据之前，此位置被写入对应于后续行的像素组的数据；
利用重排序地址对该视频存储器(12)进行寻址。
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