KR20040070089A - 반도체 집적회로 장치의 클록 지연 조정방법 및 이에 의해형성된 반도체 집적회로 장치 - Google Patents

반도체 집적회로 장치의 클록 지연 조정방법 및 이에 의해형성된 반도체 집적회로 장치 Download PDF

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KR20040070089A
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켄이치 타지카
히로키 토모시게
미노루 이토
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마쯔시다덴기산교 가부시키가이샤
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Abstract

본 발명은 각 계층 블록 내의 클록 지연의 동기화를 포함하는 타이밍 제어와 계층 상단 위에서의 클록 지연의 동기화를 고려한 타이밍 제어를 행함으로써 클록 지연을 조정하는 방법을 제공한다.
반도체 집적회로 장치의 클록 지연 조정방법은 반도체 칩 내의 각 계층 블록의 회로 설계 조건에 따라, 상기 각 계층 블록의 각 소스 포인트로부터 클록에 동기하여 동작되는 클록 입력회로까지의 클록 지연값을 동기시키도록 클록 지연을 조정하는 복수의 소스 포인트가 설치되며, 에어리어 단자가 상기 소스 포인트에 설치되고, 상기 반도체 칩의 클록 입력 단자와 각 에어리어 단자가 클록 라인을 통해 접속되어, 계층 상단 위에서 클록 분배되며, 상기 계층 클록들 사이의 클록 지연이 조정되는 것을 특징으로 한다.

Description

반도체 집적회로 장치의 클록 지연 조정방법 및 이에 의해 형성된 반도체 집적회로 장치{CLOCK DELAY ADJUSTING METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE FORMED BY THE METHOD}
본 발명은 반도체 집적회로 장치의 설계방법 및 반도체 집적회로 장치에 관한 것이며, 특히 클록 입력단자와, 각 계층 블록내의 플립플롭 회로 등과 같이 클록 신호에 응답하여 동작되는 클록 입력회로의 클록 지연값을 맞추도록 조정하는 방법에 관한 것이다.
종래, 반도체 집적회로 장치의 레이아웃 설계에서 계층 블록(902, 903, 904 및 905) 사이의 클록 지연을 동기시켜 조정하는 방법에서는 클록 입력단자(907)가 도 10에 나타낸 바와 같이 각 계층 블록(902 내지 905)의 외주에 형성된다. 클록 입력단자(907)와 클록 신호의 공급원이 되는 반도체 칩의 클록 입력단자(900) 사이의 클록 신호의 도달 시간을 동기시키기 위해, 배선(901)의 길이(배선길이)가 동일하게 되도록, 계층 상단에서 배선되는, 소위 동일 길이의 배선에 의해 클록 라인의 배선을 클록 분배하여 접속하는 방법이 이용된다. 따라서, 각 계층 블록까지의 클록 지연이 동기되도록 조정된다(예를 들어, JP-A-5-198674호 공보(1 내지 4 페이지, 도 1) 참조). 도면부호(906)는 반도체 칩의 경계를 나타낸다.
또한, 계층 블록들 사이의 상호 신호 배선 접속 기술로서, 신호단자가 계층 블록 위에 형성되어 블록들 사이의 상호 신호가 배선 접속되는 것이 있다(예를 들어, JP-A-5-243380호 공보(제 1항, 도 2) 참조).
그러나, 종래의 반도체 집적회로 장치의 레이아웃 설계에서 계층 블록들 사이의 클록 지연을 동기시켜 조정하는 클록 지연 조정방법은 계층 블록의 외주에 형성된 클록 입력단자의 1점 이후에서, 계층 블록 내에 있는 모든 플립플롭의 클록과 동기시켜 동작되는 회로인 클록 입력회로의 클록 단자까지의 클록 지연을 동기시킴과 더불어, 각 계층 블록마다의 클록 지연이 동기되는 조건으로 실시된다.
그러나, 회로 규모가 크고 블록 크기가 큰 계층 볼록이 반도체 칩 위에 제공되는 경우, 계층 블록내의 클록 입력회로의 배치 위치는 계층 블록의 회로 조건에 의존하여 밀집 또는 분산되는 다수의 배치 조건이 있다. 따라서, 계층 블록의 외주에 형성된 클록 입력단자의 1점 이후만으로 클록 지연을 동기시키는 것은 곤란하다. 더욱이, 실제의 반도체 집적회로 장치의 개발에 있어서, 이러한 경우가 실제로 많다. 유사하게, 각 계층 블록의 클록 지연을 동기시키는 것은 매우 곤란하다.
따라서, 종래 방법에서는 각 계층 블록의 클록 입력단자와 반도체 칩의 클록 입력단자가 클록 라인의 배선 접속을 실시하여 클록 신호의 도달 시간을 동기시키도록, 계층 상단 위에서 동일 길이의 배선에 의해 클록 분산되어도, 계층 블록 내에 클록 지연이 동기되지 않는 블록이 존재하기 때문에, 반도체 집적회로 장치의클록 지연이 동기되도록 조정될 수 없는 문제점이 있었다.
본 발명은 상기 실정에 감안하여 행해진 것으로, 각 계층 블록에 클록 입력용 에어리어 단자를 설치하고, 각 계층 블록내에서의 클록 지연의 동기화를 포함하는 타이밍 제어와 계층 상단 위에서의 클록 지연의 동기화를 고려한 타이밍 제어를 행함으로써, 복수의 계층 블록을 갖는 반도체 집적회로 장치의 레이아웃 설계에서의 클록 지연을 조정할 때, 클록 지연을 조정하는 방법을 제공하는 것을 목적으로 한다.
더욱이, 본 발명은 각 계층 블록내에서의 클록 지연의 동기화를 포함하는 타이밍 제어와 계층 상단 위에서의 클록 지연의 동기화를 포함하는 타이밍 제어를 실시하여, 클록 지연을 조정하도록 구성된 반도체 집적회로 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제 1 실시예에 따른 동일 길이의 배선의 클록 분배 배선에 의한 계층 상단 위의 클록 지연을 조정하는 방법을 보여주는 도면.
도 2는 본 발명의 제 2 실시예에 따른 클록 지연의 편차를 고려한 클록 분배 배선에 의한 계층 상단 위의 클록 지연을 조정하는 방법을 보여주는 도면.
도 3은 본 발명의 제 3 실시예에 따른 클록 분배 배선에 의한 계층 상단 위의 클록 지연을 조정하는 방법을 보여주는 도면.
도 4는 본 발명의 제 4 실시예에 따른 멀티시스템 클록에서의 계층 상단 위의 클록 지연을 조정하는 방법을 보여주는 도면.
도 5는 본 발명의 제 5 실시예에 따른 계층 상단 위의 클록 라인에서의 파형 라운딩에 대한 대응책을 취하는 방법을 보여주는 도면.
도 6은 본 발명의 제 6 실시예에 따른 게이트 회로가 계층 블록 내의 회로에 설치된 경우의 클록 지연을 조정하는 방법을 보여주는 도면.
도 7은 본 발명의 제 7 실시예에 따른 H형 배선이 계층 상단 위의 클록 분배를 통해 행해지는 예를 보여주는 도면.
도 8은 본 발명의 제 7 실시예에 따른 계층 상단 위의 H형 클록 분배 배선 경로를 이용한 평면도 수정에 대응하는 방법을 보여주는 도면.
도 9는 본 발명의 제 8 실시예에 따른 클록 지연 조정을 다시 계층 블록 위에 행함으로써 1칩의 클록 지연을 조정하는 방법을 보여주는 도면.
도 10은 종래의 동일 길이의 배선의 클록 분배 배선을 통한 계층 상단 위의 클록 지연을 조정하는 방법을 보여주는 도면.
본 발명에 따른 방법은 반도체 칩의 클록 지연의 목표값이 설정되고, 클록 지연을 조정하는 복수의 소스 포인트가 목표값에 따라 반도체 칩의 경계 내의 계층 블록들중 적어도 하나에 설치될 수 있으며, 클록 신호가 상기 소스 포인트로부터 각 계층 블록으로 공급될 수 있어, 계층 블록 내에서의 그리고 계층 상단 위에서의 지연 조정이 고려되는 것을 특징으로 한다.
이 경우, 소스 포인트를 결정하는 조건은 각 계층 블록 내에서의 클록 입력 회로의 배치 위치 등의 회로 설계 조건을 고려하여 클록 지연의 목표값을 달성하도록 결정된다.
보다 상세하게는, 본 발명은 클록 지연을 조정하는 복수의 소스 포인트가 계층 블록의 회로 설계 조건에 따라, 반도체 칩 내의 각 계층 블록의 각 소스 포인트로부터 클록에 동기하여 동작되는 클록 입력 회로까지의 클록 지연값을 동기시키도록 설치되고, 에어리어 단자가 상기 소스 포인트에 설치하며, 반도체 칩의 클록 입력단자와 각 에어리어 단자가 계층 상단 위에서 클록 분배되도록, 클록 라인을 통해 접속되어, 상기 계층 블록들 사이의 클록 지연이 조정되는 것을 특징으로 하는 방법을 제공한다.
상기 구성에 의하면, 클록 지연을 조정하는 복수의 소스 포인트가 설치되어, 각 계층 블록의 각 소스 포인트로부터 클록에 동기하여 동작되는 클록 입력회로까지의 클록 지연값을 동기시키며, 상기 에어리어 단자가 상기 소스 포인트에 설치되어, 클록을 상기 에어리어 단자로부터 각 클록 입력회로로 공급한다. 따라서, 계층 상단 위에서 클록 입력단자로부터 에어리어 단자까지의 클록 지연을 조정함으로써, 각 클록 입력회로까지의 클록 지연 조정을 용이하게 달성할 수 있다.
더욱이, 본 발명에 따른 상기 방법에 있어서, 반도체 칩의 클록 입력단자와 에어리어 단자 사이의 배선 길이가 동일하게 되도록, 상기 계층 블록들중 적어도 하나가 복수의 에어리어 단자를 갖는다.
상기 구성에 의해, 클록 입력단자와 에어리어 단자 사이의 부분이 동일 길이의 배선으로 설정된다. 따라서, 각 클록 입력회로까지의 클록 지연 조정을 용이하게 달성할 수 있다.
더욱이, 본 발명에 따른 상기 방법에 있어서, 클록 입력 전용의 에어리어 단자가 클록 지연을 조정하는 소스 포인트에 설치된다. 상기 에어리어 단자는 클록 전용이고, 그 위치가 계층 블록 위에서 자유로이 결정될 수 있으며, 복수의 에어리어 단자가 설치될 수 있다.
클록 지연은 각 계층 블록의 각 클록 입력용, 바람직하게는 전용의 에어리어 단자마다 반도체 칩의 클록 지연의 목표에 대해 조정된다.
또한, 본 발명에 따른 상기 방법에 있어서, 반도체 칩의 클록 입력단자와 에어리어 단자가 클록 분배를 통해 접속되어, 상기 계층 블록 내에서의 소스 포인트의 클록 지연값의 편차를 보상하는 배선 길이가 얻어진다.
보다 상세하게는, 조정이 종료될 때, 배선층의 상위층이 계층 상단 위에서 사용되어, 반도체 칩의 클록 입력단자와 각 클록 입력용 에어리어 단자 사이의 부분이 동일 길이를 갖거나, 각 에어리어 단자의 클록 지연 편차를 고려하여 클록 분배되는 클록 라인이 되도록 배선 접속을 실시한다. 상위층은 배선층이 형성되는 층 위에 제공된 층을 의미한다.
상기 구성에 의하면, 클록 지연을 조정하는 소스 포인트는 각각 회로의 설계조건에 따라, 반도체 칩의 경계 내의 계층 블록에 클록 입력용 에어리어 단자가 되도록 설치된다. 바람직하게는, 소스 포인트는 전용 에어리어 단자가 되도록 설정되고, 반도체 칩의 클록 입력단자와 각 클록 입력 전용의 에어리어 단자 사이의 부분이 클록의 도달 시간을 고려하여 계층 상단 위에서 클록 분배되도록 배선 접속되며, 계층 블록내의 클록 지연의 동기화와 계층 블록들 사이의 클록 지연의 동기화를 용이하게 실시하는 조건이 이루어진다. 따라서, 계층 블록들 사이의 클록 지연 조정을 실현할 수 있다.
또한, 본 발명에 따른 상기 방법에 있어서, 동일 길이의 배선을 통한 1칩의 계층 블록들 사이의 클록 지연이 반도체 칩의 클록 입력단자로부터 계층 블록의 상기 클록 입력 전용의 에어리어 단자까지 조정된 후, 클록 지연값이 동기 목표값을 만족하지 않는 개소가 어떤 계층 블록의 클록 입력 전용의 에어리어 단자로부터 클록 입력 회로까지의 클록 라인 위에서 발생된 경우, 지연 조정 버퍼회로가 다시 대상이 되는 클록 라인 위의 개소에 삽입됨으로써, 클록 지연을 조정하여, 1칩의 계층 블록들 사이의 클록 지연을 동기화시킨다.
상기 방법에 의해, 양호한 작업성으로 지연을 조정할 수 있다.
더욱이, 본 발명에 따른 상기 방법에 있어서, 클록 입력용 에어리어 단자가 반도체 칩의 클록 배선 설계에서 반도체 칩 내의 적어도 하나의 계층 블록 위에 1개소 이상 설치되고, 반도체 칩의 클록 입력단자와 클록 입력용 에어리어 단자가 계층 상단 위에서 배선되고, 에어리어 단자와 클록 입력단자 사이의 지연값의 차이가 계산되며, 계층 블록 내에서 상기 지연값의 차이를 보정하도록, 클록 지연이 에어리어 단자로부터 복수의 클록 입력회로까지 조정된다.
상기 방법에 의해, 양호한 작업성으로 지연을 조정할 수 있다.
또한, 본 발명에 따른 상기 방법에 있어서, 반도체 칩의 클록 입력단자와 클록 입력용 에어리어 단자는 전체 클록 배선 길이가 거의 최단이 되도록, 계층 상단 위에서 배선된다.
상기 방법에 의해, 지연을 감소시키고, 고속화를 실현할 수 있다.
또한, 본 발명에 따른 상기 방법에 있어서, 반도체 칩의 클록 입력단자와 클록 입력용 에어리어 단자는 최대 클록 배선 길이가 거의 최단이 되도록, 계층 상단 위에서 배선된다.
상기 방법에 의해, 전체 칩의 클록 지연을 감소시키고, 고속화를 실현할 수 있다.
더욱이, 계층 상단 위에서 반도체 칩의 클록 입력단자와 클록 입력용 에어리어 단자는 전체 클록 배선 길이가 거의 최단이 되도록, 또는 최대 클록 배선 길이가 거의 최단이 되도록 배선되고, 각 에어리어 단자와 클록 입력단자 사이의 지연값의 차이가 계산되며, 클록 지연이 각 계층 블록내에서 상기 지연값의 차이를 보상하도록 각 에어리어 단자로부터 복수의 플립플롭 등의 클록 입력회로까지 조정된다. 각 계층 블록내에서, 클록 입력단자로부터 근접한 에어리어 단자는 다수의 클록 입력회로로 클록 분배되고, 클록 입력단자로부터 떨어진 에어리어 단자는 적은 클록 입력회로로 클록 분배된다. 따라서, 클록 지연이 조정된다.
상기 발명에 의하면, 클록 입력단자로부터 각 클록 입력회로까지의 클록 지연값이 칩 전체로서 최소가 될 수 있으며, 클록 타이밍 조정을 위한 클록 배선 길이의 낭비가 매우 감소될 수 있다.
또한, 본 발명에 따른 상기 방법에 있어서, 계층 블록내에서 클록 분배하는 클록 입력회로수는 계층 상단의 클록 입력단자로부터 클록 지연값이 짧은 에어리어 단자로 증가되고, 계층 블록내에서 클록 분배하는 클록 입력회로수는 클록 입력단자로부터 클록 지연값이 긴 에어리어 단자로 감소됨으로써, 클록 지연을 조정한다.
상기 방법에 의해, 계층 상단 위에서 클록 분배에 의해 얻어진 클록 지연값과 계층 블록내에서 클록 분배에 의해 얻어진 지연값의 합계를 동일하게 할 수 있다.
또한, 본 발명에 따른 상기 방법에 있어서, 클록 라인은 전용 배선층을 사용함으로써 형성된다.
따라서, 배선에 자유도를 가질 수 있어, 설계가 용이하게 된다.
또한, 본 발명에 따른 상기 방법에 있어서, 클록 입력단자는 복수개의 클록 입력단자로 구성되고, 클록 입력이 복수의 클록 입력단자로부터 하나의 계층 클록으로 이루어지도록 구성된 멀티시스템 클록을 형성한다.
멀티시스템 클록이 이용되는 경우, 지연 조정이 복수의 에어리어 단자를 이용함으로써 각 클록 시스템마다 행해질 수 있다. 더욱이, 상기 에어리어 단자가 다른 클록 시스템에 의해 서로 이용될 수 있다.
또한, 본 발명에 따른 상기 방법에 있어서, 리피터 버퍼 회로가 계층 상단 위의 클록 라인의 배선 위에서, 계층 블록들 내 또는 계층 블록들 사이에 더 삽입됨으로써, 클록 신호의 파형 라운딩(waveform rounding)을 억제한다.
따라서, 파형 라운딩이 억제될 수 있어, 보다 신뢰성이 높은 반도체 집적 회로가 제공될 수 있다.
또한, 본 발명에 따른 상기 방법에 있어서, 복수의 클록 입력회로가 상기 계층 블록내에 제공되고, 클록 제어회로가 클록 입력회로까지의 클록 라인에 삽입될때, 계층 블록내의 클록 제어회로와 각 클록 입력회로 사이의 클록 라인의 클록 지연값이 지연 조정 버퍼회로를 사용함으로써 조정된다.
따라서, 클록 지연값이 계층 블록내에서 자유로이 조정될 수 있는 이점을 제공할 수 있다.
또한, 본 발명에 따른 상기 방법에 있어서, 상기 에어리어 단자의 설치 위치는 평면도(floor plan) 수정 전에 얻어진 클록 라인에 대한 배선 경로가 평면도 수정 후에도 다시 이용될 수 있도록 조정된다.
따라서, 설계가 보다 용이하게 될 수 있는 이점을 제공한다.
더욱이, 본 발명에 따른 반도체 집적회로 장치는 상기 조정방법을 이용하여 지연 조정을 행함으로써 형성된다.
상기 반도체 집적회로 장치는 적어도 하나의 계층 블록이 복수의 클록 입력 전용의 에어리어 단자를 포함하고, 클록 라인이 에어리어 단자보다도 상위층으로 제공되는 클록 라인 전용의 배선층으로 구성되는 것을 특징으로 한다.
상기 구성에 의하면, 지연 조정이 계층 블록들 사이 및 계층 블록 내에서 이루어지는 반도체 집적회로 장치를 제공할 수 있다.
본 발명에서는 칩 레이아웃적으로, 클록 입력단자가 설치된 계층 상단이 제 1 계층 층이 되도록 설정되고, 그 아래에 제 2 계층 층으로서의 계층 블록이 접속되며, 소스 포인트로서의 에어리어 단자가 계층 블록마다 설치된다.
상술한 바와 같이 본 발명에 의하면, 클록 지연을 조정하는 복수의 소스 포인트가 계층 블록의 회로 설계조건에 따라, 반도체 칩의 각 계층 블록의 각 소스포인트로부터 클록에 동기하여 동작되는 클록 입력회로까지의 클록 지연값을 동기시키도록 설치하고, 에어리어 단자가 상기 소스 포인트에 설치되고, 반도체 칩의 클록 입력단자와 각 에어리어 단자가 계층 상단 위에서 클록 분배되도록 클록 라인을 통해 접속되어, 계층 블록들 사이의 클록 지연이 조정된다. 따라서, 계층 블록내의 에어리어 단자로부터 클록 입력회로까지의 클록 지연을 용이하게 동기시킬 수 있다.
바람직하게는, 반도체 칩의 클록 입력단자와 각 클록 입력 전용의 에어리어 단자 사이의 클록 라인의 배선이 계층 상단 위에서 동일 길이의 배선에 의해 클록 분배되고 접속되어, 클록 지연이 반도체 집적회로 장치의 계층 블록들 사이에서 조정될 수 있다.
또한, 클록 입력단자와 클록 입력용 에어리어 단자는 전체 클록 배선 길이 또는 최대 클록 배선 길이가 최단이 되도록 계층 상단 위에서 배선되며, 클록 배선이 계층 블록 내에서 지연차를 보상하도록 행해진다. 따라서, 클록 지연값은 칩 전체로서 최소가 될 수 있어, 클록 배선 길이가 최적화될 수 있다.
또한, 배선층의 상위층이 클록 분배에서의 접속에 이용되면, 회로 레이아웃의 제한없이 회로 설계를 효율적으로 실현할 수 있다.
또한, 본 발명에 의하면, 클록 입력전용의 에어리어 단자의 각 포인트에서 경미한 클록 지연 편차가 발생되어도, 실제로 계층 상단 위에서 배선층의 상위층을 이용하여, 클록 지연의 편차를 고려한 배선 길이로 클록 라인의 배선을 분배함으로써, 반도체 집적 회로장치의 클록 지연을 조정할 수 있다.
따라서, 반도체 집적회로 장치의 멀티시스템 클록의 계층 블록들 사이의 클록 지연을 조정할 수 있다.
본 발명에 의하면, 클록 라인의 리피터 버퍼회로가 계층 상단 위의 클록 라인의 배선에 걸쳐 제공된 계층 블록들 내에, 또는 계층 블록들 사이에 삽입된다. 따라서, 파형 라운딩에 대한 대응책을 취함으로써, 반도체 집적회로 장치의 클록 지연을 조정할 수 있다.
본 발명에 의하면, 클록 제어회로가 계층 블록 내의 플립플롭 회로까지의 클록 라인 위에 삽입되는 경우에도, 계층 블록 위에서 클록 라인을 통해 클록 제어회로의 삽입전에 클록 입력 전용의 에어리어 단자를 설치하고, 더욱이 계층 블록 내의 클록 제어용 게이트 회로와 각 플립플롭 회로 사이의 클록 지연을, 클록 라인의 지연 조정 버퍼 회로를 사용하여 조정하며, 계층 상단 위에서의 리피터 버퍼회로를 이용하여 클록 지연을 조정함으로써, 반도체 집적회로 장치의 클록 지연을 조정할 수 있다.
본 발명에 의하면, 평면도 수정이 반도체 집적회로 장치의 어떤 계층 블록에 발생되어도, 클록 입력 전용의 에어리어 단자가 평면도 수정을 행하지 않은 클록 라인의 배선 경로에 접속될 수 있는 위치에서의 평면도 수정을 행하는 계층 블록에서 클록 지연을 조정하기 위한 소스 포인트를 결정함으로써, 수정되지 않은 클록 라인의 배선 경로를 정확하게 이용할 수 있다.
본 발명에 의하면, 클록 지연이 1칩의 계층 블록들 사이의 클록 지연 조정을 행한 후에 동기화될 수 없는 계층 블록이 존재하여도, 다시 대상이 되는 계층 블록에 클록 트리 합성(CTS)법을 통해 지연 조정 버퍼 회로를 삽입하여, 클록 지연을 행하여, 1칩의 계층 블록들 사이의 클록 지연을 동기화함으로써, 반도체 집적회로 장치의 클록 지연을 조정할 수 있다.
본 발명에 의하면, 본 발명의 효과를 이용한 반도체 집적회로 장치를 실현할 수 있다.
이하, 본 발명의 실시예에 대해 도면을 참조하면서 상세하게 설명한다.
(제 1 실시예)
본 실시예서, 회로 설계는 반도체 집적회로 장치에서의 계층 블록들 사이의 클록 지연이 동기화되는 조건에서, 계층 상단 위에서 클록 지연을 조정하는 방법에 의해 다음 절차로 이루어진다.
1. 클록 지연을 조정하는 미세 소스 포인트가 회로 설계의 조건에 따라, 반도체 칩의 경계 내의 계층 블록에 설치된다.
2. 소스 포인트는 클릭 입력 전용의 에어리어 단자가 되도록 설정된다.
3. 반도체 칩의 클록 입력단자와 각 클록 입력 전용의 에어리어 단자 사이의 클록 라인의 배선은 계층 상단 위에서 배선층의 상위층을 이용하여, 동일한 길이의 배선에 의해 클록 분배되어 접속된다.
상기 방법에 의하면, 계층 블록들 사이의 클록 지연의 동기화가 실시되고, 더욱이 동일 길이의 배선을 통한 클록 라인의 배선이 계층 상단 위에서 분배됨으로써, 클록 지연을 조정한다.
도 1은 본 발명의 제 1 실시예에 따른 동일 길이의 배선의 클록 분배 배선을 통한 계층 블록들 사이의 클록 지연을 조정하는 방법을 나타낸다. 도 1에 있어서, 클록 지연을 조정하는 소스 포인트로서 이용되는 복수의 클록 입력 전용의 에어리어 단자는 회로 설계의 조건에 따라, 반도체 칩의 경계(106)내의 계층 블록 A(102), 계층 블록 B(103), 계층 블록 C(104) 및 계층 블록 D(105) 위에 설치된다. 각 계층 블록(102, 103, 104, 105)은 1 내지 3개의 에어리어 단자를 포함한다. 계층 블록(102)은 2개의 에어리어 단자(102T1, 102T2)를 포함하고, 계층 블록(104)은 3개의 에어리어 단자(104T1, 104T2, 104T3)를 포함하며, 계층 블록(105)은 1개의 에어리어 단자(105T)를 포함한다. 각 에어리어 단자는 각 계층 블록(102, 103, 104, 105)까지의 클록 지연을 동기화하고, 동일 길이의 경로가 반도체 칩의 클록 입력단자(100)로부터 각 에어리어 단자(102T1 내지 105T)까지의 클록 도달 시간을 고려하여 개산되며, 클록 라인의 배선(101)이 계층 상단 위의 배선층의 상위층을 이용하여 접속된다.
따라서 제 1 실시예에 의하면, 클록 지연을 조정하는 소스 포인트로서 사용되는 복수의 클록 입력 전용의 에어리어 단자가 각 계층 블록에 설치된다. 따라서, 계층 블록의 클록 지연의 동기화 조건을 용이하게 실현할 수 있다. 계층 상단 위의 배선층의 상위층을 이용하여, 동일 길이의 배선을 통한 클록 라인의 배선을 분배함으로써, 반도체 집적회로 장치의 클록 지연 조정을 행할 수 있다.
클록 단자(101)로부터 각 에어리어 단자(102T1 내지 105T)까지의 클록 도달 시간을 고려하여 동일 길이의 경로를 개산하여, 클록 라인의 배선(101)을 형성할때, 상위층을 이용함으로써 레이아웃을 제한하지 않고 배선 설계를 행할 수 있다.
따라서, 모든 소스 포인트의 클록 지연값을 동기화할 수 있다.
상기 실시예어서는 클록 라인의 배선(101)이 상위층에 의해 형성되었지만, 반드시 상위층에 의해 형성될 필요는 없고, 적당히 조정될 수 있다.
(제 2 실시예)
다음으로, 본 발명의 제 2 실시예에 대해 설명한다.
본 실시예에서는 반도체 집적회로 장치의 계층 블록들 사이의 클록 지연이편차를 갖는 경우, 회로 설계가 계층 상단 위에서 클록 지연을 조정하는 방법에 의해 다음 절차로 이루어진다.
1. 본 발명의 제 1 실시예에 따른 방법 1 및 2.
2. 배선층의 상위층을 이용하여, 계층 상단 위에서 반도체 칩의 클록 입력단자와 각 클록 입력 전용의 에어리어 단자 사이의 클록 라인의 배선을, 각 계층 블록의 클록 입력 전용의 에어리어 단자까지의 클록 지연의 편차를 고려한 배선 길이로 클록 분배하여 접속하는 방법이 이용된다.
상기 방법에 의하면, 각 계층 블록의 클록 입력 전용의 에어리어 단자까지의 클록 지연이 편차를 갖는 경우에도, 계층 상단 위에서 반도체 칩의 클록 입력단자와 각 클록 입력 전용의 에어리어 단자 사이의 클록 라인의 배선을 분배하도록 편차에 따라 배선 길이를 조정함으로써, 클록 지연을 조정할 수 있다.
본 발명의 제 2 실시예에 대해 도면을 이용하여 설명한다.
도 2는 본 발명의 실시예 2에 따른 클록 지연의 편차를 고려한 클록 분배 배선을 통한 계층 블록들 사이의 클록 지연을 조정하는 방법을 나타낸다. 도 2에 있어서, 계층 블록(202)과 계층 블록(203)은 각각 블록 지연을 조정하는 소스 포인트로서 이용되는, 클록 입력 전용의 에어리어 단자 A(204), 클록 입력 전용의 에어리어 단자 B(205), 클록 입력 전용의 에어리어 단자 C(206)가 설치된다. 이 경우, 계층 블록(202, 203)내의 에어리어 단자(204, 205, 206)까지의 클록 지연값의 조건(207)은 "에어리어 단자 A 〉에어리어 단자 B 〉에어리어 단자 C"의 순서로 설정된다.
클록 분배 배선 접속은 도 2에서의 조건(207)의 관계를 유지하도록, 계층 상단 위에서 반도체 칩의 클록 입력단자(200)로부터 에어리어 단자(204, 205, 206)까지의 클록 라인의 배선(201)의 배선 길이를 고려한 클록 배선 길이의 조건(208)에서 "에어리어 단자 A〈 에어리어 단자 B〈 에어리어 단자 C"의 순서로 이루어진다.
따라서 제 2 실시예에 의하면, 클록 지연을 조정하는 소스 포인트로서 이용되는 복수의 클록 입력 전용의 에어리어 단자는 각 계층 블록에 설치되며, 각 포인트에서 경미한 클록 지연의 편차가 발생되어도, 계층 상단 위에서 배선층의 상위층을 실제로 활용하여 클록 지연의 편차를 고려한 배선 길이로 클록 라인의 배선이 이루어진다. 따라서, 반도체 집적회로 장치의 클록 지연 조정을 행할 수 있다.
(제 3 실시예)
다음으로, 본 발명의 제 3 실시예에 대해 설명한다.
본 실시예에서는 반도체 칩의 클록 입력단자로부터 각 계층 블록 위의 클록 입력용 에어리어 단자까지의 클록 배선과, 각 에어리어 단자로부터 각 플립플롭 등의 클록 입력회로의 클록 분배가 행해지고, 클록 입력단자와 각 에어리어 단자는, 예를 들어 전체 클록 배선 길이가 거의 최단이 되도록, 또는 최대 클록 배선 길이가 거의 최단이 되도록 계층 상단 위에서 배선되고, 각 에어리어 단자와 클록 입력단자 사이의 연값의 차이가 계산되며, 각 에어리어 단자로부터 복수의 클록 입력회로까지의 클록 지연이 각 계층 블록 내에서 상기 지연값의 차이를 보상하도록 조정된다. 예를 들면, 클록 입력단자로부터 근접한 에어리어 단자는 계층 블록내에서 다수의 클록 입력회로 위에 클록 분배함으로써, 큰 클록 지연값을 얻을 수 있다. 또한, 클록 입력단자로부터 먼 에어리어 단자는 계층 블록내에서 적은 클록 입력회로 위에 클록 분배함으로써, 작은 클록 지연값을 얻을 수 있다. 따라서, 계층 상단 위에서의 클록 배선에 의해 얻어진 클록 지연값과, 계층 블록내의 클록 분배에 의해 얻어진 클록 지연값을 합계한 클록 지연값이 일치된다. 유사하게, 유효한 방법으로서, 계층 블록내에서의 클록 지연 조정이 곤란한 경우는 계층 상단 위에서의 클록 배선 길이를 조정함으로써 전체 클록 지연이 조정된다.
이하, 본 발명의 제 3 실시예에 대해 도면을 이용하여 설명한다.
도 3은 본 발명의 제 3 실시예에 따른 동일 길이의 배선의 클록 분배 배선을 이용하지 않는 계층 블록의 클록 지연을 조정하는 방법을 나타낸다. 도 3에 있어서, 도 1과 동일한 기능에는 동일한 도면부호를 이용한다. 도 3에 있어서, 클록 입력단자와 에어리어 단자(102T1, 102T2, 103T, 104T1, 104T2, 104T3, 105T) 사이의전체 클록 배선 길이가 계층 상단 위에서 거의 최단이 되도록, 클록 배선이 이루어진다. 또한, 다른 방법으로서는 최대 클록 배선 길이가 거의 최단이 되도록, 클록 배선이 이루어질 수 있다. 더욱이, 45도 또는 임의 각도의 배선을 이용함으로써, 배선 길이와 클록 지연값을 보다 감소시킬 수 있다. 따라서, 클록 입력단자로부터 각 에어리어 단자까지의 클록 지연값은 변경된다. 클록 배선의 저항값 및 용량값, 더욱이 에어리어 단자에 부가되는 용량값 등을 고려하여, 클록 입력단자로부터 각 에어리어 단자까지의 지연값의 차이가 시뮬레이션에 의해 계산된다. 상기 지연값의 차이를 보상하기 위해, 클록 분배는 각각의 에어리어 단자로부터 각 클록 입력회로까지의 CTS 등의 방법, 또는 각 에어리어 단자로부터 클록 분배되는 클록 입력 회로수를 조정하는 방법을 이용함으로써 행해진다.
(제 4 실시예)
본 발명의 제 4 실시예는 반도체 집적 회로장치에서의 복수의 클록 시스템이 존재하는 경우의 계층 블록들 사이의 클록 지연을 조정하는 각 방법의 클록 시스템마다 상기 제 1 내지 제 3 실시예중 어느 하나를 실시하는 방법을 이용하는 것을 특징으로 한다.
상기 방법에 의하면, 복수의 클록 시스템이 복수 존재하는 경우에도 계층 블록들 사이의 클록 지연이 조정될 수 있다.
이하, 본 발명의 제 4 실시예에 대해 도면을 이용하여 설명한다.
도 4는 본 발명의 제 4 실시예에 따른 멀티시스템 클록에서의 계층 블록들사이의 클록 지연을 조정하는 방법을 나타낸다. 도 4에 있어서, 클록 라인(A)에 속하는 에어리어 단자(304)와 클록 라인(B)에 속하는 에어리어 단자(305)는 계층 블록 A(306)와 계층 블록 B(307)에서 클록 지연을 조정하는 소스 포인트로서 각 클록 시스템마다 설치된다. 계층 상단 위에서 배선층의 상위층을 이용함으로써, 반도체 칩의 클록 입력단자 A(300 내지 304)는 본 발명의 제 1 또는 제 2 실시예를 실시하여 각 클록 시스템마다 클록 라인(A)의 배선(301)을 통해 접속된다. 마찬가지로, 반도체 칩의 클록 입력단자 B(303 내지 305)는 본 발명의 제 1 내지 제 3 실시예중 어느 하나를 실시하여 클록 라인(B)의 배선(302)을 통해 접속된다.
따라서 제 4 실시예에 의하면, 복수의 클록 시스템의 클록 지연이 계층 블록들 사이에서 조정될 때도, 본 발명의 제 1 내지 제 3 실시예중 어느 하나를 이용함으로써, 복수의 에어리어 단자가 각 계층 블록에 설치되며, 클록이 복수의 클록 라인으로부터 각 에어리어 단자로 공급된다. 따라서, 반도체 집적회로 장치의 클록 지연이 조정될 수 있다.
(제 5 실시예)
본 발명의 제 5 실시예에서는 상기 본 발명의 제 1 내지 제 4 실시예중 어느 하나를 실시할 때, 계층 상단의 클록 라인의 배선 위에서 클록의 파형 라운딩에 대한 대응책을 취하는 방법으로서, 리피터 버퍼회로가 클록 라인의 배선 위에 계층 블록 내 또는 계층 상단 위에 삽입된다.
상기 방법에 의하면, 리피터 버퍼회로가 클록 라인의 배선 위에 선택적으로 설치된다. 또한, 본 발명의 제 1 내지 제 4 실시예중 어느 하나의 실시에 있어서도, 클록의 파형 라운딩에 대한 대응책을 취할 수 있다.
이하, 본 발명의 제 5 실시예에 대해 도면을 이용하여 설명한다.
도 5는 본 발명의 제 5 실시예에 따른 계층 블록들 사이의 클록 라인에서의 파형 라운딩에 대한 대응책을 취하는 방법을 나타낸다. 도 5에 있어서, 파형 라운딩이 발생하기 쉬운 개소가 평면도로부터, 반도체 칩의 경계(408) 내에서 계층 블록 A(402), 계층 블록 B, 계층 블록 C(404), 계층 블록 D(405)의 클록 입력 전용의 에어리어 단자(409)와 반도체 칩의 클록 입력단자(400) 사이의 클록 라인의 배선(401) 경로에 각각 예측된다. 리피터 버퍼회로는 파형 라운딩이 평면도에 근거된 상항에 따라 발생되기 쉬운 개소에 삽입된다.
계층 블록 내의 클록 라인의 리피터 버퍼회로(406) 또는 계층 블록들 사이의 클록 라인의 리피터 버퍼회로(407)가 예측된 개소에 삽입되어, 배선 접속이 이루어진다.
따라서 제 5 실시예에 의하면, 본 발명의 제 1 내지 제 4 실시예중 어느 하나에 있어서도, 계층 상단의 클록 라인의 배선 위의 파형 라운딩에 대한 대응측을 취하면서, 반도체 집적 회로장치의 클록 지연을 조정할 수 있다.
(제 6 실시예)
본 발명의 제 6 실시예에서, 회로 설계는 클록 제어회로가 계층 블록 내의 플립플롭 회로까지의 클록 라인 위에 삽입되는 경우의 클록 지연을 조정하는 방법에 의해 다음 절차로 이루어진다.
우선,
1. 클록 입력 전용의 에어리어 단자는 계층 블록 내의 클록 라인에 클록 제어회로가 입력되기 전에 설치된다. 그리고,
2. 각 플립플롭 회로의 클록 지연은 클록 제어용 게이트 회로 이후에 클록 라인의 지연 조정 버퍼회로를 사용함으로써 조정된다. 그 후,
3. 본 발명의 제 1 내지 제 3 실시예에 따른 클록 라인의 배선을 분배하는 접속이 계층 상단 위에서 이루어진다.
상기 방법에 의하면, 클록 제어용 게이트 회로가 계층 블록 내의 클록 라인에 존재하여도, 본 발명의 제 1 내지 제 4 실시예의 실시예에 따른 클록 지연 조정이 계층 상단 위에서 이루어질 수 있다.
이하, 본 발명의 제 6 실시예에 대해 도면을 이용하여 설명한다.
도 6은 본 발명의 제 6 실시예에 따른 게이트 회로가 계층 블록 내의 회로에 설치된 경우의 클록 지연을 조정하는 방법을 나타낸다. 도 6에 있어서, 클록 입력 전용의 에어리어 단자 A(502), 클록 입력 전용의 에어리어 단자 B(503), 클록 입력 전용의 에어리어 단자 C(504), 및 클록 입력 전용의 에어리어 단자 D(505)는 각각 계층 블록(501) 내의 클록 신호를 정지하는데 사용되는 제어 단자(510)가 부속되는 클록 제어용 게이트 회로(509)의 입력 전의 클록 라인의 배선(500) 위에 설치된다. 에어리어 단자(502, 503, 504, 505)로부터 게이트 회로(509)를 사이에 두는 플립플롭 회로(506)용 플립플롭 회로의 클록 단자(507)까지의 클록 지연은 게이트회로(509)와 플립플롭 회로(506) 사이에 클록 라인의 지연 조정 버퍼회로(508)를 삽입함으로써 조정된다. 그리고, 클록 라인(500)의 배선 접속이 본 발명의 제 1, 2 및 3 실시예의 실시에 따라 계층 상단 위에서 이루어진다.
따라서 제 6 실시예에 의하면, 클록 제어용 게이트 회로가 계층 블록 내의 클록 라인에 존재하여도, 클록 입력 전용의 에어리어 단자가 게이트 회로의 입력 전에 설치되며, 계층 블록 내의 클록 지연은 게이트 회로와 플립플롭 회로 사이에 클록 라인의 지연 조정 버퍼회로를 사용함으로써 조정된다. 또한, 본 발명의 제 1 내지 제 4 실시예에 따라 계층 상단 위에서 조정함으로써, 반도체 집적회로 장치의 클록 지연을 조정할 수 있다.
(제 7 실시예)
본 발명의 제 7 실시예에서, 회로 설계는 평면도 수정이 발생될 때, 계층 블록의 회전 방향의 변경, 크기 변경, 배치 위치 변경 등의 평면도 수정 전의 계층 상단 위의 클록 라인의 배선 경로를 다시 사용하는 방법에 의해 다음 절차로 이루어진다.
평면도가 수정되는 계층 블록에서 클록 지연을 조정하는 소스 포인트가 결정될 때, 클록 입력 전용의 에어리어 단자가 평면도 수정 전의 클록 라인의 배선 경로에 접속될 수 있는 위치에 결정되어, 평면도가 수정된다.
상기 방법에 의하면, 클록 입력 전용의 에어리어 단자는 평면도 수정이 계층 블록의 평면도 수정 후에도 이루어질 수 있기 전에 얻어지는 클록 라인의 배선 경로에 접속하는 위치에 설치된다. 따라서, 클록 라인의 배선 경로가 다시 이용될 수 있다.
이하, 본 발명의 제 7 실시예에 대해 도면을 이용하여 설명한다.
도 7은 본 발명의 제 7 실시예에 따른 H형 배선이 계층 블록들 사이의 클록 분배를 통해 이루어지는 예를 나타낸다. 또한, 도 8은 본 발명의 제 7 실시예에 따른 계층 블록들 사이의 H형 클록 분배 배선 경로를 이용한 평면도 수정에 대응하는 방법을 나타낸다. 도 7에 있어서, 클록 분배 및 접속은 계층 블록 A(602), 계층 블록 B(603), 계층 블록 C(604), 계층 블록 D(605) 위의 각각의 클록 입력 전용의 에어리어 단자로부터 반도체 칩의 클록 입력단자(600)까지 클록 라인의 H형 배선(601)을 통해 이루어진다.
이 상태에서, 평면도 수정 전에 얻어지는 평면도의 원형(700)이 도 8에 정의된다. 계층 블록의 회전에 의한 방향 변경에 근거한 평면도 수정(701), 계층 블록의 크기 변경에 근거한 평면도 수정(702), 계층 블록의 배치 위치 변경에 근거한 평면도 수정(703)이 평면도 수정에서 발생되어도, 수정 후의 계층 블록의 클록 입력 전용의 에어리어 단자가 평면도 수정 전에 얻어진 원형(700)의 601 경로에 접속될 수 있는 위치에 있으면, 평면도 수정 전의 601 경로가 여전히 이용될 수 있는 것을 알 수 있다.
따라서 제 7 실시예에 의하면, 계층 블록의 평면도 수정이 발생되어도, 평면도 수정을 행하는 계층 블록에서 클록 지연을 조정하는 소스 포인트를, 클록 입력 전용의 에어리어 단자가 평면도 수정 전에 얻어진 클록 라인의 배선 경로에 접속될있는 위치에 결정함으로써, 수정 전에 얻어진 배선 경로를 정확하게 이용할 수 있다.
상기 실시예에서는 클록 입력 전용의 에어리어 단자가 이용되었지만, 반드시 전용이 아니어도 무방하고, 테스트 단자로서 사용될 수도 있으며, 배선 접속이 제한되지 않는 장소에 설치되는 것이 바람직하다.
클록 라인은 높은 자유도로 인해 전용의 배선층으로서 상위층에 형성되어야 하는 것이 바람직하지만, 형성될 배선층은 상위층으로 한정되지 않고, 다른 배선층이 형성되는 층 내에 형성될 수 있다.
(제 8 실시예)
본 발명의 제 8 실시예에서는 동일 길이의 배선을 통한 1칩의 계층 블록들 사이의 클록 지연의 조정이 반도체 칩의 클록 입력단자로부터 각 계층 블록의 클록 입력 전용의 에어리어 단자까지 행해지고, 클록 지연값이 동기 목표값을 만족하지 않는 개소가 어떤 계층 블록의 클록 입력 전용의 에어리어 단자로부터 각 플립플롭 회로의 클록 단자까지의 클록 라인 위에서 발생된 경우, 지연 조정 버퍼회로가 클록 트리 합성(CTS)법에 의해 대상이 되는 클록 라인 위의 개소에 다시 삽입되어, 클록 지연을 조정한다.
상기 방법에 의하면, 1칩의 계층 블록들 사이의 클록 지연 조정이 이루어진 후, 지연 조정 버퍼회로가 클록 지연의 동기화가 취해지지 않는 계층 블록에 대해 클록 트리 합성(CTS)법에 의해 다시 삽입됨으로써, 클록 지연을 조정한다. 따라서,1칩의 계층 볼록들 사이의 클록 지연을 동기시킬 수 있다.
이하, 본 발명의 제 8 실시예에 대해 도면을 이용하여 설명한다.
도 9는 본 발명의 제 8 실시예에 따른 클록 지연 조정을 계층 블록 위에서 다시 행함으로써, 1칩의 클록 지연을 조정하는 방법을 나타낸다. 도 9에 있어서, 계층 블록의 클록 지연을 조정하는 공정(800)과 1칩의 계층 블록들 사이의 클록 지연을 조정하는 공정(801)을 통해, 클록 지연값의 동기화가 어떤 계층 블록에서 어긋나는 개소를 발생하는 공정(802)이 발생된 경우, 공정(802)에서의 클록 지연값의 동기화가 다시 계층 블록의 클록 지연을 조정하는 공정(803)에서 어긋나는 문제에 대한 대응책이 취해진다.
따라서 제 8 실시예에 의하면, 1칩의 계층 블록들 사이의 클록 지연 조정이 행해진 후, 클록 지연의 동기화가 취해지지 않는 계층 블록이 존재하여도, 지연 조정 버퍼회로가 클록 트리 합성(CTS)법에 의해 대상이 되는 계층 블록에 다시 삽입되어, 클록 지연을 행함으로써, 1칩의 계층 블록들 사이의 클록 지연의 동기화를 취한다. 따라서, 반도체 집적회로 장치의 클록 지연을 조정할 수 있다.
본 발명은 다양한 반도체 집적 회로의 설계에서 적용할 수 있고, 특히 클록 지연의 문제가 되는 회로에 유효하다. 클록 지연을 조정하는 미세 소스 포인트가 각 계층 블록의 회로 설계 조건에 따라 검사되고, 위치가 계층 블록 위에서 상기 포인트에 자유로이 결정되며, 필요에 따라 복수의 클록 입력용 에어리어 단자가 설치된다. 따라서, 계층 블록 내의 에어리어 단자로부터 클록 입력회로까지의 클록지연의 동기화를 용이하게 실현할 수 있다.

Claims (16)

  1. 반도체 집적회로 장치의 클록 지연 조정방법에 있어서,
    반도체 칩 내의 각 계층 블록의 회로 설계 조건에 따라, 상기 각 계층 블록의 각 소스 포인트로부터 클록에 동기하여 동작되는 클록 입력회로까지의 클록 지연값을 동기시키도록 클록 지연을 조정하는 복수의 소스 포인트가 설치되며,
    에어리어 단자가 상기 소스 포인트에 설치되고, 상기 반도체 칩의 클록 입력 단자와 각 에어리어 단자가 클록 라인을 통해 접속되어, 계층 상단 위에서 클록 분배되며,
    상기 계층 클록들 사이의 클록 지연이 조정되는 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  2. 제 1항에 있어서, 상기 반도체 칩의 클록 입력단자와 에어리어 단자 사이의 배선 길이가 동일하게 되도록, 상기 계층 블록들중 적어도 하나는 복수의 에어리어 단자를 갖는 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  3. 제 1항에 있어서, 상기 에어리어 단자는 클록 입력 전용의 입력단자인 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  4. 제 1항 내지 3항중 어느 한 항에 있어서, 상기 각 계층 블록의 상기 소스 포인트의 상기 클록 지연값의 편차를 보상하는 배선 길이를 얻기 위해, 상기 반도체 칩의 클록 입력단자와 상기 에어리어 단자는 클록 분배을 통해 접속되는 반도체 집적회로 장치의 클록 지연 조정방법.
  5. 제 1항 내지 3항중 어느 한 항에 있어서, 동일 길이의 배선을 통한 1칩의 계층 블록들 사이의 클록 지연이 상기 반도체 칩의 클록 입력단자로부터 상기 각 계층 블록의 상기 클록 입력 전용의 에어리어 단자까지 조정된 후, 상기 클록 지연값이 동기 목표값을 만족하지 않는 개소가 어떤 계층 블록의 상기 클록 입력 전용의 에어리어 단자로부터 상기 각 클록 입력 회로까지의 클록 라인 위에서 발생되는 경우, 지연 조정 버퍼회로가 다시 대상이 되는 클록 라인 위의 개소에 삽입됨으로써, 클록 지연을 조정하여, 1칩의 상기 계층 블록들 사이의 클록 지연을 동기시키는 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  6. 반도체 집적회로 장치의 클록 지연 조정방법에 있어서,
    클록 입력용 에어리어 단자가 반도체 칩 내의 적어도 하나 이상의 계층 블록 위에 1개소 이상 설치되고,
    상기 반도체 칩의 클록 입력단자와 클록 입력용 에어리어 단자가 계층 상단 위에서 배선되고,
    상기 에어리어 단자와 상기 클록 입력단자 사이의 지연값의 차이가 계산되며,
    클록 지연이 상기 계층 블록내에서 상기 지연값의 차이를 보상하도록, 상기 각 에어리어 단자로부터 복수의 클록 입력회로까지 조정되는 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  7. 제 6항에 있어서, 상기 반도체 칩의 클록 입력단자와 상기 클록 입력용 에어리어 단자는 전체 클록 배선 길이가 거의 최단이 되도록, 상기 계층 상단 위에서 배선되는 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  8. 제 6항에 있어서, 상기 반도체 칩의 클록 입력단자와 상기 클록 입력용 에어리어 단자는 최대 클록 배선 길이가 거의 최단이 되도록, 상기 계층 상단 위에서 배선되는 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  9. 제 6항 내지 8항중 어느 한 항에 있어서, 상기 계층 블록내에서 클록 분배하는 상기 클록 입력회로수는 상기 계층 상단의 클록 입력단자로부터 클록 지연값이 짧은 에어리어 단자로 증가하고, 상기 계층 블록내에서 클록 분배하는 상기 클록 입력회로수는 상기 클록 입력단자로부터 클록 지연값이 긴 에어리어 단자로 감소됨으로써, 클록 지연 조정을 행하는 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  10. 제 1항 내지 6항중 어느 한 항에 있어서, 상기 클록 라인은 전용의 배선층을이용함으로써 형성되는 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  11. 제 1항 내지 6항중 어느 한 항에 있어서, 상기 클록 입력단자는 복수의 클록 입력단자로 이루어지고, 클록 입력이 상기 클록 입력단자로부터 하나의 계층 블록으로 이루어지는 구조를 갖는 멀티시스템 클록을 형성하는 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  12. 제 1항 내지 6항중 어느 한 항에 있어서, 리피터 버퍼회로가 상기 계층 상단 위의 상기 클록 라인의 배선 위에서, 상기 계층 블록들 내 또는 계층 블록들 사이에 더 삽입됨으로써, 클록 신호의 파형 라운딩을 억제하는 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  13. 제 1항 내지 6항중 어느 한 항에 있어서,
    복수의 클록 입력회로는 상기 계층 볼록내에 설치되며,
    상기 계층 블록내의 클록 제어회로와 상기 각 클록 입력회로 사이의 상기 클록 라인의 클록 지연값은 상기 클록 입력회로가 상기 클록 입력회로까지의 클록 라인에 삽입될 때, 지연 조정 버퍼회로를 사용함으로써 조정되는 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  14. 제 1항 내지 6항중 어느 한 항에 있어서, 상기 에어리어 단자의 설치 위치는 상기 평면도 수정 전에 얻어진 상기 클록 라인의 배선 경로가 평면도 수정 후에도 다시 이용될 수 있도록 조정되는 것을 특징으로 하는 반도체 집적회로 장치의 클록 지연 조정방법.
  15. 제 1항 내지 6항중 어느 한 항에 따른 반도체 집적회로 장치의 클록 지연 조정방법을 이용한 반도체 집적회로 장치.
  16. 제 15항에 있어서, 상기 계층 블록들중 적어도 하나는 복수의 클록 입력 전용의 에어리어 단자를 포함하고, 클록 라인은 상기 에어리어 단자 위에 상위층으로서 제공되는 클록 라인 전용의 배선층으로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
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