CN1285116C - 半导体集成电路器件的时钟延迟调节方法 - Google Patents

Abstract

本发明提供一种通过进行包括在每一分级块中的时钟延迟同步的时序控制和考虑到分级顶部上的时钟延迟的同步的时序控制来调节时钟延迟的方法。一种半导体集成电路器件的时钟延迟调节方法，其中根据分级块的电路设计条件提供多个用于调节时钟延迟的源点以便对从半导体芯片中的每一分级块的每一源点到要与时钟同步操作的时钟输入电路的时钟延迟值进行同步，并且在源点提供区域终端，并且通过时钟线连接半导体芯片的时钟输入端和每一区域终端以便在分级项上进行时钟分布，并调节在分级块之间的时钟延迟。

Description

半导体集成电路器件的时钟延迟调节方法

                         技术领域

本发明涉及一种设计半导体集成电路器件的方法以及半导体集成电路器件，特别涉及一种执行调节以适应时钟输入端和将要响应于时钟信号操作的时钟输入电路的时钟延迟值的方法，如每一分级块(hierarchical block)中的触发电路。

                         背景技术

在半导体集成电路器件的布图设计中的分级块902、903、904和905之中同步调节时钟延迟的方法中，常规地，在分级块902至905的每一个的外围上形成时钟输入端907，如图10中所示。为了使时钟输入端907与要做时钟信号供应源的半导体芯片的时钟输入端900之间的时钟信号的到达时间同步，通过以布线901的长度(布线长度)相等的方式对在分级顶部上布线进行所谓的等长布线，采用了时钟分布并连接时钟线的布线的方法。因此，每一分级块的时钟延迟被调节为同步(例如，参见JP-A-5-198674公报(第1至4页，图1))。906表示半导体芯片的边界。

此外，有一种用于布线并连接分级块之间的共有信号的技术，其中信号终端形成在分级块上，并且在块之间的共有信号被布线并连接(例如，参见JP-A-5-243380公报(第1段落，图2))。

然而，在常规半导体集成电路器件的布图设计中同步调节分级块之间的时钟延迟的时钟延迟调节方法，将同步直到时钟输入电路的时钟终端的时钟延迟，该时钟输入电路是要与形成在分级块外围上的时钟输入端的一个点上和其后的分级块中的所有触发器的时钟同步操作的电路，此外，在对每一分级块的时钟延迟同步的条件下执行该电路。

然而，在半导体芯片上提供具有大电路规模和大块尺寸的分级块的情形中，有大量的配置条件，在分级块中的时钟输入电路的配置位置根据分级块的电路条件或紧密地集聚或分散。因此，很难同步仅在分级块的外围上形成的时钟输入端的一个点上和其后的时钟延迟。而且，在半导体集成电路器件的实际发展中，事实上经常出现这种情况。相似地，很难同步每一分级块的时钟延迟。

因此，在常规方法中，由于即使通过在分级顶部上等长布线来执行时钟线的布线连接以同步时钟信号的到达时间，使每一分级块的时钟输入端和半导体芯片的时钟输入端分布时钟，还是存在不同步的分级块中具有时钟延迟的块，所以存在半导体集成电路器件的时钟延迟不能被调节为同步的问题。

                          发明内容

考虑到实际情况已做出本发明，它的一个目的是提供一种方法，该方法是为在每一分级块中提供用于时钟输入的区域终端并执行包括在每一分级块中的时钟延迟的同步的时序控制和考虑到在分级顶部上的时钟延迟的同步的时序控制，由此在具有多个分级块的半导体集成电路器件的布局设计中的时钟延迟的调节中调节时钟延迟。

此外，本发明的另一个目的是提供一种半导体集成电路器件，其构成以执行包括在每一分级块中的时钟延迟同步的时序控制和包括在分级顶部上的时钟延迟同步的时序控制，由此调节时钟延迟。

根据本发明的方法，其特征在于：设置了半导体芯片的时钟延迟的期望值，根据期望值可以将用于调节时钟延迟的多个源点提供在半导体芯片边界中的至少一个分级块中，且时钟信号可以由该源点供给到每一分级块，并考虑在分级顶部上的分级块中的延迟调节。

在这种情况中，考虑到电路的设计条件，诸如每一分级块中时钟输入电路的配置位置，确定决定源点的条件以获得时钟延迟的期望值。

更为具体地，本发明提供一种方法，其中根据分级块的电路设计条件提供用于调节时钟延迟的多个源点以便同步从在半导体芯片中的每一分级块的每一源点到要与时钟同步操作的时钟输入电路的时钟延迟的值，并在源点中提供区域终端，且半导体芯片的时钟输入端和每个区域终端通过时钟线连接以便在分级顶部上进行时钟分布，并调节分级块之间的时钟延迟。

根据该结构，这里提供多个用于调节时钟延迟的源点以同步从在每一分级块中的每一源点到要与时钟同步操作的时钟输入电路的时钟延迟值，且在源点上提供区域终端以将时钟从区域终端供给至每一时钟输入电路。因此，通过调节从时钟输入端到在分级顶部上的区域终端的时钟延迟，能够很容易完成直到每一时钟输入电路的时钟延迟的调节。

此外，根据本发明的方法中，至少一个分级块以在半导体芯片的时钟输入端与区域终端之间的布线长度相等的方式具有多个区域终端。

通过该结构，将在时钟输入端和区域终端之间的部分设置成等长布线。结果，能够容易完成直到每一时钟输入电路的时钟延迟的调节。

而且，在根据本发明的方法中，在用于调节时钟延迟的源点上提供用于时钟输入的特定区域终端。区域终端专用于时钟且其位置在分级块上被自由地确定，且可以提供多个区域终端。

为了半导体芯片时钟延迟的目的，以及专有使用的需要，调节用于每一分级块的每一时钟输入的每个区域终端的时钟延迟。

此外，在根据本发明的方法中，半导体芯片的时钟输入端与区域终端通过时钟分布被连接以获得如此布线长度以便于补偿在分级块中源点的时钟延迟值中的差异。

更具体地将，当调节结束时，在分级顶部上使用布线层的上层以如此方式执行布线连接以致半导体芯片的时钟输入端与用于每一时钟输入的区域终端之间的部分成为具有等长度的或考虑到在每一区域终端的时钟延迟中的差异的时钟分布的时钟线。该上层是指在要形成为布线层的层上提供的层。

根据该结构，取决于电路的设计条件，分别将用于调节时钟延迟的源点提供成为用于在半导体芯片的边界中的分级块上的时钟输入的区域终端。理想地，将源点设置成特定区域终端而且半导体芯片的时钟输入端与用于时钟输入的每一特定区域终端之间的部分被布线并被连接以便在考虑到时钟的到达时间的情况下在分级顶部上进行时钟分布，并制定易于执行分级块中的时钟延迟和分级块之间的时钟延迟的同步的条件。这样，能够执行分级块之间的时钟延迟的调节。

而且，在根据本发明的方法中，当从半导体芯片的时钟输入端到用于分级块的时钟输入的特定区域终端通过等长布线调节一个芯片的分级块之间的时钟延迟，然后在从用于特定分级块中时钟输入的特定区域终端至时钟输入电路的时钟线上产生在其中时钟延迟值不满足同步期望值的位置时，延迟调节缓冲电路插入在时钟线上的位置中以再次作为目标，由此调节时钟延迟并同步一个芯片的分级块之间的时钟延迟。

通过该方法，能够以高可操作性调节延迟。

此外，在根据本发明的方法中，在半导体芯片的时钟布线设计中，在半导体芯片中至少一个分级块上的至少一个位置处提供用于时钟输入的区域终端，在分级顶部上布线半导体芯片的时钟输入端和用于时钟输入的区域终端，计算区域终端与时钟输入端之间延迟值的差，为了补偿分级块中延迟值的差，从区域终端到多个时钟输入电路调节时钟延迟。

通过该方法，能够以高可操作性调节延迟。

此外，在根据本发明的方法中，以整个时钟布线长度几乎最小的方式在分级顶部上布线半导体芯片的时钟输入端和用于时钟输入的区域终端。

通过该方法，能够减小延迟并实现速度的提高。

在根据本发明的方法中，此外，以最大时钟布线长度几乎最小的方式在分级顶部上布线半导体芯片的时钟输入端和用于时钟输入的区域终端。

通过该方法，能够减小整个芯片的时钟延迟并实现速度的提高。

另外，以整个时钟布线长度几乎最小或者最大时钟布线长度几乎最小的方式在分级顶部上布线半导体芯片的时钟输入端和用于时钟输入的每一区域终端，并计算每一区域终端与时钟输入端之间延迟值的差，并且为了补偿每一分级块中延迟值的差，调节从每一区域终端到时钟输入电路的时钟延迟，例如多个触发器。在每一分级块中，接近时钟输入端的区域终端被时钟分布成大量时钟输入电路，而远离时钟输入端的区域终端被时钟分布成少量的时钟输入电路。因此，调节时钟延迟。

根据该结构，从时钟输入端到每一时钟输入电路的时钟延迟值可以作为整个芯片被最小化，可以尽可能地减小用于调节时钟时序的时钟布线长度的浪费。

此外，根据该发明的方法，增加从分级顶部的时钟输入端到具有小时钟延迟值的区域终端的用于分级块中时钟分布的时钟输入电路的数量，而减小从时钟输入端至具有大时钟延迟值的区域终端的用于分级块中时钟分布的时钟输入电路的数目，由此调节时钟延迟。

通过该方法，能够均衡通过在分级顶部上时钟布线获得的时钟延迟值和通过分级块中的时钟分布获得的时钟延迟值的和。

在根据该发明的方法中，此外，通过使用特定布线层形成时钟线。

结果，布线可以具有一定的自由度以便于可以容易地进行设计。

此外，在根据本发明的方法中，由多个时钟输入端组成时钟输入端，并形成具有从时钟输入端到一个分级块进行时钟输入这样的结构的多系统时钟。

在其中使用多系统时钟的情况中，可以通过利用多个区域终端来对每一时钟系统进行延迟调节。此外，通过不同的时钟系统可以相互使用区域终端。

此外，在根据本发明的方法中，在分级顶部上的时钟线的布线上的分级块之中或之间还插入转发缓冲电路，由此抑制时钟信号的波形圆角(waveformrounding)。

结果，可以抑制波形圆角以便于可以提供具有较高可靠性的半导体集成电路。

此外，在根据本发明的方法中，在分级块中提供多个时钟输入电路，当时钟控制电路插入进至每一时钟输入电路的时钟线时，通过使用延迟调节缓冲电路来调节分级块中的时钟控制电路与每一时钟输入电路之间的时钟线的时钟延迟值。

结果，能够得到在分级块中可以自由调节时钟延迟值的优点。

此外，在根据本发明的方法中，以如此方式调节区域终端的配置位置即还可以在平面布置修正之后再使用在平面布置修正之前获得的用于时钟线的布线路径。

结果能够得到可以更容易地进行设计的优点。

另外，通过执行利用调节方法的延迟调节形成根据本发明的半导体集成电路器件。

半导体集成电路器件的特征在于，至少一个分级块包括多个用于时钟输入的特定区域终端，且由用于提供为区域终端上的上层的时钟线的特定布线层构成时钟线。

根据该结构，能够提供一种半导体集成电路器件，其中在分级块之间及在分级块中执行延迟调节。

在本发明中，在芯片布局基础上，将提供有时钟输入端的分级顶部设置成为第一分级层，而连接在其下的分级块为第二分级层，且每个分级块提供有要成为源点的区域终端。

如上所述，根据本发明，取决于分级块的电路设计条件提供用于调节时钟延迟的多个源点以同步从半导体芯片中每一分级块的每一源点到要与时钟同步操作的时钟输入电路的时钟延迟值，且在源点中提供区域终端，并通过时钟线连接半导体芯片的时钟输入端和每一区域终端，以便在分级顶部上进行时钟分布，并调节在分级块之间的时钟延迟。因此，能够容易地同步从分级块中的区域终端到时钟输入电路的时钟延迟。

理想地，在半导体芯片的时钟输入端与用于时钟输入的每一特定区域终端之间的时钟线的布线进行时钟分布并通过在分级顶部上等长布线连接以便可以在半导体集成电路器件的分级块之间调节时钟延迟。

此外，以整个时钟布线长度或者最大时钟布线长度几乎最小的方式，在分级顶部上布线时钟输入端和用于时钟输入的区域终端，并进行时钟布线以补偿分级块中的延迟差。结果，可以最小化作为整个芯片的时钟延迟值并且可以最优化时钟布线长度。

此外，如果布线层的上层被用于时钟分布中的连接，则能够在没有电路布局的限制下有效地进行电路设计。

此外，根据本发明，即使引起用于时钟输入的特定区域终端的每一点上的时钟延迟中的轻微差异，通过实际上使用分级顶部上的布线层的最上层，以分配具有如要考虑到时钟延迟中的差异的布线长度的时钟线的布线，能够调节半导体集成电路器件的时钟延迟。

因此，能够调节半导体集成电路器件的多系统时钟的分级块之间的时钟延迟。

根据本发明，时钟线的转发缓冲电路插入在经过在其上的分级顶部上的时钟线的布线提供的分级块之中或之间。结果，能够对波形圆角采取对策，由此调节半导体集成电路器件的时钟延迟。

根据本发明，还在将时钟控制电路插入到分级块中的触发电路的时钟线上的情况中，通过在穿过分级块上的时钟线的时钟控制电路的输入之前提供用于时钟输入的特定区域终端，此外，使用时钟线的延迟缓冲电路调节分级块中用于时钟控制的门电路与每一触发电路之间的时钟延迟，以及利用分级顶部上的转发缓冲电路调节时钟延迟，能够调节半导体集成电路器件的时钟延迟。

根据本发明，即使在半导体集成电路器件中的特定分级块上产生平面布置修正，通过在分级块中确定用于调节时钟延迟的源点，以在用于时钟输入的特定区域终端可以连接到不受平面布置修正影响的用于时钟线的布线路径的位置中执行平面布置修正，能够准确地利用用于未修正的时钟线的布线路径。

根据本发明，即使存在其中在一个芯片的分级块之间的时钟延迟进行调节之后不能同步时钟延迟的分级块，通过时钟树综合(Clock Tree Synthesis，CTS)方法通过将延迟调节缓冲电路插入进分级块中以再次成为目标，以及执行时钟延迟，能够调节半导体集成电路器件的时钟延迟，由此同步一个芯片的分级块之间的时钟延迟。

根据本发明，利用本发明的优点能够实现半导体集成电路器件。

                        附图说明

图1是示出根据本发明的第一实施例通过时钟分布布线成等长布线来调节分级顶部上的时钟延迟的方法的图；

图2是示出根据本发明的第二实施例通过考虑时钟延迟中的差异的时钟分布布线来调节分级顶部上的时钟延迟的方法的图；

图3是示出根据本发明的第三实施例通过时钟分布布线来调节分级顶部上的时钟延迟的方法的图；

图4是示出根据本发明的第四实施例调节多系统时钟中分级顶部上的时钟延迟的方法的图；

图5是示出根据本发明的第五实施例对分级顶部上的时钟线中的波形圆角采取对策的方法的图；

图6是示出根据本发明的第六实施例在分级块中的时钟线上提供门电路的情况下调节时钟延迟的方法的图；

图7是示出根据本发明的第七实施例在其中通过在分级顶部上的时钟分布来执行H-型布线的例子的图；

图8是示出根据本发明的第七实施例相应于利用在分级顶部上的H-型时钟分布布线路径的平面布置修正的方法的图；

图9是示出根据本发明第八实施例在分级块上再次执行时钟延迟的调节，由此调节一个芯片的时钟延迟的方法的图；和

图10是示出根据常规技术通过时钟分布布线成等长布线来调节在分级顶部上的时钟延迟的方法的图。

                       具体实施方式

下面将参考附图详细描述本发明的实施例。

(第一实施例)

在该实施例中，通过以同步半导体集成电路器件中的分级块之间的时钟延迟为条件调节分级顶部上的时钟延迟的方法，按照下述步骤进行电路设计。

1.按照电路设计的条件在半导体芯片边界中的分级块上提供用于调节时钟延迟的精确源点。

2.将源点设置成为用于时钟输入的特定区域终端。

3.通过在分级顶部上利用布线层的上层的等长布线来进行时钟分布并连接半导体芯片的时钟输入端与用于时钟输入的每一特定区域终端之间的时钟线的布线。

根据该方法，实现分级块之间时钟延迟的同步，此外，在分级顶部上通过等长布线分布时钟线的布线，由此调节时钟延迟。

图1示出根据本发明的第一实施例通过时钟分布布线成等长布线来调节分级块之间的时钟延迟的方法。在图1中，按照电路设计的条件在半导体芯片边界106中的分级块A102、分级块B103、分级块C104和分级块D105上提供用作用于调节时钟延迟的源点的多个用于时钟输入的特定区域终端。分级块102、103、104、105的每一个包括一至三个区域终端。分级块102包括两个区域终端102T1和102T2，分级块104包括三个区域终端104T1、104T2和104T3，而分级块105包括一个区域终端105T。每一区域终端同步到分级块102、103、104和105的每一个的时钟延迟，并考虑从半导体芯片的时钟输入端100到区域终端102T1至105T的每一个的时钟到达时间来估计等长路径，并且通过利用分级顶部上的布线层的上层连接时钟线的布线101。

根据第一实施例，这样，在每一分级块中提供了用作用于调节时钟延迟的源点的多个用于时钟输入的特定区域终端。结果，能够容易地实现分级块中时钟延迟的同步条件。通过利用分级顶部上的布线层的上层的等长布线来分布时钟线的布线，能够调节半导体集成电路器件的时钟延迟。

当考虑从时钟终端101到区域终端102T1至105T的每一个的时钟到达时间来估计等长路径以及形成时钟线的布线101时，能够使用上层在没有布局限制下进行布线设计。

这样，能够同步所有源点的时钟延迟的值。

虽然在该实施例中由上层形成时钟线的布线101，但其并不必总由上层来形成而且调节可以正确地进行。

(第二实施例)

接着，将描述本发明的第二实施例。

在该实施例中，在半导体集成电路器件中的分级块之间的时钟延迟具有差异的情况下，通过在分级顶部上调节时钟延迟的方法按下述步骤进行电路设计。

1.按照发明的第一实施例的方法1和2。

2.这里采用一种利用以考虑直到每一分级块中用于时钟输入的特定区域终端的时钟延迟中的差异的布线长度的布线层的上层，时钟分布并连接半导体芯片的时钟输入端与分级顶部上用于时钟输入的特定区域终端之间的时钟线的布线的方法。

根据该方法，即使直到每一分级块中的用于时钟输入的特定区域终端的时钟延迟具有差异，通过根据该差异调节(regulate)布线长度以分布半导体芯片的时钟输入端与分级顶部上的用于时钟输入的每一特定区域终端之间的时钟线的布线，能够调节时钟延迟。

下面参考附图描述本发明的第二实施例。

图2示出根据本发明第二实施例的通过考虑时钟延迟中的差异的时钟分布布线来调节分级块之间的时钟延迟的方法。在图2中，分级块202和分级块203分别提供有用作用于调节时钟延迟的源点的用于时钟输入的特定区域终端A204和用于时钟输入的特定区域终端B205、以及用于时钟输入的特定区域终端C206。在这种情况中，直到分级块202和203中的区域终端204、205和206的时钟延迟值的条件207设置成“区域终端A＞区域终端B＞区域终端C”的次序。

为了保持图2中的条件207的关系，在考虑到从半导体芯片的时钟输入端200到分级顶部上的区域终端204、205和206的时钟线的布线201的布线长度的时钟布线长度这样的条件208下，按照“区域终端A＜区域终端B＜区域终端C”的次序进行时钟分布布线连接。

根据第二实施例，这样，在每一分级块中提供了用作用于调节时钟延迟的源点的多个用于时钟输入的特定区域终端，并且即使在每一点上都有时钟延迟中的差异，通过实际上利用分级顶部上的布线层的上层，以考虑到时钟延迟中的微小差异这样的布线长度来分布时钟线的布线。结果，能够在半导体集成电路器件中进行时钟延迟的调节。

(第三实施例)

接着，将描述本发明的第三实施例。

在该实施例中，进行从半导体芯片的时钟输入端到每一分级块上用于时钟输入的区域终端的时钟布线和来自每一区域终端的诸如触发器的时钟输入电路的时钟分布，并以例如总时钟布线长度几乎最小或者最大时钟布线长度几乎最小的方式在分级顶部上对时钟输入端和每一区域终端进行布线，并计算每一区域终端与时钟输入端之间延迟值的差，并且为了补偿每一分级块中延迟值的差，调节每一区域终端到多个时钟输入电路的时钟延迟。例如，通过在分级块中的大量的时钟输入电路上进行时钟分布，接近时钟输入端的区域终端可以获得大的时钟延迟值。而且，通过在分级块中的少量的时钟输入电路上进行时钟分布，远离时钟输入端的区域终端可以获得小时钟延迟值。这样，通过相加由在分级顶部上时钟布线获得的时钟延迟值和在分级块中时钟分布获得的时钟延迟值来获得的相等的时钟延迟值。对于一种有效的方法，相似地，当很难调节分级块内的时钟延迟时，通过调节分级顶部上的时钟布线长度来调节总时钟延迟。

下面参考附图描述本发明第三实施例。

图3示出根据本发明的第三实施例的不使用时钟分布布线为等长布线的分级块的调节时钟延迟的方法。在图3中，与图1中功能相同的元件具有相同的参考标号。在图3中，以在时钟输入端与区域终端102T1、102T2、103T、104T1、104T2、104T3和105T之间的总时钟布线长度在分级顶部上被设置成几乎最小的方式进行时钟布线。对另一种方法，以最大时钟布线长度被设置成几乎最小的方式也可以进行时钟布线。而且，通过利用成45度或任意角度的布线，能够进一步减小布线长度和时钟延迟值。结果，改变了从时钟输入端到每一区域终端的时钟延迟值。此外，考虑到时钟布线的电阻值和电容值，将一个电容值添加到区域终端，通过模拟来计算从时钟输入端到每一区域终端的延迟值的差。为了补偿延迟值中的差，通过利用诸如从各自区域终端到每一时钟输入电路的CTS的方法或调节将从每一区域终端进行时钟分布的时钟输入电路的数量的方法，进行时钟分布。

(第四实施例)

本发明的第四实施例特征在于：在半导体集成电路器件中存在多个时钟系统的情况下，对用于调节分级块之间的时钟延迟的每一方法时钟系统采用第一至第三实施例的任意一种的方法。

根据该方法，同样在存在多个时钟系统的情形中，可以调节分级块之间的时钟延迟。

下面参考附图描述本发明的第四实施例。

图4示出根据本发明的第四实施例在多系统时钟中的分级块之间调节时钟延迟的方法。在图4中，提供作为在每一时钟系统中作为用于调节分级块A306和分级块B307中时钟延迟的源点的属于时钟线A的区域终端304和属于时钟线B的区域终端305。通过利用分级顶部上的布线层的上层，通过用于执行本发明第一或第二实施例的每一时钟系统的时钟线A的布线301，将时钟输入端A300连接至半导体芯片的304。相似地，通过执行本发明的第一至第三实施例的任何一个，通过时钟线B的布线302连接时钟输入端B303至半导体芯片的305。

根据第四实施例，这样，在每个分级块中提供了多个区域终端，并同样当多个时钟系统的时钟延迟在分级块之间调节时，通过利用本发明的第一至第三实施例的任何一个，从多个时钟线向每一区域终端供给时钟。结果，可以调节半导体集成电路器件的时钟延迟。

(第五实施例)

在本发明的第五实施例中，在分级块中或在时钟线的布线上的分级顶部上插入转发缓冲电路作为在执行本发明的第一至第四实施例中对在分级顶部的时钟线的布线上的时钟波形圆角采取对策的方法。

根据该方法，在时钟线的布线上选择地提供该转发缓冲电路。同样在执行本发明的第一至第四实施例中的任意一种，结果可以对时钟的波形圆角采取对策。

下面参考附图描述本发明的第五实施例。

图5示出根据本发明的第五实施例对分级块之间的时钟线中的波形圆角采取对策的方法。在图5中，分别从用于半导体芯片的边界408中的分级块A402、分级块B403、分级块C404和分级块D405的时钟输入的特定区域终端409与半导体芯片的时钟输入端400之间的时钟线的布线401路经中的平面布置，预测在其中易于产生波形圆角的位置。取决于基于平面布置的情况，将转发缓冲电路插入到其中易于产生波形圆角的位置。

分级块中的时钟线的转发缓冲电路406或分级块之间的时钟线的转发缓冲电路407插入在预测的位置以进行布线连接。

根据第五实施例，这样，同样在本发明的第一至第四实施例中，在对分级顶部的时钟线的布线上的波形圆角采取对策的同时，能够调节半导体集成电路器件的时钟延迟。

(第六实施例)

在本发明的第六实施例中，通过在直到分级块中的触发电路的时钟线上插入时钟控制电路的情形中调节时钟延迟的方法，按照下述步骤进行电路设计。

首先，

1.在分级块中的时钟线上的时钟控制电路的输入之前提供用于时钟输入的特定区域终端。然后，

2.在用于时钟控制的门电路之后，通过利用用于时钟线的延迟调节缓冲电路来调节各触发电路的时钟延迟。其后，

3.根据本发明的第一至第三实施例在分级顶部上进行具有时钟线布线的分布的连接。

根据该方法，即使在分级块中的时钟线上存在用于时钟控制的门电路，可以在分级顶部上进行根据本发明的第一至第四实施例的时钟延迟的调节。

下面参考附图描述本发明的第六实施例。

图6示出根据本发明的第六个实施例的在分级块中的时钟线上提供门电路的情况中调节时钟延迟的方法。在图6中，在用于时钟控制的门电路509的输入之前，分别在时钟线500上提供用于时钟输入的特定区域终端A502、用于时钟输入的特定区域终端B503、用于时钟输入的特定区域终端C504和用于时钟输入的特定区域终端D505，其中将要用于停止分级块501中的时钟信号的控制终端510连接到所述门电路。通过在门电路509与触发电路506之间插入时钟线的延迟调节缓冲电路508，调节从区域终端502、503、504和505到用于将门电路509置于其间的触发电路506的触发电路的时钟终端507的时钟延迟。然后，根据本发明的第一、第二和第三实施例的执行在分级顶部上进行时钟线500的布线连接。

根据本发明第六实施例，这样，即使在分级块中的时钟线上存在用于时钟控制的门电路，在门电路输入之前提供用于时钟输入的特定区域终端并通过利用门电路与触发电路之间的时钟线的延迟调节缓冲电路调节分级块中的时钟延迟。此外，通过根据本发明的第一至第四实施例在分级顶部上进行调节，能够调节半导体集成电路器件的时钟延迟。

(第七实施例)

在本发明的第七实施例中，当引起修正时在诸如分级块的旋转方向的改变、尺寸的改变以及配置位置的改变的平面布置修正之前，通过再次利用用于分级顶部上的时钟线的布线路径的方法，按照下述程序进行电路设计。

当在其中要引起平面布置修正的分级块中将要确定用于调节时钟延迟的源点时，定义这样一个位置，其中在平面布置修正之前用于时钟输入的特定区域终端可以连接到用于时钟线的布线路径，这样修正了平面布置。

根据该方法，在其中在分级块的平面布置修正之后还可以进行在平面布置修正之前获得的到用于时钟线的布线路径的连接的位置中，提供用于时钟输入的特定区域终端。因此，可以再次利用用于时钟线的布线路径。

下面参考附图描述本发明的第七实施例。

图7示出根据本发明第七实施例通过在分级块之间时钟分布来进行H-型布线的实例。而且，图8示出相应于根据本发明第七实施例的在分级块之间利用H-型时钟分布布线路径的平面布置修正的方法。在图7中，通过时钟线的H-型布线601，从分级块A602、分级块B603、分级块C604和分级块D605上的各自用于时钟输入的特定区域终端到半导体芯片的时钟输入端600进行时钟分布和连接。

在这种情形中，在图8中定义在平面布置修正之前获得的平面布置的原始形式700。很显然，即使在其中在修正之后的用于分级块时钟输入的特定区域终端可以连接到在平面布置修正之前获得的原始形式700的路径601的位置中，在平面布置修正中进行基于由分级块的旋转带来的方向的改变的平面布置修正701、基于分级块尺寸的改变的平面布置修正702和基于分级块配置位置改变的平面布置修正703，仍然可以利用在平面布置修正之前的路径601。

根据第七实施例，这样，即使引起分级块的平面布置修正，通过确定用于调节分级块中的时钟延迟的源点，能够严格利用在修正之前获得的布线路径，用于在其中用于时钟输入的特定区域终端可以连接到在平面布置修正之前获得的时钟线的布线路径的位置中进行平面布置修正。

虽然在该实施例中使用了用于时钟输入的特定区域终端，但不必是唯一的，还可以用作一个测试终端并理想地提供在一个其中没有限定布线连接的位置中。

虽然由于高度的自由性，期望时钟线应该形成在作为特定布线层的上层上，但是要形成的层并不限定为上层，还可以形成在其中提供了另一布线层的层中。

(第八实施例)

在本发明的第八实施例中，在从半导体芯片的时钟输入端到用于每一分级块的时钟输入的特定区域终端通过等长布线进行在一个芯片的分级块之间的时钟延迟的调节，并在从用于特定分级块中的时钟输入的特定区域终端到每一触发电路的时钟端的时钟线上产生在其中时钟延迟值不满足同步的期望值的位置的情况中，在要成为时钟树综合(CTS)方法的目标的时钟线上的位置中再次插入延迟调节缓冲电路以调节时钟延迟。

根据该方法，进行一个芯片的分级块之间的时钟延迟的调节，并且然后通过时钟树综合(CTS)方法再次向不能采用时钟延迟同步的分级块插入延迟调节缓冲电路，由此调节时钟延迟。结果，能够同步一个芯片的分级块之间的时钟延迟。

下面参考附图描述本发明的第八实施例。

图9示出根据本发明的第八实施例的再次在分级块上进行时钟延迟调节由此调节一个芯片的时钟延迟的方法。在图9中，在其中产生在特定分级块中改变时钟延迟值同步的位置的步骤802通过调节一个分级块的时钟延迟的步骤800和调节一个芯片的分级块之间的时钟延迟的步骤801来产生，对再次调节分级块的时钟延迟的步骤803对改变在步骤802中的时钟延迟值同步的问题采取对策。

根据第八实施例，这样，即使存在进行一个芯片的分级块之间的时钟延迟调节之后未在其中取得时钟延迟同步的分级块，再次在分级块中插入延迟调节缓冲电路以成为时钟树综合(CTS)方法的目标以进行时钟延迟，由此同步一个芯片的分级块之间的时钟延迟。结果，能够进行半导体集成电路器件的时钟延迟的调节。

本发明应用于各种半导体集成电路的设计，特别对存在时钟延迟问题的电路有效。根据每一分级块的电路设计条件勘测用于调节时钟延迟的精确源点，在分级块上的点上自由地确定位置，并且如果需要，提供多个用于时钟输入的区域终端。结果，能够容易地执行从分级块中的区域终端到时钟输入电路的时钟延迟的同步。

Claims (12)

1、一种半导体集成电路器件的时钟延迟调节方法，

其中提供有多个用于调节时钟延迟的源点，以便根据分级块的电路设计条件对从半导体芯片中每一分级块的每一源点到要与时钟同步操作的时钟输入电路的时钟延迟值进行同步，以及

在源点中提供区域终端，并且通过时钟线连接半导体芯片的时钟输入端和每一区域终端，以便于在分级顶部上进行时钟分布，以及

调节分级块之间的时钟延迟。

2、根据权利要求1的半导体集成电路器件的时钟延迟调节方法，其中至少一个分级块以在半导体芯片的时钟输入端和区域终端之间的布线长度相等的方式具有多个区域终端。

3、根据权利要求1的半导体集成电路器件的时钟延迟调节方法，其中区域终端为用于时钟输入的特定输入端。

4、根据权利要求1至3中任何一个的半导体集成电路器件的时钟延迟调节方法，其中通过时钟分布连接半导体芯片的时钟输入端和区域终端以获得关于补偿在分级块中源点的时钟延迟值中的差异的布线长度。

5、根据权利要求1至3中任何一个的半导体集成电路器件的时钟延迟调节方法，其中当通过等长布线从半导体芯片的时钟输入端到用于分级块的时钟输入的特定区域终端调节一个芯片的分级块之间的时钟延迟，并且然后在从用于特定分级块中的时钟输入的特定区域终端到时钟输入电路的时钟线上产生在其中时钟延迟值不满足同步期望值的位置时，在时钟线的一个位置上插入延迟调节缓冲电路以再次成为目标，由此调节时钟延迟并对在一个芯片的分级块之间的时钟延迟进行同步。

6、根据权利要求1的半导体集成电路器件的时钟延迟调节方法，其中通过利用特定布线层来形成时钟线。

7、根据权利要求1的半导体集成电路器件的时钟延迟调节方法，其中时钟输入端由多个时钟输入端组成，并形成具有从时钟输入端到一个分级块进行时钟输入这样结构的多系统时钟。

8、根据权利要求1的半导体集成电路器件的时钟延迟调节方法，其中还在分级顶部上的时钟线的布线上的分级块之中或之间插入转发缓冲电路，由此抑制时钟信号的波形圆角。

9、根据权利要求1的半导体集成电路器件的时钟延迟调节方法，其中在分级块中提供多个时钟输入电路，并且

当要在到每一时钟输入电路的时钟线中插入时钟控制电路时，通过利用延迟调节缓冲电路来调节在分级块中的时钟控制电路和每一时钟输入电路之间的时钟线的时钟延迟值。

10、根据权利要求1的半导体集成电路器件的时钟延迟调节方法，其中以在平面布置修正之前获得的时钟线的布线路径在平面布置修正之后还可以再使用这样的方式来调节区域终端的配置是位置。

11、一种利用根据权利要求1的半导体集成电路器件的时钟延迟调节方法的半导体集成电路器件。

12、根据权利要求11的半导体集成电路器件，其中至少一个分级块包括多个用于时钟输入的特定区域终端，并且时钟线由作为区域终端上的上层提供的用于时钟线的特定布线层来构成。

Images