JPH06140605A - ゲートアレイ - Google Patents
ゲートアレイInfo
- Publication number
- JPH06140605A JPH06140605A JP4086808A JP8680892A JPH06140605A JP H06140605 A JPH06140605 A JP H06140605A JP 4086808 A JP4086808 A JP 4086808A JP 8680892 A JP8680892 A JP 8680892A JP H06140605 A JPH06140605 A JP H06140605A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- signal line
- clock
- supply source
- common
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】クロック供給元２からクロック信号線（４＋４
Ａ），（４＋４Ｂ）および（４＋４Ｃ）により、テスト
用フリップフロップ実現領域１のクロック供給先３Ａ〜
３Ｃそれぞれへクロック信号ＣＫが供給される。クロッ
ク供給元２から各クロック供給先３Ａ〜３Ｃへ至るクロ
ック線の長さが等しくなるように、クロック信号線の経
路を決定している。 【効果】チップ上のクロック信号線の占有率を減少す
る。
Ａ），（４＋４Ｂ）および（４＋４Ｃ）により、テスト
用フリップフロップ実現領域１のクロック供給先３Ａ〜
３Ｃそれぞれへクロック信号ＣＫが供給される。クロッ
ク供給元２から各クロック供給先３Ａ〜３Ｃへ至るクロ
ック線の長さが等しくなるように、クロック信号線の経
路を決定している。 【効果】チップ上のクロック信号線の占有率を減少す
る。
Description
【０００１】
【産業上の利用分野】本発明はゲートアレイに関する。
【０００２】
【従来の技術】従来のマスタスライス方式の敷詰め型の
ゲートアレイは、論理回路設計終了後に、レイアウト設
計時に各論理機能のチップ上の実現位置を決定し、各論
理機能間の通常信号線とクロック信号線の結線を行って
いる。
ゲートアレイは、論理回路設計終了後に、レイアウト設
計時に各論理機能のチップ上の実現位置を決定し、各論
理機能間の通常信号線とクロック信号線の結線を行って
いる。
【０００３】このチップ上の実現位置決定時にフリップ
フロップの位置が決定されクロック供給先３である図２
に示すようにカクフリップフロップに供給されるクロッ
ク信号線４ａ〜４ｃは、クロック供給元から各フリップ
フロップのクロック供給先３まで、すべてのクロック信
号線４ａ〜４ｃの長さが等しくなるようにチップ５ａ上
において冗長な配線経路を探して結線を行い、各フリッ
プフロップ間のタイミング動作を一致させていた。
フロップの位置が決定されクロック供給先３である図２
に示すようにカクフリップフロップに供給されるクロッ
ク信号線４ａ〜４ｃは、クロック供給元から各フリップ
フロップのクロック供給先３まで、すべてのクロック信
号線４ａ〜４ｃの長さが等しくなるようにチップ５ａ上
において冗長な配線経路を探して結線を行い、各フリッ
プフロップ間のタイミング動作を一致させていた。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、クロック信号線をフリップフロップの実現
位置決定後にクロック供給元から各クロック供給先まで
等しい長さで結線するので、チップ上で実現される機能
の増加にともないクロック信号線の本数の増加により困
難となっており、実現機能の縮小もしくは信号配線領域
にゆとりがもてる一周り大きなチップの利用が必須とな
っている。
集積回路は、クロック信号線をフリップフロップの実現
位置決定後にクロック供給元から各クロック供給先まで
等しい長さで結線するので、チップ上で実現される機能
の増加にともないクロック信号線の本数の増加により困
難となっており、実現機能の縮小もしくは信号配線領域
にゆとりがもてる一周り大きなチップの利用が必須とな
っている。
【０００５】特に等しい長さでの結線はクロック供給元
に近い位置におかれている供給先論理回路に対して、最
短距離でなく迂回した経路を取り、他供給先論理回路ま
での距離と等しい配線をするため配線領域を広く必要と
する問題があった。
に近い位置におかれている供給先論理回路に対して、最
短距離でなく迂回した経路を取り、他供給先論理回路ま
での距離と等しい配線をするため配線領域を広く必要と
する問題があった。
【０００６】
【課題を解決するための手段】本発明のゲートアレイ
は、半導体チップ上の複数のフリップフロップにそれぞ
れクロック信号線を介してクロック信号を供給するクロ
ック供給元を有するゲートアレイにおいて、前記クロッ
ク信号線は、共通クロック信号線と該共通クロック信号
線から分岐する枝クロック信号線を有して構成されてい
る。
は、半導体チップ上の複数のフリップフロップにそれぞ
れクロック信号線を介してクロック信号を供給するクロ
ック供給元を有するゲートアレイにおいて、前記クロッ
ク信号線は、共通クロック信号線と該共通クロック信号
線から分岐する枝クロック信号線を有して構成されてい
る。
【０００７】
【実施例】図１は本発明の一実施例の半導体チップの平
面模式図である。クロック供給元２からクロック信号線
（４＋４Ａ），（４＋４Ｂ）および（４＋４Ｃ）によ
り、テスト用フリップフロップ実現領域１のクロック供
給先３Ａ〜３Ｃそれぞれへクロック信号ＣＫが供給され
る。
面模式図である。クロック供給元２からクロック信号線
（４＋４Ａ），（４＋４Ｂ）および（４＋４Ｃ）によ
り、テスト用フリップフロップ実現領域１のクロック供
給先３Ａ〜３Ｃそれぞれへクロック信号ＣＫが供給され
る。
【０００８】クロック供給元２から各クロック供給先３
Ａ〜３Ｃへ至るクロック線の長さが等しくなるように、
クロック信号線の経路を決定している。
Ａ〜３Ｃへ至るクロック線の長さが等しくなるように、
クロック信号線の経路を決定している。
【０００９】すなわち、共通クロック信号線４と枝クロ
ック信号線４Ａの長さの和は図２の従来のクロック信号
線４に対応する。他も同様であり、全てのクロック信号
ＣＩＣの遅延時間は同一である。
ック信号線４Ａの長さの和は図２の従来のクロック信号
線４に対応する。他も同様であり、全てのクロック信号
ＣＩＣの遅延時間は同一である。
【００１０】
【発明の効果】以上説明したように本発明は、テスト用
フリップフロップに供給されるクロック信号線を共通ク
ロック信号線と枝クロック信号線を用いてクロック供給
元よりクロック供給先まで、信号線の長さを等しくチッ
プ上に形成しているので、チップ上のクロック信号線の
占有率を減少する効果がある。
フリップフロップに供給されるクロック信号線を共通ク
ロック信号線と枝クロック信号線を用いてクロック供給
元よりクロック供給先まで、信号線の長さを等しくチッ
プ上に形成しているので、チップ上のクロック信号線の
占有率を減少する効果がある。
【図１】本発明の一実施例の半導体チップの平面模式図
である。
である。
【図２】従来のゲートアレイの一例の半導体チップの平
面模式図である。
面模式図である。
１ テスト用フリップフロップ実現領域 ２ クロック供給元 ３ クロック供給先 ４ 共通クロック信号線 ４Ａ〜４Ｃ 枝クロック信号線 ５ チップ領域 ＣＫ クロック信号
Claims (1)
- 【請求項１】 半導体チップ上の複数のフリップフロッ
プにそれぞれクロック信号線を介してクロック信号を供
給するクロック供給元を有するゲートアレイにおいて、
前記クロック信号線は、共通クロック信号線と該共通ク
ロック信号線から分岐する枝クロック信号線を有するこ
とを特徴とするゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086808A JPH06140605A (ja) | 1992-04-08 | 1992-04-08 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086808A JPH06140605A (ja) | 1992-04-08 | 1992-04-08 | ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140605A true JPH06140605A (ja) | 1994-05-20 |
Family
ID=13897115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086808A Withdrawn JPH06140605A (ja) | 1992-04-08 | 1992-04-08 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140605A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3811658A1 (de) * | 1987-04-07 | 1988-10-27 | Hitachi Ltd | Sequenz-controller |
| US7181709B2 (en) | 2003-01-31 | 2007-02-20 | Matsushita Electric Industrial Co., Ltd. | Clock delay adjusting method of semiconductor integrated circuit device and semiconductor integrated circuit device formed by the method |
-
1992
- 1992-04-08 JP JP4086808A patent/JPH06140605A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3811658A1 (de) * | 1987-04-07 | 1988-10-27 | Hitachi Ltd | Sequenz-controller |
| US7181709B2 (en) | 2003-01-31 | 2007-02-20 | Matsushita Electric Industrial Co., Ltd. | Clock delay adjusting method of semiconductor integrated circuit device and semiconductor integrated circuit device formed by the method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |