KR20040065330A - 반도체 메모리 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 메모리 소자의 STI(Shallow Trench Isolation) 제조 방법에 관한 것으로, 국부 실리콘 주입에 의한 모트의 발생을 억제하기 위한 것이다.

본 발명에 따른 반도체 메모리 소자의 STI 제조 방법은 반도체기판에 패드 산화막 및 패드 질화막을 사용하여 트렌치를 형성하는 단계; 상기 트렌치내의 반도체기판 표면에 라이너 질화막 및 라이너 산화막을 적층하는 단계; 상기 트렌치 내부를 소자분리절연막으로 출진하는 단계; 상기 패드 질화막이 드러나도록 기판 전면을 CMP하는 단계; 상기 드러난 라이너 질화막을 이온주입에 의해 비정질화 또는 격자 파괴하는 단계; 산화분위기에서 어닐링하는 단계; 및 상기 패드 질화막을 습식 에칭하고 세정하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로서, 특히, 본 발명은 반도체 메모리 소자의 STI(Shallow Trench Isolation) 제조 방법에 관한 것이다. 보다 상세히 설명하면, 본 발명은 STI의 탑(Top) 코너(Corner) 부분에서 발생되는 모트(Moat) 불량을 억제하기 위한 것이다.

잘 알려진 바와 같이, 반도체 메모리 소자가 점차 고집적화되어 감에따라 STI 기술에 의해 소자분리막을 형성하고 있으며, 소자 특성인 리프레쉬(Represh) 특성을 감안하여 라이너(Liner) 질화막을 사용하고 있다. 그러나, 패드(pad) 질화막의 식각시 상기 라이너 질화막이 함께 식각되어 도 1a에 도시된 바와 같이 모트(Moat)(300)가 발생되게 되고, 도 1b에 도시된 바와 같이 모트 영역에 도전체 잔류물(400)이 유발되어 비트라인 또는 캐패시터와의 쇼트(Short) 등 소자의 불량을 유발시키는 원인이되고, 그로인해, 문턱전압(Threshold Voltage: Vt)를 낮추는 불량이 발생하게 된다. 참조번호 100은 반도체기판, 200은 소자분리절연막을 각각 나타낸다.

도 2a 내지 도 2h는 종래의 반도체 메모리 소자의 STI 제조 공정을 단계별로도시한 공정 순서도이로서, 이를 통해 종래기술 및 그 문제점을 보다 구체적으로 살펴보도록 한다.

먼저, 도 2a 및 도 2b를 참조하면, 실리콘 기판(1)에 패드 산화막(2) 및 패드 질화막(3)을 형성한다. 패드 질화막(3) 상에 포토레지스트 패턴(4)을 형성한 후, 식각 공정에 의해 포토레지스트 패턴(4)에 따라 패드 질화막(3)이 식각된다. 이후, 포토레지스트 패턴(4)은 제거된다.

이어서, 도 2c 내지 도 2e에 도시된 바와 같이, 패드 질화막(3)을 식각마스크로하여 실리콘기판의 일부 두께를 식각하므로써 트렌치(15)가 형성된다. 이 트렌치(15)에는 리프레시를 향상시키기 위해 라이너 질화막(5) 및 라이너 산화막(6)이 CVD 법 등에 의해 형성된다. 그 후, 트랜치(15)은 소자분리절연막(7)(통상적으로 산화막 적용)으로 채워진다.

이어서, 도 2f에 도시한 바와 같이 패드질화막(3)이 드러나도록 CMP 공정이 행해진다.

그 다음, 도 2g에 도시한 바와 같이, 패드 질화막(3)이 H₃PO₄용액에서 습식 에칭으로 식각된다. 이때, 수행되는 습식 에칭에 의해, 드러안 라이너 질화막(5)의 일부분도 함께 식각되어 버린다.

이 후, 도 2h에 도시된 바와 같이 세정 공정을 수행하게 되면, 라이너 질화막(5)의 일부 식각된 부분에 의해 라이너 산화막(6) 및 소자분리절연막(7)도 일부 식각되어 모트가 발생된다.

이상에서 살펴본 바와 같이, 패드(pad) 질화막의 식각시 라이너 질화막이 함께 식각되어 모트가 발생되게 되고, 이 모트 영역에 워드라인 또는 비트라인 형성시 도핑된 폴리나 금속 잔류물 등의 도전 물질이 남게 된다. 그러므로, 이러한 모트 영역에 잔류 하는 도전체 잔유물은 비트라인 또는 캐패시터와의 쇼트(Short) 등 소자의 불량을 유발시키는 원인이 되고, 그로인해, 반도체 메모리 소자의 문턱전압(Vt)를 낮추는 불량이 발생하게 된다. 이러한 문제점은 반도체 메모리 소자의 수율을 저하시키는 큰 요인으로 작용한다.

이러한 점을 감안하여, 본 발명의 목적은 STI의 상부 모서리부에 발생되는 모트 영역의 발생을 억제하기 위한 반도체 메모리 소자의 STI 제조 방법을 제공하는데 있다.

도 1a 및 도 1b는 종래의 반도체 메모리 소자의 STI를 도시한 단면도 및 평면도,

도 2a 내지 도 2h는 종래의 반도체 메모리 소자의 STI 제조 공정을 단계별로 도시한 공정 순서도,

도 3a 및 도 3b는 본 발명의 반도체 메모리 소자의 STI를 도시한 단면도, 및 평면도,

도 4a 내지 도 4h는 본 발명에 따른 반도체 메모리 소자의 STI 제조 공정을 단계별로 도시한 공정 순서도,

도 5는 질화물 박막의 산화 저항성을 나타내는 그래프.

*도면의 주요 부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 패드 산화막

3 : 패드 질화막 4 : 포토레지스 패턴

5 : 열산화막 6 : 라이너 질화막

7 : 라이너 산화막 8 : 소자분리절연막

9 : 이온주입영역 10 : 라이너 질화물이 산화된 영역

15 : 트렌치 30 : 모트 영역

본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 STI 제조 방법은 반도체기판에 패드 산화막 및 패드 질화막을 사용하여 트렌치를 형성하는 단계; 상기 트렌치내의 반도체기판 표면에 열산화막을 형성하고, 라이너 질화막 및 라이너 산화막을 적층하는 단계; 상기 트렌치 내부를 소자분리절연막으로 출진하는 단계; 상기 패드 질화막이 드러나도록 기판 전면을 CMP하는 단계; 상기 드러난 라이너 질화막을 이온주입에 의해 비정질화 또는 격자 파괴하는 단계; 산화분위기에서 어닐링하는 단계; 및 상기 패드 질화막을 습식 에칭하고 세정하는 단계를 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 STI 제조 방법은 또한, 상기 실리콘 이온주입에 의한 비정질화하는 단계가 틸트 이온 주입에 의한 실리콘 이온 주입으로 수행되고, 주입량은 1 x 10¹¹∼1 x 10¹⁶이며, 에너지는 500 eV 내지 500 KeV이고, 이온주입 각도는 2∼88도가 바람직하다.

본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 STI 제조 방법은 상기 산화 단계가 박막 밀도의 강화 및 라이너 질화물의 산화를 위해 700∼1200℃의 온도에서, 산화 가능한 가스를 어닐링 가스로 사용하여, 약 5 내지 20 초 동안 열처리하여 수행하는 것이 바람직하다.

(실시예)

이하, 본 발명의 실시예에 대해 도 3 내지 도 5를 사용하여 상세히 설명한다. 설명을 용이하게 하기 위해 도 1 및 도 2에 사용된 구성요소의 참조부호와 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 그에 대한 상세한 설명은 생략한다.

도 3a는 본 발명의 반도체 메모리 소자의 STI를 도시한 단면도 및 평면도이다. 도 4a 내지 도 4h는 본 발명에 따른 반도체 메모리 소자의 STI 제조 공정을 단계별로 도시한 공정 순서도이다. 도 5는 질화물 박막의 산화 저항성을 나타내는 그래프이다.

도 3a 및 도 3b를 참조하면, 본 발명의 반도체 메모리 소자의 STI는 도 1a 및 도 1b에 도시한 종래의 반도체 메모리 소자의 STI과 비교하여 보면, STI의 상부 모서리부에 모트 영역이 발생되지 않았고, 그에 의해 도전체 잔유물이 존재하지 않음을 쉽게 이해될 수 있다.

본 발명에 따른 반도체 메모리 소자의 STI 공정에 대해 도 4a 내지 도 4h에 도시한 제조 공정을 참조하여 상세히 설명한다.

먼저, 도 4a를 참조하면, 실리콘 기판(1)에 패드 산화막(2) 및 패드 질화막(3)을 형성된다. 포토레지스트 패턴을 사용한 식각 공정에 의해 패드 질화막(3)이 패턴된다.

이어서, 도 4b 내지 도 4d에 도시된 바와 같이, 패드 질화막(3)을 식각마스크로하여 실리콘기판의 일부 두께를 식각하므로써 트렌치(15)가 형성된다. 이 트렌치(15)에는 리프레시를 향상시키기 위해 라이너 질화막(5) 및 라이너 산화막(6)이 CVD 법 등에 의해 적층 형성된다. 그 후, 트렌치(15)은 소자분리절연막(7)(통상적으로 HDP 산화막 적용)으로 채워진다. 이어서, 도 4e에 도시한 바와 같이 패드 질화막(3)이 드러나도록 CMP 공정이 행해진다.

이어서, 모트 영역의 발생을 억제하기 위해서, 즉 라이너 질화막이 후속 공정에서 일부 식각되는 것을 억제/방지하기 위해서, 드러난 라이너 질화막(3)을 산화시키는 공정이 수행되는 바, 산화공정은 도 4e와 같이 드러난 패드 질화막(3)을 비정질화 또는 격자 파괴를 위하여 실리콘 이온을 주입하는 공정(참조부호 9는 이온주입에 의해 비정질화된 영역 또는 격자가 파괴된 영역을 나타낸다) 및 도 4f와같이 산소 분위기에서 어닐링하여 산화막(10)을 형성하는 공정으로 수행된다. 도 5를 참조하면, 질화막은 42Å의 두께 이하에서는 산화가 발생하며, 이러한 특성을 이용하여 원하는 부위의 질화막을 실리콘 이온 주입에 의하여 비정질화한 후 어닐 공정에 의한 산화시킨다. 질화막 식각용액인 화학 용액(H3PO4)의 특성상 질화물과 산화물의 선택비가 10: 1 정도를 유지한다. 이에 따라 원하는 부위의 라이너 질화막이 산화되고, 산화된 부위에서 화학용액(H3PO4)의 침투는 멈추게 되어 모트 영역은 발생하지 않게 된다.

이때 진행하는 이온 주입은 특정부위를 주입하는 틸트 공정(Tilt Process)을 적용하며, 이온 주입 량은 라이너 질화막 및 산화막의 두께에 따라 주입 량(Dose) 및 에너지를 조절한다. 예를 들어, 주입량은 1 x 10¹¹∼1 x 10¹⁶이 바람직하고, 에너지는 500eV 내지 500KeV가 바람직하며, 이온주입 각도는 2∼88도 가 바람직하다.

산화를 위한 어닐링 공정은 700∼1200℃의 온도에서, 산화 가능한 가스를 어닐링 가스로 사용하여, 약 5 내지 20 초 동안 수행한다.

도 4g는 패드 질화막(3)을 제거한 상태이고, 도 4h는 세정을 실시한 후의 단면도로서, 모트 영역이 발생되지 않는 구조를 갖는다.

도 5는 질화물 박막의 산화 저항성을 나타내는 도면이다. 이 도면으로부터 질화물 박막이 42Å 이하에서는 산화된다는 것을 알 수 있다. 즉, 증착된 두께에서는 박막을 비정질화하거나 격자를 파괴할 경우 쉽게 산화시킬 수 있는 특성이 있다.

본 발명에 따르면, 종래의 반도체 메모리 소자의 STI 질화물을 사용할 때 발생되는 깊은 모트를 제거함으로써, 게이트와 비트라인의 쇼트가 발생하지 않게되고, 그러므로, 반도체 메모리 소자의 생산 수율을 획기적으로 향상시킬 수 있다.

상술한 상세한 설명 및 도면은 본 발명의 범위를 제한하기 위한 것이 아니라, 단지 예시적으로 도시 및 설명된 것임을 인지하여야 한다. 따라서, 본 발명의 상세한 설명 및 도면을 참조한 본 분야의 숙련된 기술자에 의해 용이하게 변형될 수 있음을 인지하여야 하며, 이러한 변형예는 본 발명의 범위에 속하는 것으로 해석되어야 할 것이며, 본 발명의 범위는 첨부된 특허 청구의 범위에서 청구한 것에 의해서만 정해진다는 것을 인식하여야 한다.

Claims (3)

1. 반도체기판에 패드 산화막 및 패드 질화막을 사용하여 트렌치를 형성하는 단계;

   상기 트렌치내의 반도체기판 표면에 열산화막을 형성하고, 라이너 질화막 및 라이너 산화막을 적층하는 단계;

   상기 트렌치 내부를 소자분리절연막으로 출진하는 단계;

   상기 패드 질화막이 드러나도록 기판 전면을 CMP하는 단계;

   상기 드러난 라이너 질화막을 이온주입에 의해 비정질화 또는 격자 파괴하는 단계;

   산화분위기에서 어닐링하는 단계; 및

   상기 패드 질화막을 습식 에칭하고 세정하는 단계

   를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 STI 제조 방법.
2. 제 1 항에 있어서,

   상기 이온주입에 의한 비정질화하는 단계는,

   틸트 이온 주입에 의해 실리콘 이온 주입을 수행하고,

   이온 주입량은 1 x 10¹¹∼1 x 10¹⁶이며, 에너지는 500eV 내지 500KeV이고,

   이온주입 각도는 2∼88 도 인 것을 특징으로 하는 반도체 메모리 소자의 STI 제조 방법.
3. 제 1 항에 있어서,

   상기 어닐링 단계는 700∼1200℃의 온도에서, 산화 가능한 가스를 어닐링 가스로 사용하여, 약 5 내지 20 초 동안 수행되는 것을 특징으로 하는 반도체 메모리 소자의 STI 제조 방법.